基準電流源回路
【課題】基準電圧の変動に影響されずに基準電流を出力する。
【解決手段】第１の電圧源トランジスタ（Ｔｒ１）のバイアス回路として第１のオペアンプ（ＯＰ１）の負帰還回路を用いる第１の帰還形定電圧回路と、第２の電圧源トランジスタ（Ｔｒ２）のバイアス回路として第２のオペアンプ（ＯＰ２）の正帰還回路を用いる第２の帰還形定電圧回路と、Ｔｒ１の第１の端子と電源端子との間に接続されかつ基準電流を出力するカレントミラー回路と、Ｔｒ１の第２の端子とＴｒ２の第１の端子間に接続される基準抵抗と、Ｔｒ１の第１の端子とグランド端子との間に直列に接続される抵抗Ｒａ，Ｒｂと、基準電圧が印加されるバイアス電圧入力端子とを有し、バイアス電圧入力端子はＯＰ１の反転入力端子に接続され、ＯＰ２の反転入力端子は抵抗Ｒａと抵抗Ｒｂとの間のノードに接続され、Ｔｒ２の第２の端子はグランド端子に接続されている。
【解決手段】第１の電圧源トランジスタ（Ｔｒ１）のバイアス回路として第１のオペアンプ（ＯＰ１）の負帰還回路を用いる第１の帰還形定電圧回路と、第２の電圧源トランジスタ（Ｔｒ２）のバイアス回路として第２のオペアンプ（ＯＰ２）の正帰還回路を用いる第２の帰還形定電圧回路と、Ｔｒ１の第１の端子と電源端子との間に接続されかつ基準電流を出力するカレントミラー回路と、Ｔｒ１の第２の端子とＴｒ２の第１の端子間に接続される基準抵抗と、Ｔｒ１の第１の端子とグランド端子との間に直列に接続される抵抗Ｒａ，Ｒｂと、基準電圧が印加されるバイアス電圧入力端子とを有し、バイアス電圧入力端子はＯＰ１の反転入力端子に接続され、ＯＰ２の反転入力端子は抵抗Ｒａと抵抗Ｒｂとの間のノードに接続され、Ｔｒ２の第２の端子はグランド端子に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準電流源回路に係わり、特に消費電流の低減が図れる基準電流源回路に関する。
【背景技術】
【０００２】
各種電子機器等に組み込まれるアナログ回路の多くは、回路のバイアス電流が不可欠であり、そのための基準電流源が存在する。この基準電流源は常に一定の基準電流（Ｉｒｅｆ）を出力する（例えば、特許文献１）。
【０００３】
【特許文献１】特開平１０−１３２６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、基準電流（Ｉｒｅｆ）を作る場合、通常は基準電圧（Ｖｒｅｆ）を基準に種々の抵抗体で電流変換して形成する。しかし、基準電圧（Ｖｒｅｆ）の電圧値（Ｖｒｅｆ値）が変動すると、基準電流（Ｉｒｅｆ）の電流値（Ｉｒｅｆ値）が変動し、Ｉｒｅｆ値を高精度に得難い。
【０００５】
本発明の目的は基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）基準電流源回路は、
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第１の電圧源トランジスタの前記第１の端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする。また、前記基準抵抗の両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることを特徴とする。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単
に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）２つの差動電圧源（第１及び第２の帰還形定電圧回路）を用いることから、基準電圧（Ｖｒｅｆ）が変動しても２つの差動電圧源から出力される電圧の電圧差は不変である。この結果、Ｒａ，Ｒｂに流れる電流がＲｃに流れる電流に比較して１０分の１の場合、基準電流（Ｉｒｅｆ）の変動も１０分の１となり、高精度に基準電流（Ｉｒｅｆ）をアナログ回路に供給することができる。
【０００８】
（ｂ）また、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで、良好な温度特性を維持しつつ単位面積あたりの抵抗率が小さい抵抗体のみ使用する半導体集積回路のレイアウト面積より大きさを低減できる。２つの差動電圧源（第１及び第２の帰還形定電圧回路）から出力される電圧の電圧差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることにより、基準電流源を構成する抵抗体の面積の縮小が可能になる。例えば、基準抵抗（変換抵抗）Ｒｃに対して１．２５Ｖを印加する場合に比較して、基準抵抗Ｒｃの両端間の電位差を０．０３Ｖとした場合、基準抵抗Ｒｃの面積を約１／３８に低減できる。この低減値は、バイアス電圧入力端子の基準電圧（Ｖｒｅｆ）のＶｒｅｆ値（Ｖ１）を１．２５Ｖとし、Ｒａを１００ｋΩ、Ｒｂを４ＭΩ、Ｒｃを１０ｋΩとした場合である。ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【０００９】
（ｃ）温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体を適用する基準抵抗（変換抵抗）Ｒｃでは、基準抵抗Ｒｃの両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）と小さくすることから、良好な温度特性を維持しつつ消費電流の低減が図れる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１１】
図１は本発明の実施例１である基準電流源回路を示す回路図である。基準電圧源回路１は、図１に示すように、２つの差動電圧源として第１の帰還形定電圧回路１０及び第２の帰還形定電圧回路２０を有している。第１の帰還形定電圧回路１０は第１のオペアンプ（ＯＰ１）１１と、この第１のオペアンプ１１の出力端子に接続される第１の電圧源トランジスタ（Ｔｒ１）１２からなっている。第１の電圧源トランジスタ１２は、例えば、ＰＭＯＳからなり、制御端子（ゲート電極）が第１のオペアンプ１１の出力端子に接続されている。
【００１２】
第２の帰還形定電圧回路２０は第２のオペアンプ（ＯＰ２）２１と、この第２のオペアンプ２１の出力端子に接続される第２の電圧源トランジスタ（Ｔｒ２）２２からなっている。第２の電圧源トランジスタ２２は、例えば、ＮＭＯＳからなり、制御端子（ゲート電極）が第２のオペアンプ２１の出力端子に接続されている。
【００１３】
第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）と、第１基準電圧（電源）が供給される第１基準電圧端子（電源端子）２との間には、基準電流（Ｉｒｅｆ）を出力するカレントミラー回路４０が接続されている。カレントミラー回路４０は、制御端子（ゲート電極）同士が接続された同一の特性を有するＰＭＯＳ４１，４２を有する。ＰＭＯＳ４１の制御端子は第１の電圧源トランジスタ１２の第１の端子に接続されている。また、両方のＰＭＯＳ４１，４２の第１の端子（ドレイン電極）は第１基準電圧端子２に接続されている。これによりカレントミラー回路４０が構成され、ＰＭＯＳ４２の第２の端子（ソース電極）から基準電流（Ｉｒｅｆ）が出力される。このカレントミラー回路４０は基準電流（Ｉｒｅｆ）を負荷に吐出する吐出形である。
【００１４】
一方、第１の電圧源トランジスタ１２の第２の端子（ソース電極）と、第２の電圧源トランジスタ２２の第１の端子（ドレイン電極）間には基準抵抗（変換抵抗）５０が直列に接続されている。基準抵抗（Ｒｃ）５０と第１の電圧源トランジスタ１２との交点部分（ノード）ａでの電圧はＶａとなり、基準抵抗（Ｒｃ）５０と第２の電圧源トランジスタ２２とのノードｂでの電圧はＶｂとなる。
【００１５】
また、第１の電圧源トランジスタ１２の第１の端子と、第２基準電圧（接地電位、グランド）が供給される第２基準電圧端子（グランド端子）３との間には２個の抵抗Ｒａ，抵抗Ｒｂが直列に接続されている。そして、第１の電圧源トランジスタ１２の第１の端子と、第１のオペアンプ１１の非反転入力端子（＋）が接続されている。また、抵抗Ｒａと抵抗Ｒｂの抵抗分圧による電圧が第２のオペアンプ２１の反転入力端子（−）に印加されるようになっている。即ち、抵抗Ｒａと前記抵抗Ｒｂとの間のノードｃと、第２のオペアンプ２１の反転入力端子（−）が接続されている。ノードｃの電圧をＶ２とする。また、ノードａから第１のオペアンプ１１及び抵抗Ｒａに向かって流れる電流をＩ１とし、ノードａから基準抵抗（Ｒｃ）５０に向かって流れる電流をＩ２とする。第１のオペアンプ１１の反転入力端子（−）は基準電圧（Ｖｒｅｆ）が印加されるバイアス電圧入力端子４に接続されている。これにより、第１の帰還形定電圧回路１０は第１の電圧源トランジスタ１２のバイアス回路として第１のオペアンプ１１の負帰還回路を用いる構造となる。基準電圧（Ｖｒｅｆ）としてＶ１が供給される。カレントミラー回路４０のＰＭＯＳ４２の第２の端子からＩｒｅｆ値を有する基準電流（Ｉｒｅｆ）が出力される。
【００１６】
さらに、第２の帰還形定電圧回路２０の第２の電圧源トランジスタ２２の第２の端子（ソース電極）は第２基準電位端子３に接続されている。また、ノードｂと第２のオペアンプ２１の非反転入力端子（＋）が接続されている。これにより、第２の帰還形定電圧回路２０は第２の電圧源トランジスタ２２のバイアス回路として第２のオペアンプ２１の正帰還回路を用いる構造となる。
【００１７】
つぎに、回路動作における電流及び電圧の関係について説明する。
第１の帰還形定電圧回路１０でＶａを作り、第２の帰還形定電圧回路２０でＶｂを作り、基準抵抗（Ｒｃ）５０に対してＶａ−Ｖｂを印加する。
【００１８】
オペアンプの直流電流（ＤＣ）のオフセットを０とした場合
Ｖａ＝Ｖ１、Ｖｂ＝Ｖ２、Ｉｒｅｆ＝Ｉ１＋Ｉ２となる。
【００１９】
従って、Ｉ１は次式で与えられる。
【数１】
【００２０】
また、Ｖ２は次式で与えられる。
【数２】
【００２１】
また、Ｉ２は次式で与えられる。
【数３】
【００２２】
ここで、一例について説明する。
Ｖ１＝１．２５Ｖ、Ｒａ＝１００ｋΩ、Ｒｂ＝４ＭΩ、Ｒｃ＝１０ｋΩとした場合、Ｖａ＝１．２５Ｖとなる。
【００２３】
従って、
【数４】
となる。
【００２４】
また、
Ｖ２＝３０５ｎ×４Ｍ≒１．２２となる。
【００２５】
従って、
【数５】
となる。
【００２６】
また、Ｉｒｅｆ＝３０５ｎＡ＋３μＡ≒３．３μＡとなる。
【００２７】
基準電流源回路１では基準抵抗（Ｒｃ）５０が１０ｋΩで、基準電流（Ｉｒｅｆ）が３．３μＡを実現できるが、１．２５ＶをそのままＶ−Ｉ変換した場合、
【数６】
になり、抵抗値（抵抗体）、即ち、基準抵抗（Ｒｃ）５０を約１／３８に低減することができる。なお、ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【００２８】
実施例１によれば以下の効果を有する。
（１）２つの差動電圧源（第１及び第２の帰還形定電圧回路）を用いることから、基準電圧（Ｖｒｅｆ）が変動しても２つの差動電圧源から出力される電圧の電圧差は不変である。この結果、Ｒａ，Ｒｂに流れる電流がＲｃに流れる電流に比較して１０分の１の場合、基準電流（Ｉｒｅｆ）の変動も１０分の１となり、高精度に基準電流（Ｉｒｅｆ）をアナログ回路に供給することができる。
【００２９】
（２）また、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い2種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、単位面積あたりの抵抗率が小さい抵抗体のみを使用する半導体集積回路よりレイアウト面積を低減できる。２つの差動電圧源（第１及び第２の帰還形定電圧回路）から出力される電圧の電圧差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることにより、基準電流源を構成する抵抗体の面積の縮小が可能になる。例えば、基準抵抗（変換抵抗）Ｒｃに対して１．２５Ｖを印加する場合に比較して、基準抵抗Ｒｃの両端間の電位差を０．０３Ｖとした場合、基準抵抗Ｒｃの面積を約１／３８に低減できる。この低減値は、バイアス電圧入力端子の基準電圧（Ｖｒｅｆ）のＶｒｅｆ値（Ｖ１）を１．２５Ｖとし、Ｒａを１００ｋΩ、Ｒｂを４ＭΩ、Ｒｃを１０ｋΩとした場合である。なお、ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【００３０】
（３）温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体を適用する基準抵抗（変換抵抗）Ｒｃでは、基準抵抗Ｒｃの両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）と小さくすることから、良好な温度特性を維持しつつ消費電流の低減が図れる。
【００３１】
（４）基準電流源回路１では、第１の帰還形定電圧回路１０の第１の電圧源トランジスタ１２をＰＭＯＳで形成していることからＮＭＯＳで構成する場合に比較して、オペアンプが印加できるゲート電極対ソース電極間電位を大きくできる。よってトランジスタサイズ低減と動作可能電圧範囲を拡大できる効果を有する。また、第２の帰還形定電圧回路２０の第２の電圧源トランジスタ２２をＮＭＯＳで形成していることからＰＭＯＳで構成する場合に比較して、オペアンプが印加できるゲート電極対ソース電極間電位を大きくできる。よってトランジスタサイズ低減と動作可能電圧範囲を拡大できる効果を有する。
【実施例２】
【００３２】
図２は本発明の実施例２である基準電流源回路を示す回路図である。
実施例２の基準電流源回路１は、実施例１の基準電流源回路１において、基準電流（Ｉｒｅｆ）を出力するカレントミラー回路を第１の電圧源トランジスタ１２側に設けず、第２の電圧源トランジスタ２２側に設ける構成になっている。他の部分は実施例１の基準電流源回路１と同じである。
【００３３】
実施例２の基準電流源回路１では、第１の帰還形定電圧回路１０の第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）は直接第１基準電位端子２に接続されている。そして、第２の帰還形定電圧回路２０の第１の電圧源トランジスタ１２の第２の端子（ソース電極）と、グランドとなる第２基準電位端子３との間にカレントミラー回路６０を接続した構造になっている。
【００３４】
カレントミラー回路６０は、制御端子（ゲート電極）同士が接続された同一の特性を有するＮＭＯＳ６１，６２を有する。ＮＭＯＳ６１の制御端子は第２の電圧源トランジスタ２２の第２の端子（ソース電極）に接続されている。また、両方のＮＭＯＳ６１，６２の第２の端子（ソース電極）は第２基準電位端子３に接続されている。これによりカレントミラー回路６０が構成され、ＮＭＯＳ６２の第１の端子（ドレイン電極）から基準電流（Ｉｒｅｆ）を吸い込むようになっている。このカレントミラー回路６０は基準電流（Ｉｒｅｆ）を負荷から吸い込む吸込形である。
【００３５】
実施例２によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができる。即ち、実施例２の基準電流源回路１は、基準電流（Ｉｒｅｆ）出力をＮＭＯＳにしたことから、基準電流（Ｉｒｅｆ）からＩ１を除外できるため、Ｖ１の影響を受けない。また、実施例２の基準電流源回路１においても実施例１の基準電流源回路１と同様に温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【実施例３】
【００３６】
図３は本発明の実施例３である基準電流源回路を示す回路図である。
実施例３の基準電流源回路１は、実施例１において、抵抗Ｒａ，抵抗Ｒｂは第１の電圧源トランジスタ１２の第２の端子と第２基準電位端子３との間に設けることなく、バイアス電圧入力端子４と第２基準電位端子３との間に抵抗Ｒａ，抵抗Ｒｂと直列に接続した構成になっている。そして、抵抗Ｒａ，抵抗Ｒｂの抵抗分圧電圧を第２の帰還形定電圧回路２０の反転入力端子（−）に印加する構造になっている。換言するならば、抵抗Ｒａと抵抗Ｒｂのノードｃと第２のオペアンプ２１の反転入力端子（−）を接続したものである。
【００３７】
実施例３では、第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）と第１基準電位端子２との間に、図１で示す吐出形のカレントミラー回路４０を接続し、第２の電圧源トランジスタ２２の第２の端子（ソース電極）と第２基準電位端子３との間に、図２で示す吸込形のカレントミラー回路６０を接続してカレントミラー回路構成の出力構造としている。
【００３８】
実施例３の基準電流源回路１は、抵抗ＲａにＶ１を入れるタイプであることから、基準電流（Ｉｒｅｆ）のＶ１依存がなくなり、より高精度に基準電流（Ｉｒｅｆ）を出力することができる。
【００３９】
実施例３によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができるとともに、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【００４０】
なお、実施例３の基準電流源回路１を半導体チップにモノリシックに形成した段階では、第１のオペアンプ１１と第２のオペアンプ２１のＤＣオフセット次第ではＶｂがＶａより高くなり、回路動作しない場合がある。このような場合、基準抵抗（Ｒｃ）５０の抵抗値を調整できる構造、例えば、フユーズトリミングできる構造にしておき、回路動作しない場合Ｖａ及びＶｂが適正になるようにフユーズトリミングすることによって基準電流源回路１を正しく動作させることができる。
【実施例４】
【００４１】
図４は本発明の実施例４である基準電流源回路を示す回路図である。
実施例４の基準電流源回路１は、実施例１の基準電流源回路１において、基準電圧（Ｖｒｅｆ）をバイアス電圧入力端子４に供給する構成ではなく、電源を抵抗分圧して基準電圧（Ｖｒｅｆ）を生成する回路である。即ち、図４に示すように、電源が供給される第１基準電位端子２とグランドとなる第２基準電位端子３との間に、抵抗Ｒｄ，抵抗Ｒａ，抵抗Ｒｂを直列に接続し、抵抗Ｒｄと抵抗Ｒａとの間のノードｄと第１のオペアンプ１１の反転入力端子（−）を接続する構造になっている。ノードｄの電圧が基準電圧（Ｖｒｅｆ）となる。また、抵抗Ｒａと抵抗Ｒｂの間のノードｃは、実施例３と同様に第２のオペアンプ２１の反転入力端子（−）に接続されている。
【００４２】
実施例４の基準電流源回路１は、バイアス電圧入力端子４を設けなくともよい利点がある。実施例４によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができるとともに、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【００４３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、実施例１の基準電流源回路１における基準電流（Ｉｒｅｆ）を出力する出力回路を、実施例３のように吐出形のカレントミラー回路４０と、吸込形のカレントミラー回路６０で構成してもよいことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１である基準電流源回路を示す回路図である。
【図２】本発明の実施例２である基準電流源回路を示す回路図である。
【図３】本発明の実施例３である基準電流源回路を示す回路図である。
【図４】本発明の実施例４である基準電流源回路を示す回路図である。
【符号の説明】
【００４５】
１…基準電流源回路、２…第１基準電位端子、３…第２基準電位端子、４…バイアス電圧入力端子、１０…第１の帰還形定電圧回路、１１…第１のオペアンプ、１２…第１の電圧源トランジスタ、２０…第２の帰還形定電圧回路、２１…第２のオペアンプ、２２…第２の電圧源トランジスタ、４０…カレントミラー回路、４１，４２…ＰＭＯＳ、５０…基準抵抗（変換抵抗）、６０…カレントミラー回路、６１，６２…ＮＭＯＳ。
【技術分野】
【０００１】
本発明は基準電流源回路に係わり、特に消費電流の低減が図れる基準電流源回路に関する。
【背景技術】
【０００２】
各種電子機器等に組み込まれるアナログ回路の多くは、回路のバイアス電流が不可欠であり、そのための基準電流源が存在する。この基準電流源は常に一定の基準電流（Ｉｒｅｆ）を出力する（例えば、特許文献１）。
【０００３】
【特許文献１】特開平１０−１３２６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、基準電流（Ｉｒｅｆ）を作る場合、通常は基準電圧（Ｖｒｅｆ）を基準に種々の抵抗体で電流変換して形成する。しかし、基準電圧（Ｖｒｅｆ）の電圧値（Ｖｒｅｆ値）が変動すると、基準電流（Ｉｒｅｆ）の電流値（Ｉｒｅｆ値）が変動し、Ｉｒｅｆ値を高精度に得難い。
【０００５】
本発明の目的は基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）基準電流源回路は、
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第１の電圧源トランジスタの前記第１の端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする。また、前記基準抵抗の両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることを特徴とする。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単
に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）２つの差動電圧源（第１及び第２の帰還形定電圧回路）を用いることから、基準電圧（Ｖｒｅｆ）が変動しても２つの差動電圧源から出力される電圧の電圧差は不変である。この結果、Ｒａ，Ｒｂに流れる電流がＲｃに流れる電流に比較して１０分の１の場合、基準電流（Ｉｒｅｆ）の変動も１０分の１となり、高精度に基準電流（Ｉｒｅｆ）をアナログ回路に供給することができる。
【０００８】
（ｂ）また、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで、良好な温度特性を維持しつつ単位面積あたりの抵抗率が小さい抵抗体のみ使用する半導体集積回路のレイアウト面積より大きさを低減できる。２つの差動電圧源（第１及び第２の帰還形定電圧回路）から出力される電圧の電圧差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることにより、基準電流源を構成する抵抗体の面積の縮小が可能になる。例えば、基準抵抗（変換抵抗）Ｒｃに対して１．２５Ｖを印加する場合に比較して、基準抵抗Ｒｃの両端間の電位差を０．０３Ｖとした場合、基準抵抗Ｒｃの面積を約１／３８に低減できる。この低減値は、バイアス電圧入力端子の基準電圧（Ｖｒｅｆ）のＶｒｅｆ値（Ｖ１）を１．２５Ｖとし、Ｒａを１００ｋΩ、Ｒｂを４ＭΩ、Ｒｃを１０ｋΩとした場合である。ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【０００９】
（ｃ）温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体を適用する基準抵抗（変換抵抗）Ｒｃでは、基準抵抗Ｒｃの両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）と小さくすることから、良好な温度特性を維持しつつ消費電流の低減が図れる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１１】
図１は本発明の実施例１である基準電流源回路を示す回路図である。基準電圧源回路１は、図１に示すように、２つの差動電圧源として第１の帰還形定電圧回路１０及び第２の帰還形定電圧回路２０を有している。第１の帰還形定電圧回路１０は第１のオペアンプ（ＯＰ１）１１と、この第１のオペアンプ１１の出力端子に接続される第１の電圧源トランジスタ（Ｔｒ１）１２からなっている。第１の電圧源トランジスタ１２は、例えば、ＰＭＯＳからなり、制御端子（ゲート電極）が第１のオペアンプ１１の出力端子に接続されている。
【００１２】
第２の帰還形定電圧回路２０は第２のオペアンプ（ＯＰ２）２１と、この第２のオペアンプ２１の出力端子に接続される第２の電圧源トランジスタ（Ｔｒ２）２２からなっている。第２の電圧源トランジスタ２２は、例えば、ＮＭＯＳからなり、制御端子（ゲート電極）が第２のオペアンプ２１の出力端子に接続されている。
【００１３】
第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）と、第１基準電圧（電源）が供給される第１基準電圧端子（電源端子）２との間には、基準電流（Ｉｒｅｆ）を出力するカレントミラー回路４０が接続されている。カレントミラー回路４０は、制御端子（ゲート電極）同士が接続された同一の特性を有するＰＭＯＳ４１，４２を有する。ＰＭＯＳ４１の制御端子は第１の電圧源トランジスタ１２の第１の端子に接続されている。また、両方のＰＭＯＳ４１，４２の第１の端子（ドレイン電極）は第１基準電圧端子２に接続されている。これによりカレントミラー回路４０が構成され、ＰＭＯＳ４２の第２の端子（ソース電極）から基準電流（Ｉｒｅｆ）が出力される。このカレントミラー回路４０は基準電流（Ｉｒｅｆ）を負荷に吐出する吐出形である。
【００１４】
一方、第１の電圧源トランジスタ１２の第２の端子（ソース電極）と、第２の電圧源トランジスタ２２の第１の端子（ドレイン電極）間には基準抵抗（変換抵抗）５０が直列に接続されている。基準抵抗（Ｒｃ）５０と第１の電圧源トランジスタ１２との交点部分（ノード）ａでの電圧はＶａとなり、基準抵抗（Ｒｃ）５０と第２の電圧源トランジスタ２２とのノードｂでの電圧はＶｂとなる。
【００１５】
また、第１の電圧源トランジスタ１２の第１の端子と、第２基準電圧（接地電位、グランド）が供給される第２基準電圧端子（グランド端子）３との間には２個の抵抗Ｒａ，抵抗Ｒｂが直列に接続されている。そして、第１の電圧源トランジスタ１２の第１の端子と、第１のオペアンプ１１の非反転入力端子（＋）が接続されている。また、抵抗Ｒａと抵抗Ｒｂの抵抗分圧による電圧が第２のオペアンプ２１の反転入力端子（−）に印加されるようになっている。即ち、抵抗Ｒａと前記抵抗Ｒｂとの間のノードｃと、第２のオペアンプ２１の反転入力端子（−）が接続されている。ノードｃの電圧をＶ２とする。また、ノードａから第１のオペアンプ１１及び抵抗Ｒａに向かって流れる電流をＩ１とし、ノードａから基準抵抗（Ｒｃ）５０に向かって流れる電流をＩ２とする。第１のオペアンプ１１の反転入力端子（−）は基準電圧（Ｖｒｅｆ）が印加されるバイアス電圧入力端子４に接続されている。これにより、第１の帰還形定電圧回路１０は第１の電圧源トランジスタ１２のバイアス回路として第１のオペアンプ１１の負帰還回路を用いる構造となる。基準電圧（Ｖｒｅｆ）としてＶ１が供給される。カレントミラー回路４０のＰＭＯＳ４２の第２の端子からＩｒｅｆ値を有する基準電流（Ｉｒｅｆ）が出力される。
【００１６】
さらに、第２の帰還形定電圧回路２０の第２の電圧源トランジスタ２２の第２の端子（ソース電極）は第２基準電位端子３に接続されている。また、ノードｂと第２のオペアンプ２１の非反転入力端子（＋）が接続されている。これにより、第２の帰還形定電圧回路２０は第２の電圧源トランジスタ２２のバイアス回路として第２のオペアンプ２１の正帰還回路を用いる構造となる。
【００１７】
つぎに、回路動作における電流及び電圧の関係について説明する。
第１の帰還形定電圧回路１０でＶａを作り、第２の帰還形定電圧回路２０でＶｂを作り、基準抵抗（Ｒｃ）５０に対してＶａ−Ｖｂを印加する。
【００１８】
オペアンプの直流電流（ＤＣ）のオフセットを０とした場合
Ｖａ＝Ｖ１、Ｖｂ＝Ｖ２、Ｉｒｅｆ＝Ｉ１＋Ｉ２となる。
【００１９】
従って、Ｉ１は次式で与えられる。
【数１】
【００２０】
また、Ｖ２は次式で与えられる。
【数２】
【００２１】
また、Ｉ２は次式で与えられる。
【数３】
【００２２】
ここで、一例について説明する。
Ｖ１＝１．２５Ｖ、Ｒａ＝１００ｋΩ、Ｒｂ＝４ＭΩ、Ｒｃ＝１０ｋΩとした場合、Ｖａ＝１．２５Ｖとなる。
【００２３】
従って、
【数４】
となる。
【００２４】
また、
Ｖ２＝３０５ｎ×４Ｍ≒１．２２となる。
【００２５】
従って、
【数５】
となる。
【００２６】
また、Ｉｒｅｆ＝３０５ｎＡ＋３μＡ≒３．３μＡとなる。
【００２７】
基準電流源回路１では基準抵抗（Ｒｃ）５０が１０ｋΩで、基準電流（Ｉｒｅｆ）が３．３μＡを実現できるが、１．２５ＶをそのままＶ−Ｉ変換した場合、
【数６】
になり、抵抗値（抵抗体）、即ち、基準抵抗（Ｒｃ）５０を約１／３８に低減することができる。なお、ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【００２８】
実施例１によれば以下の効果を有する。
（１）２つの差動電圧源（第１及び第２の帰還形定電圧回路）を用いることから、基準電圧（Ｖｒｅｆ）が変動しても２つの差動電圧源から出力される電圧の電圧差は不変である。この結果、Ｒａ，Ｒｂに流れる電流がＲｃに流れる電流に比較して１０分の１の場合、基準電流（Ｉｒｅｆ）の変動も１０分の１となり、高精度に基準電流（Ｉｒｅｆ）をアナログ回路に供給することができる。
【００２９】
（２）また、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い2種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、単位面積あたりの抵抗率が小さい抵抗体のみを使用する半導体集積回路よりレイアウト面積を低減できる。２つの差動電圧源（第１及び第２の帰還形定電圧回路）から出力される電圧の電圧差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）とすることにより、基準電流源を構成する抵抗体の面積の縮小が可能になる。例えば、基準抵抗（変換抵抗）Ｒｃに対して１．２５Ｖを印加する場合に比較して、基準抵抗Ｒｃの両端間の電位差を０．０３Ｖとした場合、基準抵抗Ｒｃの面積を約１／３８に低減できる。この低減値は、バイアス電圧入力端子の基準電圧（Ｖｒｅｆ）のＶｒｅｆ値（Ｖ１）を１．２５Ｖとし、Ｒａを１００ｋΩ、Ｒｂを４ＭΩ、Ｒｃを１０ｋΩとした場合である。なお、ここで、Ｒｃは温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体、ＲａとＲｂは、単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い特性を有する抵抗体である。
【００３０】
（３）温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体を適用する基準抵抗（変換抵抗）Ｒｃでは、基準抵抗Ｒｃの両端間の電位差をバイアス電圧以下（実用的に発生させることができる電圧差、例として１μＶ〜１Ｖ）と小さくすることから、良好な温度特性を維持しつつ消費電流の低減が図れる。
【００３１】
（４）基準電流源回路１では、第１の帰還形定電圧回路１０の第１の電圧源トランジスタ１２をＰＭＯＳで形成していることからＮＭＯＳで構成する場合に比較して、オペアンプが印加できるゲート電極対ソース電極間電位を大きくできる。よってトランジスタサイズ低減と動作可能電圧範囲を拡大できる効果を有する。また、第２の帰還形定電圧回路２０の第２の電圧源トランジスタ２２をＮＭＯＳで形成していることからＰＭＯＳで構成する場合に比較して、オペアンプが印加できるゲート電極対ソース電極間電位を大きくできる。よってトランジスタサイズ低減と動作可能電圧範囲を拡大できる効果を有する。
【実施例２】
【００３２】
図２は本発明の実施例２である基準電流源回路を示す回路図である。
実施例２の基準電流源回路１は、実施例１の基準電流源回路１において、基準電流（Ｉｒｅｆ）を出力するカレントミラー回路を第１の電圧源トランジスタ１２側に設けず、第２の電圧源トランジスタ２２側に設ける構成になっている。他の部分は実施例１の基準電流源回路１と同じである。
【００３３】
実施例２の基準電流源回路１では、第１の帰還形定電圧回路１０の第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）は直接第１基準電位端子２に接続されている。そして、第２の帰還形定電圧回路２０の第１の電圧源トランジスタ１２の第２の端子（ソース電極）と、グランドとなる第２基準電位端子３との間にカレントミラー回路６０を接続した構造になっている。
【００３４】
カレントミラー回路６０は、制御端子（ゲート電極）同士が接続された同一の特性を有するＮＭＯＳ６１，６２を有する。ＮＭＯＳ６１の制御端子は第２の電圧源トランジスタ２２の第２の端子（ソース電極）に接続されている。また、両方のＮＭＯＳ６１，６２の第２の端子（ソース電極）は第２基準電位端子３に接続されている。これによりカレントミラー回路６０が構成され、ＮＭＯＳ６２の第１の端子（ドレイン電極）から基準電流（Ｉｒｅｆ）を吸い込むようになっている。このカレントミラー回路６０は基準電流（Ｉｒｅｆ）を負荷から吸い込む吸込形である。
【００３５】
実施例２によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができる。即ち、実施例２の基準電流源回路１は、基準電流（Ｉｒｅｆ）出力をＮＭＯＳにしたことから、基準電流（Ｉｒｅｆ）からＩ１を除外できるため、Ｖ１の影響を受けない。また、実施例２の基準電流源回路１においても実施例１の基準電流源回路１と同様に温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【実施例３】
【００３６】
図３は本発明の実施例３である基準電流源回路を示す回路図である。
実施例３の基準電流源回路１は、実施例１において、抵抗Ｒａ，抵抗Ｒｂは第１の電圧源トランジスタ１２の第２の端子と第２基準電位端子３との間に設けることなく、バイアス電圧入力端子４と第２基準電位端子３との間に抵抗Ｒａ，抵抗Ｒｂと直列に接続した構成になっている。そして、抵抗Ｒａ，抵抗Ｒｂの抵抗分圧電圧を第２の帰還形定電圧回路２０の反転入力端子（−）に印加する構造になっている。換言するならば、抵抗Ｒａと抵抗Ｒｂのノードｃと第２のオペアンプ２１の反転入力端子（−）を接続したものである。
【００３７】
実施例３では、第１の電圧源トランジスタ１２の第１の端子（ドレイン電極）と第１基準電位端子２との間に、図１で示す吐出形のカレントミラー回路４０を接続し、第２の電圧源トランジスタ２２の第２の端子（ソース電極）と第２基準電位端子３との間に、図２で示す吸込形のカレントミラー回路６０を接続してカレントミラー回路構成の出力構造としている。
【００３８】
実施例３の基準電流源回路１は、抵抗ＲａにＶ１を入れるタイプであることから、基準電流（Ｉｒｅｆ）のＶ１依存がなくなり、より高精度に基準電流（Ｉｒｅｆ）を出力することができる。
【００３９】
実施例３によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができるとともに、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【００４０】
なお、実施例３の基準電流源回路１を半導体チップにモノリシックに形成した段階では、第１のオペアンプ１１と第２のオペアンプ２１のＤＣオフセット次第ではＶｂがＶａより高くなり、回路動作しない場合がある。このような場合、基準抵抗（Ｒｃ）５０の抵抗値を調整できる構造、例えば、フユーズトリミングできる構造にしておき、回路動作しない場合Ｖａ及びＶｂが適正になるようにフユーズトリミングすることによって基準電流源回路１を正しく動作させることができる。
【実施例４】
【００４１】
図４は本発明の実施例４である基準電流源回路を示す回路図である。
実施例４の基準電流源回路１は、実施例１の基準電流源回路１において、基準電圧（Ｖｒｅｆ）をバイアス電圧入力端子４に供給する構成ではなく、電源を抵抗分圧して基準電圧（Ｖｒｅｆ）を生成する回路である。即ち、図４に示すように、電源が供給される第１基準電位端子２とグランドとなる第２基準電位端子３との間に、抵抗Ｒｄ，抵抗Ｒａ，抵抗Ｒｂを直列に接続し、抵抗Ｒｄと抵抗Ｒａとの間のノードｄと第１のオペアンプ１１の反転入力端子（−）を接続する構造になっている。ノードｄの電圧が基準電圧（Ｖｒｅｆ）となる。また、抵抗Ｒａと抵抗Ｒｂの間のノードｃは、実施例３と同様に第２のオペアンプ２１の反転入力端子（−）に接続されている。
【００４２】
実施例４の基準電流源回路１は、バイアス電圧入力端子４を設けなくともよい利点がある。実施例４によれば、実施例１と同様に基準電圧の変動によっても基準電流が変動し難い基準電流源回路を提供することができるとともに、温度特性が良好であるが単位面積あたりの抵抗率が小さい抵抗体と単位面積あたりの抵抗率が前記抵抗体より大きいが温度特性が前記抵抗体より悪い２種類の抵抗体を選択的に回路に用いることで良好な温度特性を維持しつつ、消費電流の低減及び回路面積の低減が達成できる。
【００４３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、実施例１の基準電流源回路１における基準電流（Ｉｒｅｆ）を出力する出力回路を、実施例３のように吐出形のカレントミラー回路４０と、吸込形のカレントミラー回路６０で構成してもよいことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１である基準電流源回路を示す回路図である。
【図２】本発明の実施例２である基準電流源回路を示す回路図である。
【図３】本発明の実施例３である基準電流源回路を示す回路図である。
【図４】本発明の実施例４である基準電流源回路を示す回路図である。
【符号の説明】
【００４５】
１…基準電流源回路、２…第１基準電位端子、３…第２基準電位端子、４…バイアス電圧入力端子、１０…第１の帰還形定電圧回路、１１…第１のオペアンプ、１２…第１の電圧源トランジスタ、２０…第２の帰還形定電圧回路、２１…第２のオペアンプ、２２…第２の電圧源トランジスタ、４０…カレントミラー回路、４１，４２…ＰＭＯＳ、５０…基準抵抗（変換抵抗）、６０…カレントミラー回路、６１，６２…ＮＭＯＳ。
【特許請求の範囲】
【請求項１】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第１の電圧源トランジスタの前記第１の端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【請求項２】
前記基準抵抗の両端間の電位差をバイアス電圧以下とすることを特徴とする請求項１に記載の基準電流源回路。
【請求項３】
前記第１の電圧源トランジスタの前記第１の端子と前記第１基準電圧端子との間には基準電流を吐出するカレントミラー回路が接続され、
前記第２の電圧源トランジスタの前記第２の端子と前記第２基準電圧端子との間には基準電流を吸い込むカレントミラー回路が接続されていることを特徴とする請求項１に記載の基準電流源回路。
【請求項４】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記バイアス電圧入力端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【請求項５】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１基準電圧端子と前記第２基準電圧端子との間には直列に３個の抵抗Ｒａ，Ｒｂ，Ｒｃが接続され、
前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードは前記第１のオペアンプの反転入力端子に接続されて基準電圧を供給するように構成され、
前記抵抗Ｒｂと前記抵抗Ｒｃとの間のノードは前記第２のオペアンプの反転入力端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【請求項１】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第１の電圧源トランジスタの前記第１の端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【請求項２】
前記基準抵抗の両端間の電位差をバイアス電圧以下とすることを特徴とする請求項１に記載の基準電流源回路。
【請求項３】
前記第１の電圧源トランジスタの前記第１の端子と前記第１基準電圧端子との間には基準電流を吐出するカレントミラー回路が接続され、
前記第２の電圧源トランジスタの前記第２の端子と前記第２基準電圧端子との間には基準電流を吸い込むカレントミラー回路が接続されていることを特徴とする請求項１に記載の基準電流源回路。
【請求項４】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
基準電圧が印加されるバイアス電圧入力端子と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記バイアス電圧入力端子と前記第２基準電圧端子との間には直列に２個の抵抗Ｒａ，Ｒｂが接続され、
前記第１のオペアンプの反転入力端子は前記バイアス電圧入力端子に接続され、
前記第２のオペアンプの反転入力端子は前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードに接続され、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【請求項５】
第１の電圧源トランジスタのバイアス回路として第１のオペアンプの負帰還回路を用いている第１の帰還形定電圧回路と、
第２の電圧源トランジスタのバイアス回路として第２のオペアンプの正帰還回路を用いている第２の帰還形定電圧回路と、
基準抵抗と、
第１基準電圧が供給される第１基準電圧端子と、
第２基準電圧が供給される第２基準電圧端子とを有し、
前記第１基準電圧端子と前記第２基準電圧端子との間には直列に３個の抵抗Ｒａ，Ｒｂ，Ｒｃが接続され、
前記抵抗Ｒａと前記抵抗Ｒｂとの間のノードは前記第１のオペアンプの反転入力端子に接続されて基準電圧を供給するように構成され、
前記抵抗Ｒｂと前記抵抗Ｒｃとの間のノードは前記第２のオペアンプの反転入力端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子は前記第１基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第２の端子と前記第２の電圧源トランジスタの前記第１の端子間には前記基準抵抗が直列に接続され、
前記第２の電圧源トランジスタの前記第２の端子は前記第２基準電圧端子に接続され、
前記第１の電圧源トランジスタの前記第１の端子または／および前記第２の電圧源トランジスタの前記第２の端子には基準電流を出力するカレントミラー回路が接続されていることを特徴とする基準電流源回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−２１９９０１（Ｐ２００７−２１９９０１Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−４０５２９（Ｐ２００６−４０５２９）
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（０００１００９９７）株式会社アキタ電子システムズ (41)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（０００１００９９７）株式会社アキタ電子システムズ (41)
【Ｆターム（参考）】
[ Back to top ]