電源アダプタ回路
【課題】本発明は、電源状態信号の振動を防止できる電源アダプタ回路を提供することを目的とする。
【解決手段】本発明に係る電源アダプタ回路は、入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、タイミング回路及び入力端がタイミング回路を介して、第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、を備える。オン指令信号に電気が印加された時、タイミング回路は切断され、且つ充電される。また、電源状態信号の遅延時間の設定に用いられ、タイミング回路が決められた時間充電された後、電源状態信号は信号を出力する。また、オン指令信号の電気が切断された時、ダイオードは導通され、タイミング回路は放電し、電源状態信号は信号の出力を停止することを特徴とする。
【解決手段】本発明に係る電源アダプタ回路は、入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、タイミング回路及び入力端がタイミング回路を介して、第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、を備える。オン指令信号に電気が印加された時、タイミング回路は切断され、且つ充電される。また、電源状態信号の遅延時間の設定に用いられ、タイミング回路が決められた時間充電された後、電源状態信号は信号を出力する。また、オン指令信号の電気が切断された時、ダイオードは導通され、タイミング回路は放電し、電源状態信号は信号の出力を停止することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源アダプタ回路に関し、特にパソコンのマザーボードの電源アダプタ回路に関するものである。
【背景技術】
【０００２】
パソコンの電源は、電圧を出力するだけでなく、マザーボードとの信号交換も行う。該電圧出力及び信号交換は、時間の順序上で一定な関係を有する。この時間順序は、電源とマザーボードとを接続する際の重要な条件であり、この時間順序が適正でなければ、パソコンの電源を正常にオン／オフできない、又は、電源とマザーボードとが互換しない等の問題を引き起こす。しかし、前記時間順序で最も重要なことは、電源出力電圧（通常、＋５Ｖである）と電源状態信号（ＰＯＷＥＲ＿ＧＯＯＤ信号）及びオン指令信号（ＰＳ＿ＯＮ信号）との関係である。電源状態信号は、電源によって制御され、電源が準備されたかどうかを表し、前記電源状態信号が高準位であれば、電源が準備されたことを表し、前記電源状態信号が低準位であれば、電源が準備されていないことを表す。また、オン指令信号は、マザーボードによって制御され、電源をオンにするかを指示する。即ち、前記オン指令信号が低準位であれば、電源をオンにするように指示し、前記オン指令信号が高準位であれば、電源をオンにしないように指示する。
【０００３】
パソコンの電源をオン／オフにする過程は、以下のとおりである。パソコンの電源をオンにする時、ＡＴＸ電源は、その通電後に、＋５Ｖ＿ＳＢ電圧をマザーボードに出力する。次いで、前記電圧によって、前記マザーボードの一部の回線が作動し、且つパソコンの電源がオンにされるのを待つ（待機状態）。この時、ホストの開閉ボタンを押圧することによって、前記マザーボードはＰＳ＿ＯＮ信号を低準位に変換させる。これにより、前記電源は前記低準位によって、全ての出力電圧を起動且つ発生させる。全ての出力電圧が正常的に起動且つ発生した後、前記電源は、ＰＯＷＥＲ＿ＧＯＯＤ信号を１００〜５００ミリ秒（ｍｓ）の範囲内で、高準位に変換させた後、前記マザーボードに伝送して、電源が既に準備されたことを通知し、この通知によって、前記マザーボードは起動及び運行を開始する。また、パソコンの電源をオフにする時、マザーボードは、全てのオフ操作を完了した後、ＰＳ＿ＯＮ信号を高準位に復帰させ、この復帰により、前記電源は、＋５Ｖ＿ＳＢ電圧出力だけを保留する一方、全ての出力電圧及びＰＯＷＥＲ＿ＧＯＯＤ信号を閉じて、前記ホスト全体を待機状態に復帰させる。パソコンが非正常的にオフにされた場合、マザーボードはオフ信号を提供できない。そのため、この時、前記電源は交流電気が切断されたことを検知し、ＰＯＷＥＲ＿ＧＯＯＤ信号を低準位に変換して、前記マザーボードに通知する。次いで、前記マザーボードは、ハードウェアの緊急復元を直ちに行って、ハードウェアが破損されないように保護する。
【０００４】
また、マザーボードを使用する過程において、異なるＡＴＸ電源の採用によって、ＡＴＸ電源とマザーボードとの時間順序における時間の遅延に対応できないということが発生する。従って、マザーボードとＡＴＸ電源とが互換しない。しかも、採用するＡＴＸ電源の品質が劣る場合、ＡＴＸ電源が出力するＰＯＷＥＲ＿ＧＯＯＤ信号は表示の振動を有するので、マザーボードの時間順序に影響を与え、さらにパソコンの正常作動にも影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上の問題点に鑑みて、本発明は、電源状態信号の振動を防止できる電源アダプタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記問題を解決するために、本発明に係る電源アダプタ回路は、入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、タイミング回路と、入力端が前記タイミング回路を介して、前記第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、を備える。前記オン指令信号に電気が印加された時、前記タイミング回路は切断され、且つ充電され、また、前記電源状態信号の遅延時間の設定にも用いられ、前記タイミング回路が決められた時間充電された後、前記電源状態信号は信号を出力し、前記オン指令信号の電気が切断された時、前記ダイオードは導通され、前記タイミング回路は放電し、前記電源状態信号は信号の出力を停止することを特徴とする。
【発明の効果】
【０００７】
本発明に係る電源アダプタ回路は、オン指令信号の電気が切断（つまり、パソコンがオフになる）された時、電源に振動信号があっても、タイミング回路がダイオードを通して素早く放電するため、電源状態信号に振動信号が発生することを効果的に防止できる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る電源アダプタ回路の回路構造図である。
【図２】図１における電源状態信号が、第一電源に随って変化する波形図である。
【図３】図１における電源状態信号が、オン指令信号に随って変化する波形図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて、本発明に係る電源アダプタ回路について詳細に説明する。
【００１０】
図１に示したように、本発明に係る電源アダプタ回路１００は、第一比較回路２０、タイミング回路３０、第二比較回路４０及び快速放電回路５０を備える。
【００１１】
前記第一比較回路２０は、第一コンパレーター２１、ダイオード２２、第一抵抗２３及び限流抵抗２４を備える。前記第一コンパレーター２１は、同相コンパレーターである。ここで、同相コンパレーターとは、入力と出力とが同相であるコンパレーターのことである。前記第一コンパレーター２１の電源端は、電圧が５Ｖである第一電源に、電気的に接続され、前記第一コンパレーター２１の接地端は、接地されている。前記第一コンパレーター２１のマイナス入力端は、前記第一抵抗２３を介して、前記第一電源に、電気的に接続される一方、前記限流抵抗２４を介して、オン指令信号（ＰＳ＿ＯＮ信号）に電気的に接続される。前記第一コンパレーター２１の出力端は、前記ダイオード２２の陰極に電気的に接続される。本実施形態において、前記第一抵抗２３はプルアップ抵抗である。前記第一抵抗２３の一端は前記限流抵抗２４を介して、前記第一コンパレーター２１のマイナス入力端に電気的に接続され、前記第一抵抗２３の他端は前記第一電源に電気的に接続される。
【００１２】
前記タイミング回路３０は、タイミング抵抗３１、タイミングコンデンサ３２及び分圧抵抗３３を備える。前記タイミング抵抗３１の第一端は、電圧が１２Ｖである第二電源に電気的に接続され、前記タイミング抵抗３１の第二端は、前記タイミングコンデンサ３２を介して、接地されている。前記分圧抵抗３３は、前記タイミングコンデンサ３２と並列接続されている。前記タイミング抵抗３１及び前記タイミングコンデンサ３２は、共同で電源状態信号（ＰＯＷＥＲ＿ＧＯＯＤ信号）の遅延時間を確定する。従って、実際の要求に従って、前記タイミング抵抗３１の値及び前記タイミングコンデンサ３２の値を調節して、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間を変更することができる。
【００１３】
前記第二比較回路４０は、第二コンパレーター４１、第二抵抗４２及び第三抵抗４３を備える。前記第二コンパレーター４１のプラス入力端は、前記ダイオード２２の陽極及び前記タイミング抵抗３１の第二端に電気的に接続されている。前記第二コンパレーター４１のマイナス入力端は、前記第二抵抗４２を介して、前記第一電源に電気的に接続される一方、前記第三抵抗４３を介して、接地されている。前記第二コンパレーター４１の電源端は、前記第一電源に電気的に接続され、前記第二コンパレーター４１の接地端は、接地されている。前記第二コンパレーター４１の出力端は、ＰＯＷＥＲ＿ＧＯＯＤ信号を出力する。本実施形態において、前記第二コンパレーター４１の出力端は、プルアップ抵抗４４を介して、前記第一電源に電気的に接続され、且つ帰還抵抗４５を介して、前記第二コンパレーター４１のプラス入力端に電気的に接続されて、正帰還回路を形成する。
【００１４】
前記快速放電回路５０は、放電抵抗５１及びＮＰＮ型トランジスタ５２を備える。本実施形態において、前記放電抵抗５１の一端は前記限流抵抗２４を介して、前記第一コンパレーター２１のマイナス入力端に電気的に接続され、前記放電抵抗５１の他端は前記ＮＰＮ型トランジスタ５２のベース電極に、電気的に接続されている。前記ＮＰＮ型トランジスタ５２のコレクタ電極は、前記第二コンパレーター４１の出力端に電気的に接続されている。
【００１５】
パソコンをオンにする時、前記第一電源及び前記第二電源に通電すれば、前記ＰＳ＿ＯＮ信号に電気が印加され、前記ＰＳ＿ＯＮ信号は低準位となる。この時、前記第一コンパレーター２１は低電圧を出力し、前記ダイオード２２は切断される。また、前記タイミングコンデンサ３２が充電された後、前記第二コンパレーター４１における、プラス入力端の電圧が、マイナス入力端の電圧より低い場合、前記第二コンパレーター４１の出力端は低電圧を出力するため、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位であっても、信号を出力しない。
【００１６】
前記タイミングコンデンサ３２を引き続き充電して、前記第二コンパレーター４１における、プラス入力端の電圧とマイナス入力端の電圧とが同じになれば、前記第二コンパレーター４１の出力端は高準位を出力する。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号は高準位となり、電源が準備されたことを意味する。この時、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間と前記タイミングコンデンサ３２に充電された電圧の、分圧点に到達するまでの時間とは同じである。図２を参照すると、本実施形態において、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間は３５３ミリ秒である。また、前記タイミング抵抗３１の値及び前記タイミングコンデンサ３２の値を調節して、前記前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間を調節することもできる。
【００１７】
パソコンをオフにする時、ＰＳ＿ＯＮ信号は高準位であり、前記第一電源及び前記第二電源の電圧はゼロである。この時、前記ダイオード２２は導通され、前記タイミングコンデンサ３２は、前記ダイオード２２を介して、素早く放電し、前記第二コンパレーター４１の出力端が低準位を出力するようにする。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位となる。さらに、前記電源アダプタ回路１００は快速放電回路５０を備えるため、パソコンをオフにする時、前記ＰＳ＿ＯＮ信号は高準位であり、且つ前記ＮＰＮ型トランジスタを導通させて、前記第二コンパレーター４１の出力端が低準位を出力するようにする。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位となる。従って、パソコンをオフにする過程において、前記第一電源及び前記第二電源に振動信号があっても、前記ダイオード２２及び前記快速放電回路５０が素早く放電するため、前記ＰＯＷＥＲ＿ＧＯＯＤ信号に振動信号が発生することを効果的に防止できる。図３の波形からわかるように、パソコンをオフにした瞬間、前記ＰＯＷＥＲ＿ＧＯＯＤ信号は即座に低準位に変化する。これにより、振動信号は発生しない。
【００１８】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は前記実施形態に限定されるものではなく、本発明の範囲内で種々の変形又は修正が可能であり、該変形又は修正も又、本発明の特許請求の範囲内に含まれるものであることは、いうまでもない。
【符号の説明】
【００１９】
１００ 電源アダプタ回路
２０ 第一比較回路
２１ 第一コンパレーター
２２ ダイオード
２３ 第一抵抗
２４ 限流抵抗
３０ タイミング回路
３１ タイミング抵抗
３２ タイミングコンデンサ
３３ 分圧抵抗
４０ 第二比較回路
４１ 第二コンパレーター
４２ 第二抵抗
４３ 第三抵抗
４４ プルアップ抵抗
４５ 帰還抵抗
５０ 快速放電回路
５１ 放電抵抗
５２ ＮＰＮ型トランジスタ
【技術分野】
【０００１】
本発明は、電源アダプタ回路に関し、特にパソコンのマザーボードの電源アダプタ回路に関するものである。
【背景技術】
【０００２】
パソコンの電源は、電圧を出力するだけでなく、マザーボードとの信号交換も行う。該電圧出力及び信号交換は、時間の順序上で一定な関係を有する。この時間順序は、電源とマザーボードとを接続する際の重要な条件であり、この時間順序が適正でなければ、パソコンの電源を正常にオン／オフできない、又は、電源とマザーボードとが互換しない等の問題を引き起こす。しかし、前記時間順序で最も重要なことは、電源出力電圧（通常、＋５Ｖである）と電源状態信号（ＰＯＷＥＲ＿ＧＯＯＤ信号）及びオン指令信号（ＰＳ＿ＯＮ信号）との関係である。電源状態信号は、電源によって制御され、電源が準備されたかどうかを表し、前記電源状態信号が高準位であれば、電源が準備されたことを表し、前記電源状態信号が低準位であれば、電源が準備されていないことを表す。また、オン指令信号は、マザーボードによって制御され、電源をオンにするかを指示する。即ち、前記オン指令信号が低準位であれば、電源をオンにするように指示し、前記オン指令信号が高準位であれば、電源をオンにしないように指示する。
【０００３】
パソコンの電源をオン／オフにする過程は、以下のとおりである。パソコンの電源をオンにする時、ＡＴＸ電源は、その通電後に、＋５Ｖ＿ＳＢ電圧をマザーボードに出力する。次いで、前記電圧によって、前記マザーボードの一部の回線が作動し、且つパソコンの電源がオンにされるのを待つ（待機状態）。この時、ホストの開閉ボタンを押圧することによって、前記マザーボードはＰＳ＿ＯＮ信号を低準位に変換させる。これにより、前記電源は前記低準位によって、全ての出力電圧を起動且つ発生させる。全ての出力電圧が正常的に起動且つ発生した後、前記電源は、ＰＯＷＥＲ＿ＧＯＯＤ信号を１００〜５００ミリ秒（ｍｓ）の範囲内で、高準位に変換させた後、前記マザーボードに伝送して、電源が既に準備されたことを通知し、この通知によって、前記マザーボードは起動及び運行を開始する。また、パソコンの電源をオフにする時、マザーボードは、全てのオフ操作を完了した後、ＰＳ＿ＯＮ信号を高準位に復帰させ、この復帰により、前記電源は、＋５Ｖ＿ＳＢ電圧出力だけを保留する一方、全ての出力電圧及びＰＯＷＥＲ＿ＧＯＯＤ信号を閉じて、前記ホスト全体を待機状態に復帰させる。パソコンが非正常的にオフにされた場合、マザーボードはオフ信号を提供できない。そのため、この時、前記電源は交流電気が切断されたことを検知し、ＰＯＷＥＲ＿ＧＯＯＤ信号を低準位に変換して、前記マザーボードに通知する。次いで、前記マザーボードは、ハードウェアの緊急復元を直ちに行って、ハードウェアが破損されないように保護する。
【０００４】
また、マザーボードを使用する過程において、異なるＡＴＸ電源の採用によって、ＡＴＸ電源とマザーボードとの時間順序における時間の遅延に対応できないということが発生する。従って、マザーボードとＡＴＸ電源とが互換しない。しかも、採用するＡＴＸ電源の品質が劣る場合、ＡＴＸ電源が出力するＰＯＷＥＲ＿ＧＯＯＤ信号は表示の振動を有するので、マザーボードの時間順序に影響を与え、さらにパソコンの正常作動にも影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上の問題点に鑑みて、本発明は、電源状態信号の振動を防止できる電源アダプタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記問題を解決するために、本発明に係る電源アダプタ回路は、入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、タイミング回路と、入力端が前記タイミング回路を介して、前記第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、を備える。前記オン指令信号に電気が印加された時、前記タイミング回路は切断され、且つ充電され、また、前記電源状態信号の遅延時間の設定にも用いられ、前記タイミング回路が決められた時間充電された後、前記電源状態信号は信号を出力し、前記オン指令信号の電気が切断された時、前記ダイオードは導通され、前記タイミング回路は放電し、前記電源状態信号は信号の出力を停止することを特徴とする。
【発明の効果】
【０００７】
本発明に係る電源アダプタ回路は、オン指令信号の電気が切断（つまり、パソコンがオフになる）された時、電源に振動信号があっても、タイミング回路がダイオードを通して素早く放電するため、電源状態信号に振動信号が発生することを効果的に防止できる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る電源アダプタ回路の回路構造図である。
【図２】図１における電源状態信号が、第一電源に随って変化する波形図である。
【図３】図１における電源状態信号が、オン指令信号に随って変化する波形図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて、本発明に係る電源アダプタ回路について詳細に説明する。
【００１０】
図１に示したように、本発明に係る電源アダプタ回路１００は、第一比較回路２０、タイミング回路３０、第二比較回路４０及び快速放電回路５０を備える。
【００１１】
前記第一比較回路２０は、第一コンパレーター２１、ダイオード２２、第一抵抗２３及び限流抵抗２４を備える。前記第一コンパレーター２１は、同相コンパレーターである。ここで、同相コンパレーターとは、入力と出力とが同相であるコンパレーターのことである。前記第一コンパレーター２１の電源端は、電圧が５Ｖである第一電源に、電気的に接続され、前記第一コンパレーター２１の接地端は、接地されている。前記第一コンパレーター２１のマイナス入力端は、前記第一抵抗２３を介して、前記第一電源に、電気的に接続される一方、前記限流抵抗２４を介して、オン指令信号（ＰＳ＿ＯＮ信号）に電気的に接続される。前記第一コンパレーター２１の出力端は、前記ダイオード２２の陰極に電気的に接続される。本実施形態において、前記第一抵抗２３はプルアップ抵抗である。前記第一抵抗２３の一端は前記限流抵抗２４を介して、前記第一コンパレーター２１のマイナス入力端に電気的に接続され、前記第一抵抗２３の他端は前記第一電源に電気的に接続される。
【００１２】
前記タイミング回路３０は、タイミング抵抗３１、タイミングコンデンサ３２及び分圧抵抗３３を備える。前記タイミング抵抗３１の第一端は、電圧が１２Ｖである第二電源に電気的に接続され、前記タイミング抵抗３１の第二端は、前記タイミングコンデンサ３２を介して、接地されている。前記分圧抵抗３３は、前記タイミングコンデンサ３２と並列接続されている。前記タイミング抵抗３１及び前記タイミングコンデンサ３２は、共同で電源状態信号（ＰＯＷＥＲ＿ＧＯＯＤ信号）の遅延時間を確定する。従って、実際の要求に従って、前記タイミング抵抗３１の値及び前記タイミングコンデンサ３２の値を調節して、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間を変更することができる。
【００１３】
前記第二比較回路４０は、第二コンパレーター４１、第二抵抗４２及び第三抵抗４３を備える。前記第二コンパレーター４１のプラス入力端は、前記ダイオード２２の陽極及び前記タイミング抵抗３１の第二端に電気的に接続されている。前記第二コンパレーター４１のマイナス入力端は、前記第二抵抗４２を介して、前記第一電源に電気的に接続される一方、前記第三抵抗４３を介して、接地されている。前記第二コンパレーター４１の電源端は、前記第一電源に電気的に接続され、前記第二コンパレーター４１の接地端は、接地されている。前記第二コンパレーター４１の出力端は、ＰＯＷＥＲ＿ＧＯＯＤ信号を出力する。本実施形態において、前記第二コンパレーター４１の出力端は、プルアップ抵抗４４を介して、前記第一電源に電気的に接続され、且つ帰還抵抗４５を介して、前記第二コンパレーター４１のプラス入力端に電気的に接続されて、正帰還回路を形成する。
【００１４】
前記快速放電回路５０は、放電抵抗５１及びＮＰＮ型トランジスタ５２を備える。本実施形態において、前記放電抵抗５１の一端は前記限流抵抗２４を介して、前記第一コンパレーター２１のマイナス入力端に電気的に接続され、前記放電抵抗５１の他端は前記ＮＰＮ型トランジスタ５２のベース電極に、電気的に接続されている。前記ＮＰＮ型トランジスタ５２のコレクタ電極は、前記第二コンパレーター４１の出力端に電気的に接続されている。
【００１５】
パソコンをオンにする時、前記第一電源及び前記第二電源に通電すれば、前記ＰＳ＿ＯＮ信号に電気が印加され、前記ＰＳ＿ＯＮ信号は低準位となる。この時、前記第一コンパレーター２１は低電圧を出力し、前記ダイオード２２は切断される。また、前記タイミングコンデンサ３２が充電された後、前記第二コンパレーター４１における、プラス入力端の電圧が、マイナス入力端の電圧より低い場合、前記第二コンパレーター４１の出力端は低電圧を出力するため、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位であっても、信号を出力しない。
【００１６】
前記タイミングコンデンサ３２を引き続き充電して、前記第二コンパレーター４１における、プラス入力端の電圧とマイナス入力端の電圧とが同じになれば、前記第二コンパレーター４１の出力端は高準位を出力する。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号は高準位となり、電源が準備されたことを意味する。この時、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間と前記タイミングコンデンサ３２に充電された電圧の、分圧点に到達するまでの時間とは同じである。図２を参照すると、本実施形態において、前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間は３５３ミリ秒である。また、前記タイミング抵抗３１の値及び前記タイミングコンデンサ３２の値を調節して、前記前記ＰＯＷＥＲ＿ＧＯＯＤ信号の遅延時間を調節することもできる。
【００１７】
パソコンをオフにする時、ＰＳ＿ＯＮ信号は高準位であり、前記第一電源及び前記第二電源の電圧はゼロである。この時、前記ダイオード２２は導通され、前記タイミングコンデンサ３２は、前記ダイオード２２を介して、素早く放電し、前記第二コンパレーター４１の出力端が低準位を出力するようにする。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位となる。さらに、前記電源アダプタ回路１００は快速放電回路５０を備えるため、パソコンをオフにする時、前記ＰＳ＿ＯＮ信号は高準位であり、且つ前記ＮＰＮ型トランジスタを導通させて、前記第二コンパレーター４１の出力端が低準位を出力するようにする。即ち、前記ＰＯＷＥＲ＿ＧＯＯＤ信号が低準位となる。従って、パソコンをオフにする過程において、前記第一電源及び前記第二電源に振動信号があっても、前記ダイオード２２及び前記快速放電回路５０が素早く放電するため、前記ＰＯＷＥＲ＿ＧＯＯＤ信号に振動信号が発生することを効果的に防止できる。図３の波形からわかるように、パソコンをオフにした瞬間、前記ＰＯＷＥＲ＿ＧＯＯＤ信号は即座に低準位に変化する。これにより、振動信号は発生しない。
【００１８】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は前記実施形態に限定されるものではなく、本発明の範囲内で種々の変形又は修正が可能であり、該変形又は修正も又、本発明の特許請求の範囲内に含まれるものであることは、いうまでもない。
【符号の説明】
【００１９】
１００ 電源アダプタ回路
２０ 第一比較回路
２１ 第一コンパレーター
２２ ダイオード
２３ 第一抵抗
２４ 限流抵抗
３０ タイミング回路
３１ タイミング抵抗
３２ タイミングコンデンサ
３３ 分圧抵抗
４０ 第二比較回路
４１ 第二コンパレーター
４２ 第二抵抗
４３ 第三抵抗
４４ プルアップ抵抗
４５ 帰還抵抗
５０ 快速放電回路
５１ 放電抵抗
５２ ＮＰＮ型トランジスタ
【特許請求の範囲】
【請求項１】
入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、
タイミング回路と、
入力端が前記タイミング回路を介して、前記第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、
を備え、
前記オン指令信号に電気が印加された時、前記タイミング回路は切断され、且つ充電され、また、前記電源状態信号の遅延時間の設定にも用いられ、前記タイミング回路が決められた時間充電された後、前記電源状態信号は信号を出力し、
前記オン指令信号の電気が切断された時、前記ダイオードは導通され、前記タイミング回路は放電し、前記電源状態信号は信号の出力を停止することを特徴とする電源アダプタ回路。
【請求項２】
前記第一比較回路は、第一コンパレーターをさらに備え、
前記第一コンパレーターのマイナス入力端は、オン指令信号に電気的に接続される一方、第一抵抗を介して、第一電源に電気的に接続され、
前記第一コンパレーターの出力端は、前記ダイオードの陰極に電気的に接続され、
前記第一コンパレーターの電源端は、前記第一電源に電気的に接続されることを特徴とする請求項１に記載の電源アダプタ回路。
【請求項３】
前記タイミング回路は、タイミング抵抗及びタイミングコンデンサを備え、
前記タイミング抵抗の第一端は、第二電源に電気的に接続され、前記タイミング抵抗の第二端は、前記タイミングコンデンサを介して、接地されていることを特徴とする請求項２に記載の電源アダプタ回路。
【請求項４】
前記第二比較回路は、第二コンパレーター、第二抵抗及び第三抵抗を備え、
前記第二コンパレーターのプラス入力端は、前記前記ダイオードの陽極及び前記タイミング抵抗の第二端に電気的に接続され、前記第二コンパレーターのマイナス入力端は、前記第二抵抗を介して、前記第一電源に電気的に接続される一方、前記第三抵抗を介して接地され、
前記第二コンパレーターの電源端は、前記第一電源に電気的に接続され、
前記第二コンパレーターの出力端は、電源状態信号を出力することを特徴とする請求項３に記載の電源アダプタ回路。
【請求項５】
前記電源アダプタ回路は、快速放電回路をさらに備え、
前記快速放電回路の両端は、前記第一コンパレーターのマイナス入力端及び前記第二コンパレーターの出力端に電気的にそれぞれ接続されることを特徴とする請求項４に記載の電源アダプタ回路。
【請求項６】
前記快速放電回路は、放電抵抗及びＮＰＮ型トランジスタを備え、
前記放電抵抗の両端は、前記第一コンパレーターのマイナス入力端及び前記ＮＰＮ型トランジスタのベース電極に電気的にそれぞれ接続され、
前記ＮＰＮ型トランジスタのコレクタ電極は、前記第二コンパレーターの出力端に電気的に接続されることを特徴とする請求項５に記載の電源アダプタ回路。
【請求項７】
前記第二コンパレーターの出力端は、プルアップ抵抗を介して前記第一電源に電気的に接続されることを特徴とする請求項４に記載の電源アダプタ回路。
【請求項８】
前記第二コンパレーターの出力端は、帰還抵抗を介して、前記第二コンパレーターのプラス入力端に電気的に接続されて正帰還回路を形成することを特徴とする請求項４に記載の電源アダプタ回路。
【請求項９】
前記タイミングコンデンサは、分圧抵抗と並列接続されることを特徴とする請求項３に記載の電源アダプタ回路。
【請求項１０】
前記第一電源は５Ｖであり、前記第二電源は１２Ｖであることを特徴とする請求項３に記載の電源アダプタ回路。
【請求項１】
入力端がオン指令信号に電気的に接続され、且つダイオードを備える第一比較回路と、
タイミング回路と、
入力端が前記タイミング回路を介して、前記第一比較回路のダイオードに電気的に接続され、出力端が電源状態信号を出力する第二比較回路と、
を備え、
前記オン指令信号に電気が印加された時、前記タイミング回路は切断され、且つ充電され、また、前記電源状態信号の遅延時間の設定にも用いられ、前記タイミング回路が決められた時間充電された後、前記電源状態信号は信号を出力し、
前記オン指令信号の電気が切断された時、前記ダイオードは導通され、前記タイミング回路は放電し、前記電源状態信号は信号の出力を停止することを特徴とする電源アダプタ回路。
【請求項２】
前記第一比較回路は、第一コンパレーターをさらに備え、
前記第一コンパレーターのマイナス入力端は、オン指令信号に電気的に接続される一方、第一抵抗を介して、第一電源に電気的に接続され、
前記第一コンパレーターの出力端は、前記ダイオードの陰極に電気的に接続され、
前記第一コンパレーターの電源端は、前記第一電源に電気的に接続されることを特徴とする請求項１に記載の電源アダプタ回路。
【請求項３】
前記タイミング回路は、タイミング抵抗及びタイミングコンデンサを備え、
前記タイミング抵抗の第一端は、第二電源に電気的に接続され、前記タイミング抵抗の第二端は、前記タイミングコンデンサを介して、接地されていることを特徴とする請求項２に記載の電源アダプタ回路。
【請求項４】
前記第二比較回路は、第二コンパレーター、第二抵抗及び第三抵抗を備え、
前記第二コンパレーターのプラス入力端は、前記前記ダイオードの陽極及び前記タイミング抵抗の第二端に電気的に接続され、前記第二コンパレーターのマイナス入力端は、前記第二抵抗を介して、前記第一電源に電気的に接続される一方、前記第三抵抗を介して接地され、
前記第二コンパレーターの電源端は、前記第一電源に電気的に接続され、
前記第二コンパレーターの出力端は、電源状態信号を出力することを特徴とする請求項３に記載の電源アダプタ回路。
【請求項５】
前記電源アダプタ回路は、快速放電回路をさらに備え、
前記快速放電回路の両端は、前記第一コンパレーターのマイナス入力端及び前記第二コンパレーターの出力端に電気的にそれぞれ接続されることを特徴とする請求項４に記載の電源アダプタ回路。
【請求項６】
前記快速放電回路は、放電抵抗及びＮＰＮ型トランジスタを備え、
前記放電抵抗の両端は、前記第一コンパレーターのマイナス入力端及び前記ＮＰＮ型トランジスタのベース電極に電気的にそれぞれ接続され、
前記ＮＰＮ型トランジスタのコレクタ電極は、前記第二コンパレーターの出力端に電気的に接続されることを特徴とする請求項５に記載の電源アダプタ回路。
【請求項７】
前記第二コンパレーターの出力端は、プルアップ抵抗を介して前記第一電源に電気的に接続されることを特徴とする請求項４に記載の電源アダプタ回路。
【請求項８】
前記第二コンパレーターの出力端は、帰還抵抗を介して、前記第二コンパレーターのプラス入力端に電気的に接続されて正帰還回路を形成することを特徴とする請求項４に記載の電源アダプタ回路。
【請求項９】
前記タイミングコンデンサは、分圧抵抗と並列接続されることを特徴とする請求項３に記載の電源アダプタ回路。
【請求項１０】
前記第一電源は５Ｖであり、前記第二電源は１２Ｖであることを特徴とする請求項３に記載の電源アダプタ回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２２６７５６（Ｐ２０１２−２２６７５６Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−９５６２５（Ｐ２０１２−９５６２５）
【出願日】平成２４年４月１９日（２０１２．４．１９）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年４月１９日（２０１２．４．１９）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
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