Ａ／Ｄ変換装置および固体撮像装置
【課題】電圧分解能を低下させることなく、高速化することができるＡ／Ｄ変換装置および固体撮像装置を提供する。
【解決手段】所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い第１のサンプリング期間と、（１／ｎ）Ｔｓの第２のサンプリング期間とを設定し、アナログ信号を出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、デジタルオフセット信号で選択されたアナログオフセット信号を加えた増幅アナログ信号を出力して第２のサンプリングを行わせるＡ／Ｄ制御回路と、第１のサンプリング結果から第１のデジタル信号とデジタルオフセット信号とを生成し、第２のサンプリング結果から第２のデジタル信号を生成し、デジタルオフセット信号と第２のデジタル信号とに基づいて、期間Ｔｓに対応した第３のデジタル信号を生成して出力するデジタル生成回路と、を備える。
【解決手段】所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い第１のサンプリング期間と、（１／ｎ）Ｔｓの第２のサンプリング期間とを設定し、アナログ信号を出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、デジタルオフセット信号で選択されたアナログオフセット信号を加えた増幅アナログ信号を出力して第２のサンプリングを行わせるＡ／Ｄ制御回路と、第１のサンプリング結果から第１のデジタル信号とデジタルオフセット信号とを生成し、第２のサンプリング結果から第２のデジタル信号を生成し、デジタルオフセット信号と第２のデジタル信号とに基づいて、期間Ｔｓに対応した第３のデジタル信号を生成して出力するデジタル生成回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳイメージセンサは、例えば、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込みことによって、多機能化を実現することが可能となっている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログ・デジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、その回路の全てをデジタル回路で実現したパルス遅延型Ａ／Ｄ変換回路（特許文献１参照）を用いる場合がある。なお、以下の説明においてＡ／Ｄ変換回路といった場合には、パルス遅延型Ａ／Ｄ変換回路のことを示すものとする。
【０００４】
図８は、従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。図８に示した従来のＡ／Ｄ変換回路４００は、遅延回路４０１と、クロック生成回路４０２と、パルス位置数値化回路４０３と、を備えている。
【０００５】
遅延回路４０１は、複数の遅延素子が円環状に接続されている。図８においては、遅延回路４０１が、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」という。
【０００６】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎが、初段の遅延素子１ａに入力されると、遅延回路４０１内の走行を開始する。このとき、各遅延素子１は、印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、印加された駆動電圧（アナログ信号Ｖｉｎ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる特性を備えている。各遅延素子１から出力された出力信号は、遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置として、パルス位置数値化回路４０３に出力される。
【０００７】
クロック生成回路４０２は、パルス信号Ｐｉｎと、サンプリング期間がＴｓのサンプリングクロックＣｋを生成する。また、クロック生成回路４０２は、生成したパルス信号Ｐｉｎを遅延回路４０１に、サンプリングクロックＣｋをパルス位置数値化回路４０３に、それぞれ出力する。
【０００８】
パルス位置数値化回路４０３は、ラッチ＆エンコーダ回路４０３１と、カウンタ４０３２と、ラッチ回路４０３３と、減算回路４０３４と、を備えている。
ラッチ＆エンコーダ回路４０３１は、クロック生成回路４０２から入力されたサンプリングクロックＣｋのエッジに同期して、遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置を検出する。また、ラッチ＆エンコーダ回路４０３１は、検出したパルス信号Ｐｉｎの走行位置を、ｂビット（ｂは正の整数）の数値に変換（エンコード）して減算回路４０３４に出力する。
【０００９】
カウンタ４０３２は、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが円環状の遅延回路４０１内を周回した周回数を取得する。また、カウンタ４０３２は、取得した周回数を、ａビット（ａは正の整数）の計数値としてラッチ回路４０３３に出力する。
ラッチ回路４０３３は、クロック生成回路４０２から入力されたサンプリングクロックＣｋのエッジに同期して、カウンタ４０３２から出力された計数値をラッチし、減算回路４０３４に出力する。
【００１０】
減算回路４０３４は、ラッチ回路４０３３から出力された出力信号を上位ビット値ａ、ラッチ＆エンコーダ回路４０３１から出力された出力信号を下位ビット値ｂとする合成デジタル値ａｂを取り込む。そして、減算回路４０３４は、最新（今回）のサンプリングによる合成デジタル値ａｂから、前回のサンプリングによる合成デジタル値ａｂを差し引く減算処理を行い、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を表すデジタル信号Ｄｏｕｔを算出する。
このようにして、図８に示した従来のＡ／Ｄ変換回路４００では、アナログ信号Ｖｉｎをデジタル信号Ｄｏｕｔに変換、すなわち、Ａ／Ｄ変換することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３０６４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このようなＡ／Ｄ変換回路４００において、高速な処理を実行する（以下、「高速化」という）ことが求められている。そこで、Ａ／Ｄ変換回路４００の高速化を実現するための方法として、サンプリング期間Ｔｓを短くすることが考えられる。
【００１３】
しかしながら、従来のＡ／Ｄ変換回路４００の電圧分解能は、サンプリング期間Ｔｓに関係している。そして、従来のＡ／Ｄ変換回路４００では、サンプリング期間Ｔｓを長くした方が、電圧分解能が高くなる、という性質を備えている。これは、サンプリング期間Ｔｓが長い方が、パルス信号Ｐｉｎが遅延素子１を伝播する個数が多くなり、パルス信号Ｐｉｎが伝搬した遅延素子１の個数を表すデジタル信号Ｄｏｕｔの値が大きくなるからである。そして、例えば、同じアナログ信号ＶｉｎをＡ／Ｄ変換した場合には、デジタル信号Ｄｏｕｔの値が大きい方が、デジタル信号Ｄｏｕｔの最小単位（例えば、最下位ビット）が表すアナログ信号Ｖｉｎの電圧幅である量子化ステップ幅が小さくなり、結果として、電圧分解能が高くなるというものである。ここで、量子化ステップ幅の単位は、［Ｖ／ＬＳＢ］である。
【００１４】
このため、Ａ／Ｄ変換回路４００の高速化を実現する方法として、サンプリング期間Ｔｓを短くしてしまうと、Ａ／Ｄ変換回路４００の高速化を実現することができる一方、量子化ステップ幅が大きくなり、電圧分解能が低下してしまう、という問題がある。
【００１５】
本発明は、上記の課題認識に基づいてなされたものであり、電圧分解能を低下させることなく、高速化することができるＡ／Ｄ変換装置および固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第１のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第１のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第２のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第２のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第２のサンプリングを行わせる、Ａ／Ｄ制御回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、前記所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を備えることを特徴とする。
【００１７】
また、本発明のＡ／Ｄ変換装置は、前記Ａ／Ｄ入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記Ａ／Ｄ制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、をさらに備え、前記Ａ／Ｄ制御回路は、前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、ことを特徴とする。
【００１８】
また、本発明の前記入力調整回路は、前記入力電圧範囲の最大の電圧値から前記第１のデジタル信号の１ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、ことを特徴とする。
【００１９】
また、本発明の前記入力調整回路は、前記入力電圧範囲の最小の電圧値に前記第１のデジタル信号の１ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、ことを特徴とする。
【００２０】
また、本発明の前記Ａ／Ｄ制御回路は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したｎ個の前記アナログオフセット信号を設定し、前記デジタルオフセット信号に応じて、ｎ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、ことを特徴とする。
【００２１】
また、本発明の前記Ａ／Ｄ制御回路は、前記デジタルオフセット信号に対応したｍ（ｍ：正の整数、ｍ≧２ｎ−１）個の前記アナログオフセット信号を設定し、該設定される１個目およびｍ個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、前記デジタルオフセット信号に応じて、ｍ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、ことを特徴とする。
【００２２】
また、本発明の固体撮像装置は、入射された光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第１のサンプリングのときに、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力し、第２のサンプリングのときに、該アナログ信号をｎ（ｎ：正の整数、ｎ≧２）倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力するアナログ変換回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、前記所定のアナログ・デジタル変換期間Ｔｓに対して、（１−１／ｎ）Ｔｓより短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、前記第１のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第１のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第１のサンプリングを行わせ、前記第２のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第２のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第２のサンプリングを行わせる、タイミング生成回路と、を備え、前記カラムＡ／Ｄ変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路に入力するそれぞれのアナログ信号とし、前記第２のサンプリングが終了した後に、それぞれの前記Ａ／Ｄ変換回路が出力した前記デジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、Ａ／Ｄ変換装置の電圧分解能を低下させることなく、高速化することができるという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のＡ／Ｄ変換回路における、サンプリング時刻とデジタル信号との関係、および本第１の実施形態のＡ／Ｄ変換回路によるアナログ・デジタル変換動作における各信号のタイミングを示したタイミングチャートである。
【図３】本第１の実施形態のＡ／Ｄ変換回路に備えたアナログ変換回路の概略構成を示したブロック図である。
【図４】本第１の実施形態のＡ／Ｄ変換回路におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【図５】本第２の実施形態のＡ／Ｄ変換回路に備えたアナログ変換回路の概略構成を示したブロック図である。
【図６】本第２の実施形態のＡ／Ｄ変換回路におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【図７】本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。
【図８】従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２５】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。図１は、本第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。図１に示したＡ／Ｄ変換回路１００は、入力調整回路１０１と、遅延回路１０２と、Ａ／Ｄ制御回路１０３と、サンプリング回路１０４と、デジタル生成回路１０５と、を備えている。なお、以下の説明においては、図８に示したような従来のＡ／Ｄ変換回路４００が、入力されたアナログ信号Ｖｉｎをデジタル信号ＤｏｕｔにＡ／Ｄ変換するためのサンプリング期間を、「Ｔｓ」とする。
【００２６】
本第１の実施形態のＡ／Ｄ変換回路１００では、１回のＡ／Ｄ変換期間内に、入力されたアナログ信号Ｖｉｎをデジタル信号ＤｏｕｔにＡ／Ｄ変換するためのサンプリングを、２回行う。ただし、本第１の実施形態のＡ／Ｄ変換回路１００における合計のサンプリング期間は、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間である。より具体的には、Ａ／Ｄ変換回路１００は、（１−１／ｎ）Ｔｓより短いサンプリング期間の１回目のサンプリング（以下、「第１サンプリング」という）と、（１／ｎ）Ｔｓのサンプリング期間の２回目のサンプリング（以下、「第２サンプリング」という）との、２回のサンプリングを行う。なお、本第１の実施形態では、上記のｎ（ｎ：正の整数、ｎ≧２）の数値が、ｎ＝２である場合について説明する。
【００２７】
入力調整回路１０１は、入力されたアナログ信号Ｖｉｎの電圧の範囲を調整した、アナログ信号Ｖｃを出力する。より具体的には、入力調整回路１０１は、アナログ信号Ｖｉｎのダイナミックレンジが、最小値Ｖｍｉｎから最大値Ｖｍａｘまでの電圧範囲（以下、「アナログ信号範囲」という）となるように、アナログ信号Ｖｉｎを調整し、調整したアナログ信号Ｖｉｎを、アナログ信号Ｖｃとして出力する。ここで、アナログ信号範囲は、最小値Ｖｌｕから最大値Ｖｌｏまでの遅延回路１０２の入力電圧範囲（以下、「Ａ／Ｄ入力範囲」という）よりも小さい（狭い）範囲である。アナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎと、Ａ／Ｄ入力範囲の最大値Ｖｌｏおよび最小値Ｖｌｕとは、下式（１）の関係にある。
【００２８】
【数１】
【００２９】
上式（１）において、ΔＶは第１サンプリングのときの量子化ステップ幅である。
【００３０】
遅延回路１０２は、ｋ個（ｋ：正の整数、ｋ≧２）の円環状に接続されている遅延素子と、バッファ２と、で構成されている。図１においては、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」という。
【００３１】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎは、初段の遅延素子１ａに入力されると、遅延回路１０２内の走行を開始する。このとき、各遅延素子１は、バッファ２を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、バッファ２を介して印加された駆動電圧（アナログ信号Ｖｘ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる特性を備えている。各遅延素子１から出力された出力信号は、遅延回路１０２内を走行したパルス信号Ｐｉｎの走行位置として、サンプリング回路１０４出力される。
【００３２】
Ａ／Ｄ制御回路１０３は、サンプリング制御回路１０３１と、クロック生成回路１０３２と、アナログ変換回路１０３３と、を備えている。
【００３３】
サンプリング制御回路１０３１は、従来のＡ／Ｄ変換回路４００のサンプリング期間Ｔｓに対して、第１サンプリングのサンプリング期間Ｔｓ１（以下、「第１サンプリング期間Ｔｓ１」という）が、Ｔｓ１＜（１−１／ｎ）Ｔｓとなるように、第１サンプリングにおけるサンプリング時刻ｔｓ１（以下、「第１サンプリング時刻ｔｓ１」という）を設定する。また、サンプリング制御回路１０３１は、従来のＡ／Ｄ変換回路４００のサンプリング期間Ｔｓに対して、第２サンプリングのサンプリング期間Ｔｓ２（以下、「第２サンプリング期間Ｔｓ２」という）が、Ｔｓ２＝（１／ｎ）Ｔｓとなるように、第２サンプリングにおけるサンプリング時刻ｔｓ２（以下、「第２サンプリング時刻ｔｓ２」という）を設定する。そして、サンプリング制御回路１０３１は、設定した第１サンプリング時刻ｔｓ１の数値と、第２サンプリング時刻ｔｓ２の数値とを、クロック生成回路１０３２に出力する。
【００３４】
クロック生成回路１０３２は、第１サンプリングと第２サンプリングとにおけるパルス信号Ｐｉｎを生成し、遅延回路１０２に出力する。また、クロック生成回路１０３２は、サンプリング制御回路１０３１から入力された第１サンプリング時刻ｔｓ１の数値と第２サンプリング時刻ｔｓ２の数値とに基づいて、Ａ／Ｄ変換回路１００の１回のＡ／Ｄ変換期間内に、２回の立ち上がりエッジを備えたサンプリングクロックＣｋを生成する。より具体的には、パルス信号Ｐｉｎを遅延回路１０２に出力した後、第１サンプリング時刻ｔｓ１のときに１回目の立ち上がりエッジがあり、再度、パルス信号Ｐｉｎを遅延回路１０２に出力した後、第２サンプリング時刻ｔｓ２のときに２回目の立ち上がりエッジがあるサンプリングクロックＣｋを生成する。そして、クロック生成回路１０３２は、生成したサンプリングクロックＣｋを、サンプリング回路１０４に出力する。
【００３５】
これより、Ａ／Ｄ変換回路１００は、サンプリングクロックＣｋの２回の立ち上がりエッジを用いて、１回のＡ／Ｄ変換期間内に、第１サンプリングと第２サンプリングとの計２回のサンプリングを行う。より具体的には、サンプリングクロックＣｋの１回目の立ち上がりエッジで第１サンプリングを行い、サンプリングクロックＣｋの２回目の立ち上がりエッジで第２サンプリングを行う。
【００３６】
また、クロック生成回路１０３２は、サンプリング制御回路１０３１から入力された第１サンプリング時刻ｔｓ１の数値と第２サンプリング時刻ｔｓ２の数値とに基づいて、第１サンプリングと第２サンプリングとで、遅延回路１０２に入力されるアナログ信号Ｖｘを切り替えるためのアナログ切り替え信号Ｐｓを生成する。そして、クロック生成回路１０３２は、生成したアナログ切り替え信号Ｐｓを、アナログ変換回路１０３３に出力する。
【００３７】
これにより、遅延回路１０２に入力されるアナログ信号Ｖｘが、アナログ変換回路１０３３によって、第１サンプリングと第２サンプリングとで、異なるアナログ信号に切り替えられる。より具体的には、アナログ切り替え信号Ｐｓによって、遅延回路１０２に入力されるアナログ信号Ｖｘが、第１サンプリングではアナログ信号Ｖｃに、第２サンプリングではアナログ変換回路１０３３で生成されるアナログ信号（後述する、アナログ信号Ｖｇ）に、それぞれ切り替えられる。
【００３８】
アナログ変換回路１０３３は、入力調整回路１０１から入力されたアナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。アナログ変換回路１０３３がアナログ信号Ｖｃをオフセットするためのアナログオフセット信号は、デジタル生成回路１０５から入力された制御信号（後述する、デジタルオフセット信号Ｄｏｆ）に応じて切り替える。そして、アナログ変換回路１０３３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または生成したアナログ信号Ｖｇのいずれか一方のアナログ信号を、アナログ信号Ｖｘとして遅延回路１０２に出力する。なお、アナログ変換回路１０３３におけるアナログ信号Ｖｇの生成方法に関する詳細な説明は、後述する。
【００３９】
サンプリング回路１０４は、ラッチ＆エンコーダ回路１０４１と、カウンタ１０４２と、ラッチ回路１０４３と、を備えている。
【００４０】
ラッチ＆エンコーダ回路１０４１は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２から入力されたサンプリングクロックＣｋの立ち上がりエッジに同期して、遅延回路１０２内を走行したパルス信号Ｐｉｎの走行位置を検出する。すなわち、ラッチ＆エンコーダ回路１０４１は、第１サンプリング時刻ｔｓ１および第２サンプリング時刻ｔｓ２のときに、それぞれ、パルス信号Ｐｉｎの走行位置を検出する。また、ラッチ＆エンコーダ回路１０４１は、検出したそれぞれのパルス信号Ｐｉｎの走行位置を、それぞれｂビット（ｂは正の整数）の数値に変換（エンコード）して、デジタル生成回路１０５に出力する。
【００４１】
カウンタ１０４２は、サンプリング期間内に遅延回路１０２を周回したパルス信号Ｐｉｎの周回数を取得する。より具体的には、カウンタ１０４２は、第１サンプリング期間Ｔｓ１および第２サンプリング期間Ｔｓ２のそれぞれのサンプリング期間内に、遅延回路１０２を周回したパルス信号Ｐｉｎの周回数を、それぞれ取得する。そして、カウンタ１０４２は、取得したそれぞれの周回数を、それぞれａビット（ａは正の整数）の計数値としてラッチ回路１０４３に出力する。
【００４２】
ラッチ回路１０４３は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２から入力されたサンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２から出力された計数値をラッチし、デジタル生成回路１０５に出力する。すなわち、ラッチ回路１０４３は、第１サンプリング時刻ｔｓ１および第２サンプリング時刻ｔｓ２のときにカウンタ１０４２から出力されたａビットの計数値をそれぞれラッチし、ラッチしたそれぞれのａビットの計数値を、デジタル生成回路１０５に出力する。
【００４３】
デジタル生成回路１０５は、サンプリング回路１０４内のラッチ＆エンコーダ回路１０４１が取得したパルス信号Ｐｉｎの走行位置の値、およびサンプリング回路１０４内のラッチ回路１０４３が取得したパルス信号Ｐｉｎの周回数の値を取り込む。そして、デジタル生成回路１０５は、取り込んだ２つの値に基づいて、サンプリング期間内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を算出し、算出した遅延素子１の個数を表すデジタル信号に数値化、すなわち、Ａ／Ｄ変換する。より具体的には、デジタル生成回路１０５は、第１サンプリング時刻ｔｓ１のときのａビットの計数値とｂビットの数値とに基づいて、第１サンプリング期間Ｔｓ１のデジタル信号Ｄｏｕｔ１に数値化し、第２サンプリング時刻ｔｓ２のときのａビットの計数値とｂビットの数値とに基づいて、第２サンプリング期間Ｔｓ２のデジタル信号Ｄｏｕｔ２に数値化する。
【００４４】
また、デジタル生成回路１０５は、デジタル信号Ｄｏｕｔ１の数値に基づいて、アナログ信号Ｖｃを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Ｄｏｆを生成し、生成したデジタルオフセット信号Ｄｏｆを、アナログ変換回路１０３３に出力する。デジタルオフセット信号Ｄｏｆは、デジタル信号Ｄｏｕｔ１の数値に応じて、アナログオフセット信号を選択するための制御信号である。なお、本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号Ｖｍａｘ／ｎまたはアナログオフセット信号Ｖｍｉｎ／ｎのいずれか一方を選択するための制御信号が、デジタルオフセット信号Ｄｏｆとして出力される。
【００４５】
また、デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆおよびデジタル信号Ｄｏｕｔ２に基づいて、従来のＡ／Ｄ変換回路４００と同様のサンプリング期間Ｔｓ（＞Ｔｓ１＋Ｔｓ２）内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を算出し、算出した遅延素子１の個数を表すデジタル信号Ｄｏｕｔに数値化する。
このようにして、Ａ／Ｄ変換回路１００では、入力調整回路１０１に入力したアナログ信号Ｖｉｎを、最終的なデジタル信号Ｄｏｕｔに変換、すなわち、Ａ／Ｄ変換する。
【００４６】
次に、本第１の実施形態のＡ／Ｄ変換回路１００におけるＡ／Ｄ変換の動作手順について説明する。図２は、本第１の実施形態のＡ／Ｄ変換回路１００における、サンプリング時刻とデジタル信号との関係、および本第１の実施形態のＡ／Ｄ変換回路１００によるアナログ・デジタル変換動作における各信号のタイミングを示したタイミングチャートである。なお、上述した第１サンプリング期間Ｔｓ１は、サンプリング時刻ｔ１ｓからｔ１までの期間のことを指し、第２サンプリング期間Ｔｓ２は、サンプリング時刻ｔ２ｓからｔ２までの期間のことを指す。以下の説明においては、Ａ／Ｄ変換回路１００内の構成要素の動作を、Ａ／Ｄ変換回路１００における１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ内の各サンプリング時刻の経過に沿って説明する。
【００４７】
サンプリング時刻ｔ１ｓ以前の期間では、クロック生成回路１０３２が、アナログ切り替え信号ＰｓをＨｉｇｈにし、アナログ変換回路１０３３が、アナログ信号Ｖｘとしてアナログ信号Ｖｃを出力する。これにより、遅延回路１０２に入力されるアナログ信号Ｖｘは、アナログ信号Ｖｃとなる。
【００４８】
サンプリング時刻ｔ１ｓでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｈｉｇｈにする。これにより、パルス信号Ｐｉｎが、遅延回路１０２内の走行を開始する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第１サンプリングを開始する。
【００４９】
サンプリング時刻ｔ１では、ラッチ＆エンコーダ回路１０４１が、サンプリングクロックＣｋの立ち上がりエッジに同期して、第１サンプリングにおけるパルス信号Ｐｉｎの走行位置を検出し、検出したパルス信号Ｐｉｎの走行位置を、デジタル生成回路１０５に出力する。また、サンプリング時刻ｔ１では、ラッチ回路１０４３が、サンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２が取得した第１サンプリングにおけるパルス信号Ｐｉｎの周回数をラッチし、デジタル生成回路１０５に出力する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第１サンプリングを終了する。
【００５０】
サンプリング時刻ｔ１からｔ２ｓまでの期間（以下、「アナログ変換期間Ｔａ」という）では、デジタル生成回路１０５が、ラッチ＆エンコーダ回路１０４１から入力されたパルス信号Ｐｉｎの走行位置の値、およびラッチ回路１０４３から入力されたパルス信号Ｐｉｎの周回数の値に基づいて、デジタル信号Ｄｏｕｔ１を算出し、デジタルオフセット信号Ｄｏｆを生成する。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号のいずれか一方を選択するための、ＨｉｇｈまたはＬｏｗの１ｂｉｔのデジタルオフセット信号Ｄｏｆが、デジタル信号Ｄｏｕｔ１の数値に応じて、すなわち、アナログ信号Ｖｃの大きさに応じて生成され、アナログ変換回路１０３３に出力される。
【００５１】
そして、アナログ変換回路１０３３は、デジタル生成回路１０５から入力された１ｂｉｔのデジタルオフセット信号Ｄｏｆの値（ＨｉｇｈまたはＬｏｗ）に応じて、アナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。
【００５２】
また、アナログ変換期間Ｔａでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｌｏｗにする。これにより、パルス信号Ｐｉｎは、遅延回路１０２内の走行を停止する。
【００５３】
また、アナログ変換期間Ｔａでは、クロック生成回路１０３２が、アナログ切り替え信号ＰｓをＬｏｗにし、アナログ変換回路１０３３が、アナログ信号Ｖｘとしてアナログ信号Ｖｇを出力する。これにより、遅延回路１０２に入力されるアナログ信号Ｖｘは、アナログ信号Ｖｇとなる。
【００５４】
サンプリング時刻ｔ２ｓでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｈｉｇｈにする。これにより、パルス信号Ｐｉｎが、遅延回路１０２内の走行を開始する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第２サンプリングを開始する。
【００５５】
サンプリング時刻ｔ２では、ラッチ＆エンコーダ回路１０４１が、サンプリングクロックＣｋの立ち上がりエッジに同期して、第２サンプリングにおけるパルス信号Ｐｉｎの走行位置を検出し、検出したパルス信号Ｐｉｎの走行位置を、デジタル生成回路１０５に出力する。また、サンプリング時刻ｔ２では、ラッチ回路１０４３が、サンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２が取得した第２サンプリングにおけるパルス信号Ｐｉｎの周回数をラッチし、デジタル生成回路１０５に出力する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第２サンプリングを終了する。
【００５６】
サンプリング時刻ｔ２以降の期間では、デジタル生成回路１０５が、ラッチ＆エンコーダ回路１０４１から入力されたパルス信号Ｐｉｎの走行位置の値、およびラッチ回路１０４３から入力されたパルス信号Ｐｉｎの周回数の値に基づいて、デジタル信号Ｄｏｕｔ２を算出する。また、デジタル生成回路１０５は、アナログ変換期間Ｔａで生成したデジタルオフセット信号Ｄｏｆ、および算出したデジタル信号Ｄｏｕｔ２に基づいて、デジタル信号Ｄｏｕｔを算出する。そして、算出したデジタル信号Ｄｏｕｔを、従来のＡ／Ｄ変換回路４００と同様のサンプリング期間ＴｓでＡ／Ｄ変換した最終的なデジタル信号Ｄｏｕｔとして出力する。
【００５７】
また、サンプリング時刻ｔ２以降の期間では、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｌｏｗにする。これにより、パルス信号Ｐｉｎは、遅延回路１０２内の走行を停止する。
【００５８】
次に、アナログ信号Ｖｇの算出方法について説明する。図３は、本第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３の概略構成を示したブロック図である。図３に示したアナログ変換回路１０３３は、減算回路１０３４と、増幅回路１０３５と、２つ（ｎ個、ｎ＝２）のアナログオフセット信号Ｖｍａｘ／ｎおよびＶｍｉｎ／ｎと、スイッチ３と、スイッチ４と、を備えている。
【００５９】
アナログオフセット信号Ｖｍａｘ／ｎおよびＶｍｉｎ／ｎは、アナログ信号Ｖｃをオフセットするために、予め定められたアナログ信号である。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号Ｖｍａｘ／２とアナログオフセット信号Ｖｍｉｎ／２とが、予め定められている。
【００６０】
スイッチ４は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、２つのアナログオフセット信号Ｖｍａｘ／ｎまたはアナログオフセット信号Ｖｍｉｎ／ｎのいずれか一方を、減算回路１０３４に出力する。スイッチ４の出力端子は、デジタルオフセット信号Ｄｏｆ＝Ｈｉｇｈのとき、アナログオフセット信号Ｖｍａｘ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝Ｌｏｗのとき、アナログオフセット信号Ｖｍｉｎ／ｎの入力端子に接続される。
【００６１】
減算回路１０３４は、入力調整回路１０１から入力されたアナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎまたはＶｍｉｎ／ｎのいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Ｖｃを、増幅回路１０３５に出力する。より具体的には、デジタルオフセット信号Ｄｏｆ＝Ｈｉｇｈの場合、減算回路１０３４は、アナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎを減算し、増幅回路１０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝Ｌｏｗの場合、減算回路１０３４は、アナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍｉｎ／ｎを減算し、増幅回路１０３５に出力する。
【００６２】
増幅回路１０３５は、減算回路１０３４から入力された、アナログオフセット信号Ｖｍａｘ／ｎまたはＶｍｉｎ／ｎのいずれかが減算されたアナログ信号Ｖｃを増幅したアナログ信号Ｖｃを生成し、アナログ信号Ｖｇとして出力する。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、増幅回路１０３５は、アナログオフセット信号が減算されたアナログ信号Ｖｃを２倍に増幅したアナログ信号Ｖｇを生成する。このときのアナログ信号Ｖｇは、下式（２）で表される。
【００６３】
【数２】
【００６４】
スイッチ３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または増幅回路１０３５が増幅したアナログ信号Ｖｇいずれか一方を、アナログ変換回路１０３３が出力するアナログ信号Ｖｘとして、遅延回路１０２に出力する。スイッチ３の出力端子は、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈのとき、アナログ信号Ｖｃの入力端子に接続され、アナログ切り替え信号Ｐｓ＝Ｌｏｗのとき、アナログ信号Ｖｇの入力端子に接続される。
【００６５】
第１サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈにより、スイッチ３の出力端子は、アナログ変換回路１０３３のアナログ信号Ｖｃの入力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｃに等しくなり、遅延回路１０２に出力される。
【００６６】
第２サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｌｏｗにより、スイッチ３の出力端子は、増幅回路１０３５の出力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｇに等しくなり、遅延回路１０２に出力される。
【００６７】
次に、Ａ／Ｄ変換回路１００におけるアナログ信号（アナログ信号Ｖｃ，アナログ信号Ｖｇ）およびデジタル信号（デジタル信号Ｄｏｕｔ１，デジタル信号Ｄｏｕｔ２，デジタル信号Ｄｏｕｔ）の関係について説明する。図４は、本第１の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【００６８】
図４（ａ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換期間Ｔａのときにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ１との関係を示している。また、図４（ｂ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換回路１０３３が生成するアナログ信号Ｖｇとの関係を示している。また、図４（ｃ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、第２サンプリングのあとにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ２との関係を示している。また、図４（ｄ）は、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、デジタル生成回路１０５が最終的に算出するデジタル信号Ｄｏｕｔとの関係を示している。
【００６９】
なお、図４において、アナログ信号Ｖｃの電圧値Ｖｍは、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／ｎ）である。また、ΔＶは、第１サンプリングのときの量子化ステップ幅である。以下の説明においては、図４（ａ）に示したように、第１サンプリングのときのアナログ信号Ｖｃの電圧値Ｖｍに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈ−１）からＤｔｈに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍ’とする。
【００７０】
図４（ａ）に示したように、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１≧Ｄｔｈとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ≧Ｖｍ’であると判定し、アナログ変換期間Ｔａにおいて、Ｈｉｇｈのデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１＜Ｄｔｈとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ＜Ｖｍ’であると判定し、アナログ変換期間Ｔａにおいて、Ｌｏｗのデジタルオフセット信号Ｄｏｆを出力する。すなわち、デジタル生成回路１０５は、予め定められたデジタル信号Ｄｏｕｔ１の値Ｄｔｈを閾値として、ＨｉｇｈまたはＬｏｗの１ｂｉｔのデジタルオフセット信号Ｄｏｆを生成している。
【００７１】
このようにしてアナログ変換期間Ｔａでは、デジタル生成回路１０５が生成したデジタルオフセット信号Ｄｏｆの値（ＨｉｇｈまたはＬｏｗ）によって、第１サンプリングのときに入力されたアナログ信号Ｖｃの電圧値と、アナログ信号Ｖｃの電圧値Ｖｍとの大小を判定する。そして、第２サンプリングのときに遅延回路１０２に入力される、上式（２）で表されるアナログ信号Ｖｇは、下式（３）で表される。
【００７２】
【数３】
【００７３】
図４（ｂ）は、上式（３）におけるアナログ信号Ｖｃとアナログ信号Ｖｇとの関係を表している。
【００７４】
ところで、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（３）より、Ｖｇ＝２Ｖｃ−Ｖｍａｘとなり、図４（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ≦Ｖｍｉｎとなる。ここで、仮に、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合を考える。この場合に、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃがアナログ変換回路１０３３に入力されると、アナログ信号Ｖｇの電圧値は、Ａ／Ｄ入力範囲の最小値Ｖｌｕよりも小さくなり、遅延回路１０２のＡ／Ｄ入力範囲を超えてしまうことも考えられる。以下の説明においては、アナログ信号Ｖｇの電圧値が遅延回路１０２のＡ／Ｄ入力範囲を超えてしまう現象を、「オーバーレンジ」という。アナログ信号Ｖｇの電圧値は、第１サンプリングのときの量子化ステップ幅であるΔＶの幅が大きい、すなわち、第１サンプリング期間Ｔｓ１が短いと、よりオーバーレンジとなりやすい。このため、入力調整回路１０１は、アナログ変換回路１０３３が生成するアナログ信号Ｖｇがオーバーレンジとならないように、上式（１）を満たすような、アナログ信号Ｖｃの最小値Ｖｍｉｎおよび最大値Ｖｍａｘを設定している。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、図４（ｂ）に示したように、アナログ信号Ｖｇの最小値Ｖｍｉｎが、Ｖｍｉｎ≧Ｖｌｕ＋２ΔＶとなるような、アナログ信号Ｖｃの最小値Ｖｍｉｎを設定している。
【００７５】
図４（ｃ）は、アナログ信号Ｖｃを横軸として、第２サンプリングのときのアナログ信号Ｖｇに対応するデジタル信号Ｄｏｕｔ２を縦軸に表している。図４（ｃ）に示したように、アナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１を、アナログ信号Ｖｃの電圧値Ｖｍ’から最大値Ｖｍａｘまでの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、それぞれ取得することができる。ここで、アナログ信号Ｖｃの電圧値Ｖｍ’から電圧値Ｖｍまでの電圧範囲におけるデジタル信号Ｄｏｕｔ２のデジタル信号幅をΔＤｗとする。このとき、アナログ信号範囲の約１／２（＝１／ｎ、ｎ＝２）となるアナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍまでの電圧範囲、またはアナログ信号Ｖｃの電圧値Ｖｍから最大値Ｖｍａｘまでの電圧範囲におけるデジタル信号幅Ｄｗは、Ｄｗ＝Ｄｗ１＋ΔＤｗ＝Ｄｗ２−ΔＤｗを取得することができる。
【００７６】
ｎ＝２の場合において、このデジタル信号幅Ｄｗは、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号Ｖｃの最小値Ｖｍｉｎから最大値Ｖｍａｘまでの電圧範囲に対応するデジタル信号幅Ｄｗｓの１／２（＝１／ｎ、ｎ＝２）に等しくなる。すなわち、デジタル信号幅Ｄｗは、Ｄｗ＝Ｄｗｓ／ｎ＝Ｄｗｓ／２となる。
【００７７】
これは、Ａ／Ｄ変換回路１００が、サンプリング期間と電圧分解能が比例する関係にあることから、ｎ＝２の場合において、第２サンプリング期間Ｔｓ２をサンプリング期間Ｔｓの１／２（＝１／ｎ）、すなわち、Ｔｓ２＝（１／ｎ）Ｔｓ＝Ｔｓ／２とする代わりに、アナログ信号範囲を２倍（ｎ倍、ｎ＝２）に拡大する処理を行っているためである。
【００７８】
図４（ｄ）は、アナログ信号Ｖｃを横軸として、デジタルオフセット信号Ｄｏｆ、およびデジタル信号Ｄｏｕｔ２に基づいて算出したデジタル信号Ｄｏｕｔを縦軸に表している。デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆに応じて、図４（ｃ）に示したデジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、デジタル信号幅Ｄｗ１の上にオフセットし、図４（ｄ）に示したような、デジタル信号幅Ｄｗｏのデジタル信号Ｄｏｕｔを算出する。より具体的には、デジタルオフセット信号Ｄｏｆの値がＨｉｇｈであるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍａｘ／ｎにおけるデジタル信号幅Ｄｗ２の値を加算することによって、デジタル信号Ｄｏｕｔを算出する。これにより、図４（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＝２Ｄｗとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。
【００７９】
このように、Ａ／Ｄ変換回路１００では、図２に示したように、第１サンプリング期間Ｔｓ１をＴｓ１＜（１−１／ｎ）Ｔｓと設定し、第２サンプリング期間Ｔｓ２をＴｓ２＝（１／ｎ）Ｔｓと設定する。また、アナログ変換期間Ｔａは、第１サンプリング期間Ｔｓ１や第２サンプリング期間Ｔｓ２に比べて非常に短い期間とする。これにより、Ａ／Ｄ変換回路１００では、上述した３つの期間を合計した、Ａ／Ｄ変換回路１００における１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ（≒Ｔｓ１＋Ｔｓ２）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間とすることができる。
【００８０】
また、Ａ／Ｄ変換回路１００では、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１から、アナログ信号Ｖｃをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Ｄｏｆを生成する。そして、生成したデジタルオフセット信号Ｄｏｆと、第２サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ２とに基づいて、最終的なデジタル信号Ｄｏｕｔを算出する。これにより、Ａ／Ｄ変換回路１００では、サンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍにおいても、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル電圧幅Ｄｗｏのデジタル信号Ｄｏｕｔを取得することができる。
【００８１】
上記に述べたとおり、本第１の実施形態のＡ／Ｄ変換回路１００は、サンプリング期間Ｔｓよりも短い第１サンプリング期間Ｔｓ１で第１サンプリングを行い、第１サンプリングの結果に基づいて、予め定められたｎ個（本第１の実施形態では、ｎ＝２）のアナログオフセット信号の中から、実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号を選択する。そして、選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、サンプリング期間Ｔｓの１／ｎのサンプリング期間の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する。すなわち、本第１の実施形態のＡ／Ｄ変換回路１００では、第２サンプリング期間Ｔｓ２を１／ｎ（本第１の実施形態では、ｎ＝２）とする代わりに、アナログ信号範囲をｎ倍（２倍）に拡大することによって、同様の電圧分解能のデジタル信号Ｄｏｕｔを得る。これにより、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、Ａ／Ｄ変換を高速化することができる。
【００８２】
なお、本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２とし、２つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに２倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２で第２サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数、増幅する倍数、サンプリング期間Ｔｓを短くするための除数であるｎは、２以上の正の整数であればよく、本第１の実施形態で説明した値に限定されるものではない。例えば、ｎ＝３とし、３つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに３倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／３とした第２サンプリング期間Ｔｓ２の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する構成にすることもできる。
【００８３】
なお、本第１の実施形態のＡ／Ｄ変換回路１００では、図４（ｂ）で説明したように、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合に、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃがアナログ変換回路１０３３に入力されると、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしてしまうということが考えられていた。そこで、Ａ／Ｄ変換回路１００では、入力調整回路１０１が、アナログ変換回路１０３３が生成するアナログ信号Ｖｇがオーバーレンジとならないように、アナログ信号Ｖｃの最小値Ｖｍｉｎおよび最大値Ｖｍａｘを設定していた。しかし、アナログ信号Ｖｇの電圧値がオーバーレンジとならないようにする方法は、本第１の実施形態で説明した方法に限定されるものではない。
【００８４】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。本第２の実施形態では、第１の実施形態とは異なる方法で、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしないようにする。なお、本第２の実施形態におけるＡ／Ｄ変換回路の構成は、第１の実施形態のＡ／Ｄ変換回路１００に備えたＡ／Ｄ制御回路１０３内のアナログ変換回路１０３３が異なる構成となっているのみであり、その他の構成要素は、第１の実施形態のＡ／Ｄ変換回路１００と同様の構成である。より具体的には、図１に示した第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３に代わって、後述するアナログ変換回路２０３３を備えているのみである。従って、本第２の実施形態のＡ／Ｄ変換回路の説明においては、第１の実施形態のＡ／Ｄ変換回路１００とは異なる構成、および動作のみを説明して、詳細な説明は省略する。なお、以下の説明においては、本第２の実施形態のＡ／Ｄ変換回路の構成要素において、図１に示した第１の実施形態のＡ／Ｄ変換回路１００と同様の構成要素は、同一の符号を用いて説明する。例えば、本第２の実施形態のＡ／Ｄ変換回路も、Ａ／Ｄ変換回路１００として説明する。
【００８５】
本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、１回のＡ／Ｄ変換期間内に、２回のサンプリングを行う。ただし、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログオフセット信号の数が、第１の実施形態のＡ／Ｄ変換回路１００と異なる。なお、本第２の実施形態では、増幅する倍数およびサンプリング期間Ｔｓを短くするための除数であるｎ（ｎ：正の整数、ｎ≧２）の数値がｎ＝２、アナログオフセット信号の数であるｍ（ｍ：正の整数、ｍ≧２ｎ−１）の数値がｍ＝３、である場合について説明する。
【００８６】
本第２の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１は、第１の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１と同様に、入力されたアナログ信号Ｖｉｎの電圧の範囲を、アナログ信号Ｖｉｎのダイナミックレンジが、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲となるように調整した、アナログ信号Ｖｃを出力する。ここで、アナログ信号範囲は、第１の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１と同様に、最小値Ｖｌｕから最大値Ｖｌｏまでの遅延回路１０２のＡ／Ｄ入力範囲よりも小さい（狭い）範囲である。ただし、本第２の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１では、アナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎと、Ａ／Ｄ入力範囲の最大値Ｖｌｏおよび最小値Ｖｌｕとは、下式（４）の関係にある。
【００８７】
【数４】
【００８８】
Ａ／Ｄ制御回路１０３は、サンプリング制御回路１０３１と、クロック生成回路１０３２と、アナログ変換回路２０３３と、を備えている。上述したように、本第２の実施形態のＡ／Ｄ変換回路１００では、第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３が、アナログ変換回路２０３３に代わっている。サンプリング制御回路１０３１およびクロック生成回路１０３２は、第１の実施形態のＡ／Ｄ変換回路１００に備えたサンプリング制御回路１０３１およびクロック生成回路１０３２と同様であるため、詳細な説明は省略する。
【００８９】
アナログ変換回路２０３３は、第１の実施形態のアナログ変換回路１０３３と同様に、入力調整回路１０１から入力されたアナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。アナログ変換回路２０３３は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、アナログオフセット信号を切り替える。そして、アナログ変換回路２０３３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または生成したアナログ信号Ｖｇのいずれか一方のアナログ信号を、アナログ信号Ｖｘとして遅延回路１０２に出力する。
【００９０】
デジタル生成回路１０５は、デジタル信号Ｄｏｕｔ１の数値に基づいて、アナログ信号Ｖｃを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Ｄｏｆを生成し、生成したデジタルオフセット信号Ｄｏｆを、アナログ変換回路２０３３に出力する。なお、本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３であるため、３つのアナログオフセット信号から１つのアナログオフセット信号を選択するためのデジタルオフセット信号Ｄｏｆを、アナログ変換回路２０３３に出力する。
【００９１】
本第２の実施形態のＡ／Ｄ変換回路１００におけるＡ／Ｄ変換の動作手順は、図２に示した第１の実施形態のＡ／Ｄ変換回路１００における動作手順（タイミングチャート）と同様であるため、詳細な説明は省略する。
【００９２】
次に、アナログ信号Ｖｇの算出方法について説明する。図５は、本第２の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路２０３３の概略構成を示したブロック図である。図５に示したアナログ変換回路２０３３は、減算回路２０３４と、増幅回路２０３５と、３値（ｍ＝３）のアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎと、スイッチ５と、スイッチ６と、を備えている。
【００９３】
アナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎは、アナログ信号Ｖｃをオフセットするために、予め定められたアナログ信号である。本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３であるため、３つのアナログオフセット信号Ｖｍａｘ／ｎと、アナログオフセット信号Ｖｍ／ｎと、アナログオフセット信号Ｖｍｉｎ／ｎとが、予め定められている。ここで、アナログオフセット信号ＶｍａｘおよびＶｍｉｎの電圧値は、それぞれアナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎである。また、アナログオフセット信号Ｖｍの電圧値は、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／２）である。
【００９４】
スイッチ６は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、３つのアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎの中から、１つのアナログオフセット信号を、減算回路２０３４に出力する。ここで、デジタル生成回路１０５から入力されるデジタルオフセット信号Ｄｏｆは、“０”、“１”、“２”のいずれかの数値を示すことによって、３つのアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎの中から、いずれか１つを選択するための制御信号である。スイッチ６の出力端子は、デジタルオフセット信号Ｄｏｆ＝２のとき、アナログオフセット信号Ｖｍａｘ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝１のとき、アナログオフセット信号Ｖｍ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝０のとき、アナログオフセット信号Ｖｍｉｎ／ｎの入力端子に接続される。
【００９５】
減算回路２０３４は、入力調整回路１０１から入力されたアナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎの中のいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Ｖｃを、増幅回路２０３５に出力する。より具体的には、デジタルオフセット信号Ｄｏｆ＝２の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎを減算し、増幅回路２０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝１の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍ／ｎを減算し、増幅回路２０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝０の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍｉｎ／ｎを減算し、増幅回路２０３５に出力する。
【００９６】
増幅回路２０３５は、減算回路２０３４から入力された、アナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎのいずれかが減算されたアナログ信号Ｖｃを増幅したアナログ信号Ｖｃを生成し、アナログ信号Ｖｇとして出力する。本第２の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、増幅回路２０３５は、アナログオフセット信号が減算されたアナログ信号Ｖｃを２倍に増幅したアナログ信号Ｖｇを生成する。このときのアナログ信号Ｖｇは、下式（５）で表される。
【００９７】
【数５】
【００９８】
スイッチ５は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または増幅回路２０３５が増幅したアナログ信号Ｖｇいずれか一方を、アナログ変換回路２０３３が出力するアナログ信号Ｖｘとして、遅延回路１０２に出力する。スイッチ５の出力端子は、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈのとき、アナログ信号Ｖｃの入力端子に接続され、アナログ切り替え信号Ｐｓ＝Ｌｏｗのとき、アナログ信号Ｖｇの入力端子に接続される。
【００９９】
第１サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈにより、スイッチ５の出力端子は、アナログ変換回路２０３３のアナログ信号Ｖｃの入力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｃに等しくなり、遅延回路１０２に出力される。
【０１００】
第２サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｌｏｗにより、スイッチ５の出力端子は、増幅回路２０３５の出力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｇに等しくなり、遅延回路１０２に出力される。
【０１０１】
次に、本第２の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号（アナログ信号Ｖｃ，アナログ信号Ｖｇ）およびデジタル信号（デジタル信号Ｄｏｕｔ１，デジタル信号Ｄｏｕｔ２，デジタル信号Ｄｏｕｔ）の関係について説明する。図６は、本第２の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【０１０２】
図６（ａ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換期間Ｔａのときにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ１との関係を示している。また、図６（ｂ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換回路２０３３が生成するアナログ信号Ｖｇとの関係を示している。また、図６（ｃ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、第２サンプリングのあとにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ２との関係を示している。また、図６（ｄ）は、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、デジタル生成回路１０５が最終的に算出するデジタル信号Ｄｏｕｔとの関係を示している。
【０１０３】
なお、図６において、アナログ信号Ｖｃの電圧値Ｖｍは、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／ｎ）である。また、ΔＶは、第１サンプリングのときの量子化ステップ幅である。以下の説明においては、図６（ａ）に示したように、第１サンプリングのときのアナログ信号Ｖｃの電圧値Ｖｍよりも少し大きいアナログ信号Ｖｃの電圧値Ｖｍｏに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈｏとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈｏ−１）からＤｔｈｏに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍｏ’とする。また、アナログ信号Ｖｃの電圧値Ｖｍよりも少し小さいアナログ信号Ｖｃの電圧値Ｖｍｕに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈｕとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈｕ−１）からＤｔｈｕに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍｕ’とする。
【０１０４】
図６（ａ）に示したように、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１≧Ｄｔｈｏとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ≧Ｖｍｏ’であると判定し、アナログ変換期間Ｔａにおいて、“２”のデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｔｈｕ≦Ｄｏｕｔ１＜Ｄｔｈｏとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｍｕ’≦Ｖｃ＜Ｖｍｏ’であると判定し、アナログ変換期間Ｔａにおいて、“１”のデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１＜Ｄｔｈｕとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ＜Ｖｍｕ’であると判定し、アナログ変換期間Ｔａにおいて、“０”のデジタルオフセット信号Ｄｏｆを出力する。すなわち、デジタル生成回路１０５は、予め定められたデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを閾値として、“０”、“１”、“２”のいずれかの数値を示す２ｂｉｔのデジタルオフセット信号Ｄｏｆを生成している。
【０１０５】
このようにしてアナログ変換期間Ｔａでは、デジタル生成回路１０５が生成したデジタルオフセット信号Ｄｏｆの値（“０”、“１”、“２”のいずれかの数値）によって、第１サンプリングのときに入力されたアナログ信号Ｖｃの電圧値と、アナログ信号Ｖｃの電圧値とを比較する。そして、第２サンプリングのときに遅延回路１０２に入力される、上式（５）で表されるアナログ信号Ｖｇは、下式（６）で表される。
【０１０６】
【数６】
【０１０７】
図６（ｂ）は、上式（６）におけるアナログ信号Ｖｃとアナログ信号Ｖｇとの関係を表している。
【０１０８】
ところで、電圧値がＶｍｏ’≦Ｖｃ≦Ｖｍｏのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（６）より、Ｖｇ＝２Ｖｃ−Ｖｍａｘとなり、図６（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ＞Ｖｍｉｎである。また、電圧値がＶｍｕ’≦Ｖｃ≦Ｖｍｕのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（６）より、Ｖｇ＝２Ｖｃ−Ｖｍとなり、また、図６（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ＞Ｖｍｉｎである。従って、本第２の実施形態のＡ／Ｄ変換回路１００では、仮に、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合でも、アナログ信号Ｖｇの電圧値は、Ａ／Ｄ入力範囲をオーバーレンジしない。
【０１０９】
すなわち、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログ信号Ｖｃの２つ（（ｍ−１）個、ｍ＝３）の電圧値ＶｍｏおよびＶｍｕに対応するデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを設け、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値に応じて、デジタルオフセット信号Ｄｏｆの出力値を決定する。これにより、第１の実施形態のＡ／Ｄ変換回路１００では、上式（１）に示したように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要があったが、本第２の実施形態のＡ／Ｄ変換回路１００では、上式（４）に示したように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要がなく、アナログ信号Ｖｇのオーバーレンジを回避することができる。
【０１１０】
このため、本第２の実施形態のＡ／Ｄ変換回路１００では、入力調整回路１０１によるアナログ信号Ｖｉｎの電圧の範囲の調整は、アナログ信号Ｖｃがアナログ信号範囲となるように調整するのみとなる。このとき、例えば、アナログ信号Ｖｉｎのダイナミックレンジが、遅延回路１０２のＡ／Ｄ入力範囲を必ず超えることがないのであれば、本第２の実施形態のＡ／Ｄ変換回路１００に入力調整回路１０１を備えない構成とすることも可能となる。
【０１１１】
図６（ｃ）は、アナログ信号Ｖｃを横軸として、第２サンプリングのときのアナログ信号Ｖｇに対応するデジタル信号Ｄｏｕｔ２を縦軸に表している。図６（ｃ）に示したように、アナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍｕ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１を、アナログ信号Ｖｃの電圧値Ｖｍｕ’から電圧値Ｖｍｏ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、アナログ信号Ｖｃの電圧値Ｖｍｏ’から最大値Ｖｍａｘまでの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ３を、それぞれ取得することができる。
【０１１２】
ここで、ｎ＝２の場合において、デジタル信号幅Ｄｗ１とＤｗ２とＤｗ３との合計値（Ｄｗ１＋Ｄｗ２＋Ｄｗ３）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル信号幅Ｄｗｓに等しくする、すなわち、Ｄｗｓ＝Ｄｗ１＋Ｄｗ２＋Ｄｗ３＝Ｄｗｏとするためには、アナログ信号Ｖｃの電圧値ＶｍｏとＶｍｕとを、例えば、下式（７）のように設定する。
【０１１３】
【数７】
【０１１４】
図６（ｄ）は、アナログ信号Ｖｃを横軸として、デジタルオフセット信号Ｄｏｆ、およびデジタル信号Ｄｏｕｔ２に基づいて算出したデジタル信号Ｄｏｕｔを縦軸に表している。デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆに応じて、図６（ｃ）に示したデジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１の上にデジタル信号幅Ｄｗ２をオフセットし、さらに上に、デジタル信号幅Ｄｗ３をオフセットし、図６（ｄ）に示したような、デジタル信号幅Ｄｗｏのデジタル信号Ｄｏｕｔを算出する。より具体的には、デジタルオフセット信号Ｄｏｆの値が“１”であるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍ／ｎにおけるデジタル信号幅Ｄｗ２の値を加算することによって、デジタル信号Ｄｏｕｔを算出する。また、デジタルオフセット信号Ｄｏｆの値が“２”であるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍａｘ／ｎにおけるデジタル信号幅Ｄｗ２とデジタル信号幅Ｄｗ３との合計値（Ｄｗ２＋Ｄｗ３）を加算することによって、デジタル信号Ｄｏｕｔを算出する。これにより、図６（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＋Ｄｗ３＝Ｄｗｏとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。これにより、図６（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＝２Ｄｗとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。
【０１１５】
このように、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ（≒Ｔｓ１＋Ｔｓ２）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間とすることができる。また、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、サンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍにおいても、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル電圧幅Ｄｗｏのデジタル信号Ｄｏｕｔを取得することができる。
【０１１６】
また、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログ信号Ｖｃの２つ（（ｍ−１）個、ｍ＝３）の電圧値ＶｍｏおよびＶｍｕに対応するデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを設け、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１から、アナログ信号Ｖｃをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Ｄｏｆを生成する。これにより、第１の実施形態のＡ／Ｄ変換回路１００のように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要がなく、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしてしまうことを、回避することができる。
【０１１７】
上記に述べたとおり、本第２の実施形態のＡ／Ｄ変換回路１００は、サンプリング期間Ｔｓよりも短い第１サンプリング期間Ｔｓ１で第１サンプリングを行い、第１サンプリングの結果に基づいて、予め定められたｍ個（本第２の実施形態では、ｍ＝３）のアナログオフセット信号の中から、実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号を選択する。これにより、アナログ信号範囲をＡ／Ｄ入力範囲よりも狭める必要なく、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲からオーバーレンジしてしまうことを、回避する。そして、選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、サンプリング期間Ｔｓの１／ｎのサンプリング期間の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する。すなわち、本第２の実施形態のＡ／Ｄ変換回路１００でも、第２サンプリング期間Ｔｓ２を１／ｎ（本第２の実施形態では、ｎ＝２）とする代わりに、アナログ信号範囲をｎ倍（２倍）に拡大することによって、同様の電圧分解能のデジタル信号Ｄｏｕｔを得る。これにより、アナログ信号範囲を狭めることなく、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、Ａ／Ｄ変換を高速化することができる。
【０１１８】
なお、本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３とし、３つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに、ｎ＝２とし、２倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２で第２サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数であるｍは、３以上の正の整数であればよく、本第２の実施形態で説明した値に限定されるものではない。例えば、ｎ＝２，ｍ＝４とし、４つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに２倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する構成にすることもできる。また、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、増幅する倍数およびサンプリング期間Ｔｓを短くするための除数であるｎは、２以上の正の整数であればよく、本第２の実施形態で説明した値に限定されるものではない。
【０１１９】
＜第３の実施形態＞
以下、本発明の第３の実施形態について説明する。図７は、本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。図７に示した固体撮像装置３００は、画素部３０１と、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５と、制御回路３０６と、を備えている。なお、図７においては、図１に示した本発明の第１、または第２の実施形態のＡ／Ｄ変換回路１００を、固体撮像装置３００に備えた場合の一例を示している。
【０１２０】
固体撮像装置３００は、画素部３０１の各画素７が発生した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路３０５によってＡ／Ｄ変換してデジタル信号Ｄｏｕｔとして出力する。
【０１２１】
制御回路３０６は、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５と、を駆動させるための制御信号を出力する。
【０１２２】
垂直走査回路３０２は、制御回路３０６から出力された制御信号に応じて、画素部３０１内の画素７を画素部３０１の行単位で選択し、選択した行の各画素７から生成された光電変換信号を信号処理回路３０４に出力させる。
【０１２３】
画素部３０１は、複数の画素７を行方向および列方向の二次元的に配置した画素アレイである。各画素７は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路３０２からの選択に応じて、生成した光電変換信号を信号処理回路３０４に出力する。
【０１２４】
信号処理回路３０４は、制御回路３０６から入力された制御信号に応じて、画素部３０１から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去した後、信号を増幅する。信号処理回路３０４は、増幅した信号をアナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路３０５に出力する。
【０１２５】
カラムＡ／Ｄ変換回路３０５は、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備えている。ただし、カラムＡ／Ｄ変換回路３０５内に備えたＡ／Ｄ変換回路１００は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２、およびサンプリング制御回路１０３１をそれぞれ備える構成ではなく、全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０３２、およびサンプリング制御回路１０３１を１つのみ備えている。図７では、カラムＡ／Ｄ変換回路３０５内に備えた全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０３２とサンプリング制御回路１０３１とをまとめて、タイミング生成回路１１０として表している。各列に備えたＡ／Ｄ変換回路１００のそれぞれは、制御回路３０６から入力された制御信号に応じて、信号処理回路３０４から入力されたアナログ信号Ｖｉｎを、Ａ／Ｄ変換したデジタル信号Ｄｏｕｔを出力する。
【０１２６】
水平走査回路３０３は、制御回路３０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路３０５の各Ａ／Ｄ変換回路１００によってＡ／Ｄ変換されたデジタル信号Ｄｏｕｔを、画素部３０１の列単位で選択する。水平走査回路３０３が選択された列のデジタル信号Ｄｏｕｔが、固体撮像装置３００の出力として順次出力される。
【０１２７】
上記に述べたように、本第３の実施形態の固体撮像装置３００では、画素部３０１の各画素７が生成した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行って、アナログ信号Ｖｉｎを取得する。その後、カラムＡ／Ｄ変換回路３０５によってアナログ信号ＶｉｎをＡ／Ｄ変換したデジタル信号Ｄｏｕｔを出力する。このとき、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路１００は、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍで、従来のＡ／Ｄ変換回路４００がサンプリング期間ＴｓでＡ／Ｄ変換したときと同等の電圧分解能のデジタル信号Ｄｏｕｔを出力することができる。
【０１２８】
このことにより、本第３の実施形態の固体撮像装置３００内のカラムＡ／Ｄ変換回路３０５は、図８に示した従来のＡ／Ｄ変換回路４００を画素部の各列に備えた、図示しない従来のカラムＡ／Ｄ変換回路がサンプリング期間ＴｓでＡ／Ｄ変換したときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くし、高速化することができる。
【０１２９】
また、本第３の実施形態の固体撮像装置３００では、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路として、図１に示した本発明の第１、または第２の実施形態のＡ／Ｄ変換回路１００を備えている。しかし、固体撮像装置３００に備えたカラムＡ／Ｄ変換回路３０５内には、上記に述べたように、全てのＡ／Ｄ変換回路１００に共通のタイミング生成回路１１０（クロック生成回路１０３２およびサンプリング制御回路１０３１）を１つのみ備えている。このため、本第３の実施形態の固体撮像装置３００では、クロック生成回路１０３２およびサンプリング制御回路１０３１を備えたＡ／Ｄ変換回路１００を、画素部３０１の列毎に備える場合よりも、固体撮像装置３００に備えるカラムＡ／Ｄ変換回路３０５の回路規模を削減することができる。この回路規模の削減は、固体撮像装置３００のように、狭小な領域内にＡ／Ｄ変換回路を搭載するような場合において有効であり、固体撮像装置３００は、回路規模が削減された状態で、従来の固体撮像装置と同等の電圧分解能のデジタル信号Ｄｏｕｔを、高速に出力することができる。
【０１３０】
なお、本第３の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備える場合について説明したが、画素部３０１の複数の列毎に１つのＡ／Ｄ変換回路１００を複数備える構成とすることもできる。すなわち、Ａ／Ｄ変換回路１００を画素部３０１の複数の列で共有する構成とすることもできる。このような構成であっても、同様に、Ａ／Ｄ変換回路１００の高速化の効果を得ることができる。
【０１３１】
また、本第３の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、全てのＡ／Ｄ変換回路１００に共通のタイミング生成回路１１０（クロック生成回路１０３２およびサンプリング制御回路１０３１）を１つのみ備える場合について説明したが、共通のタイミング生成回路１１０を、例えば、制御回路３０６や、水平走査回路３０３の中に備える構成とすることもできる。また、共通のタイミング生成回路１１０を、固体撮像装置３００の外部の制御装置に備える構成とすることもできる。これにより、固体撮像装置３００の回路規模を削減することができる。
【０１３２】
上記に述べたとおり、本発明を実施するための形態によれば、従来のＡ／Ｄ変換回路におけるサンプリング期間Ｔｓに対して、Ｔｓ１＜（１−１／ｎ）Ｔｓである第１サンプリング期間Ｔｓ１と、Ｔｓ２＝（１／ｎ）Ｔｓである第２サンプリング期間Ｔｓ２とを設定する。また、第１サンプリング期間Ｔｓ１や第２サンプリング期間Ｔｓ２に比べて非常に短いアナログ変換期間Ｔａを設ける。そして、第１サンプリング期間Ｔｓ１で第１サンプリングを行い、アナログ変換期間Ｔａの期間で、第１サンプリングの結果に基づいて、予め定められたｎ個のアナログオフセット信号の中から、入力されたアナログ信号を実際にオフセットするアナログオフセット信号を選択する。その後、入力されたアナログ信号を選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号で、第２サンプリング期間Ｔｓ２の第２サンプリングを行う。そして、アナログオフセット信号を選択するための制御信号の値と第１サンプリングの結果とに基づいて、最終的なデジタル信号を算出する。従来のＡ／Ｄ変換回路が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くすることによるＡ／Ｄ変換の高速化を実現することができる。
【０１３３】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路を固体撮像装置内に搭載した場合に、従来の固体撮像装置が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、Ａ／Ｄ変換回路のサンプリング期間を短くすることによる固体撮像装置の高速化を実現することができる。これにより、従来の固体撮像装置に対して、デジタル信号の電圧分解能を犠牲にすることなく、高速な固体撮像装置を提供することができる。
【０１３４】
なお、本実施形態においては、例えば、アナログ変換回路１０３３およびアナログ変換回路２０３３において、入力されたアナログ信号Ｖｃからアナログ信号Ｖｇを生成する際に、アナログ信号Ｖｃからアナログオフセット信号を減算した後に増幅する場合について説明した。しかし、アナログ信号Ｖｇを生成する際の処理は、本発明を実施するための形態に限定されるものではない。例えば、入力されたアナログ信号Ｖｃを最初に増幅し、増幅されたアナログ信号Ｖｃからアナログオフセット信号を減算してアナログ信号Ｖｇを生成する構成、つまり、アナログ変換回路１０３３においては、減算回路１０３４と増幅回路１０３５とが逆の配置になっている構成とすることもできる。
【０１３５】
また、本実施形態においては、例えば、アナログ変換回路１０３３およびアナログ変換回路２０３３において、デジタルオフセット信号Ｄｏｆの値毎に１つアナログオフセット信号を備えている場合の例について説明した。しかし、アナログオフセット信号の電圧値は、図示した実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号の電圧値を実現することができればよく、アナログオフセット信号の構成は、本発明を実施するための形態に限定されるものではない。例えば、複数の電圧値のオフセット信号をアナログ変換回路１０３３内に備え、デジタルオフセット信号Ｄｏｆの値に応じて選択されるアナログオフセット信号の電圧値を、複数のオフセット信号の電圧値の組み合わせで実現する構成とすることもできる。より具体的には、例えば、電圧値が１Ｖのアナログオフセット信号を選択する場合、電圧値が０．３Ｖのオフセット信号と、電圧値が０．７Ｖのオフセット信号とを組み合わせて、電圧値が１Ｖのアナログオフセット信号を実現することもできる。
【０１３６】
また、本実施形態においては、遅延素子１としてＮＡＮＤ回路およびＮＯＴ回路を使用した場合の例について説明したが、遅延素子１として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子１として、ＮＯＲ回路（否定論理和ゲート）、差動回路など、様々な構成の遅延素子であってもよい。
【０１３７】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１３８】
１００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
１０１・・・入力調整回路
１０２・・・遅延回路
１，１ａ，１ｂ・・・遅延素子
２・・・バッファ
１０３・・・Ａ／Ｄ制御回路
１０３１・・・サンプリング制御回路（Ａ／Ｄ制御回路，タイミング生成回路）
１０３２・・・クロック生成回路（Ａ／Ｄ制御回路，タイミング生成回路）
１１０・・・タイミング生成回路
１０３３，２０３３・・・アナログ変換回路（Ａ／Ｄ制御回路，アナログ変換回路）
１０３４，２０３４・・・減算回路（Ａ／Ｄ制御回路）
１０３５，２０３５・・・増幅回路（Ａ／Ｄ制御回路）
Ｖｍａｘ／ｎ，Ｖｍ／ｎ，Ｖｍｉｎ／ｎ・・・アナログオフセット信号
３，５・・・スイッチ（Ａ／Ｄ制御回路）
４，６・・・スイッチ（Ａ／Ｄ制御回路）
１０４・・・サンプリング回路
１０４１・・・ラッチ＆エンコーダ回路
１０４２・・・カウンタ
１０４３・・・ラッチ回路
１０５・・・デジタル生成回路
３００・・・固体撮像装置
３０１・・・画素部
７・・・画素
３０２・・・垂直走査回路
３０３・・・水平走査回路
３０４・・・信号処理回路
３０５・・・カラムＡ／Ｄ変換回路（Ａ／Ｄ変換装置）
３０６・・・制御回路
４００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
４０１・・・遅延回路
４０２・・・クロック生成回路
４０３・・・パルス位置数値化回路
４０３１・・・ラッチ＆エンコーダ回路
４０３２・・・カウンタ
４０３３・・・ラッチ回路
４０３４・・・減算回路
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳイメージセンサは、例えば、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込みことによって、多機能化を実現することが可能となっている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログ・デジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、その回路の全てをデジタル回路で実現したパルス遅延型Ａ／Ｄ変換回路（特許文献１参照）を用いる場合がある。なお、以下の説明においてＡ／Ｄ変換回路といった場合には、パルス遅延型Ａ／Ｄ変換回路のことを示すものとする。
【０００４】
図８は、従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。図８に示した従来のＡ／Ｄ変換回路４００は、遅延回路４０１と、クロック生成回路４０２と、パルス位置数値化回路４０３と、を備えている。
【０００５】
遅延回路４０１は、複数の遅延素子が円環状に接続されている。図８においては、遅延回路４０１が、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」という。
【０００６】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎが、初段の遅延素子１ａに入力されると、遅延回路４０１内の走行を開始する。このとき、各遅延素子１は、印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、印加された駆動電圧（アナログ信号Ｖｉｎ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる特性を備えている。各遅延素子１から出力された出力信号は、遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置として、パルス位置数値化回路４０３に出力される。
【０００７】
クロック生成回路４０２は、パルス信号Ｐｉｎと、サンプリング期間がＴｓのサンプリングクロックＣｋを生成する。また、クロック生成回路４０２は、生成したパルス信号Ｐｉｎを遅延回路４０１に、サンプリングクロックＣｋをパルス位置数値化回路４０３に、それぞれ出力する。
【０００８】
パルス位置数値化回路４０３は、ラッチ＆エンコーダ回路４０３１と、カウンタ４０３２と、ラッチ回路４０３３と、減算回路４０３４と、を備えている。
ラッチ＆エンコーダ回路４０３１は、クロック生成回路４０２から入力されたサンプリングクロックＣｋのエッジに同期して、遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置を検出する。また、ラッチ＆エンコーダ回路４０３１は、検出したパルス信号Ｐｉｎの走行位置を、ｂビット（ｂは正の整数）の数値に変換（エンコード）して減算回路４０３４に出力する。
【０００９】
カウンタ４０３２は、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが円環状の遅延回路４０１内を周回した周回数を取得する。また、カウンタ４０３２は、取得した周回数を、ａビット（ａは正の整数）の計数値としてラッチ回路４０３３に出力する。
ラッチ回路４０３３は、クロック生成回路４０２から入力されたサンプリングクロックＣｋのエッジに同期して、カウンタ４０３２から出力された計数値をラッチし、減算回路４０３４に出力する。
【００１０】
減算回路４０３４は、ラッチ回路４０３３から出力された出力信号を上位ビット値ａ、ラッチ＆エンコーダ回路４０３１から出力された出力信号を下位ビット値ｂとする合成デジタル値ａｂを取り込む。そして、減算回路４０３４は、最新（今回）のサンプリングによる合成デジタル値ａｂから、前回のサンプリングによる合成デジタル値ａｂを差し引く減算処理を行い、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を表すデジタル信号Ｄｏｕｔを算出する。
このようにして、図８に示した従来のＡ／Ｄ変換回路４００では、アナログ信号Ｖｉｎをデジタル信号Ｄｏｕｔに変換、すなわち、Ａ／Ｄ変換することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３０６４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このようなＡ／Ｄ変換回路４００において、高速な処理を実行する（以下、「高速化」という）ことが求められている。そこで、Ａ／Ｄ変換回路４００の高速化を実現するための方法として、サンプリング期間Ｔｓを短くすることが考えられる。
【００１３】
しかしながら、従来のＡ／Ｄ変換回路４００の電圧分解能は、サンプリング期間Ｔｓに関係している。そして、従来のＡ／Ｄ変換回路４００では、サンプリング期間Ｔｓを長くした方が、電圧分解能が高くなる、という性質を備えている。これは、サンプリング期間Ｔｓが長い方が、パルス信号Ｐｉｎが遅延素子１を伝播する個数が多くなり、パルス信号Ｐｉｎが伝搬した遅延素子１の個数を表すデジタル信号Ｄｏｕｔの値が大きくなるからである。そして、例えば、同じアナログ信号ＶｉｎをＡ／Ｄ変換した場合には、デジタル信号Ｄｏｕｔの値が大きい方が、デジタル信号Ｄｏｕｔの最小単位（例えば、最下位ビット）が表すアナログ信号Ｖｉｎの電圧幅である量子化ステップ幅が小さくなり、結果として、電圧分解能が高くなるというものである。ここで、量子化ステップ幅の単位は、［Ｖ／ＬＳＢ］である。
【００１４】
このため、Ａ／Ｄ変換回路４００の高速化を実現する方法として、サンプリング期間Ｔｓを短くしてしまうと、Ａ／Ｄ変換回路４００の高速化を実現することができる一方、量子化ステップ幅が大きくなり、電圧分解能が低下してしまう、という問題がある。
【００１５】
本発明は、上記の課題認識に基づいてなされたものであり、電圧分解能を低下させることなく、高速化することができるＡ／Ｄ変換装置および固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第１のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第１のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第２のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第２のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第２のサンプリングを行わせる、Ａ／Ｄ制御回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、前記所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を備えることを特徴とする。
【００１７】
また、本発明のＡ／Ｄ変換装置は、前記Ａ／Ｄ入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記Ａ／Ｄ制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、をさらに備え、前記Ａ／Ｄ制御回路は、前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、ことを特徴とする。
【００１８】
また、本発明の前記入力調整回路は、前記入力電圧範囲の最大の電圧値から前記第１のデジタル信号の１ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、ことを特徴とする。
【００１９】
また、本発明の前記入力調整回路は、前記入力電圧範囲の最小の電圧値に前記第１のデジタル信号の１ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、ことを特徴とする。
【００２０】
また、本発明の前記Ａ／Ｄ制御回路は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したｎ個の前記アナログオフセット信号を設定し、前記デジタルオフセット信号に応じて、ｎ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、ことを特徴とする。
【００２１】
また、本発明の前記Ａ／Ｄ制御回路は、前記デジタルオフセット信号に対応したｍ（ｍ：正の整数、ｍ≧２ｎ−１）個の前記アナログオフセット信号を設定し、該設定される１個目およびｍ個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、前記デジタルオフセット信号に応じて、ｍ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、ことを特徴とする。
【００２２】
また、本発明の固体撮像装置は、入射された光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第１のサンプリングのときに、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力し、第２のサンプリングのときに、該アナログ信号をｎ（ｎ：正の整数、ｎ≧２）倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力するアナログ変換回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、前記所定のアナログ・デジタル変換期間Ｔｓに対して、（１−１／ｎ）Ｔｓより短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、前記第１のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第１のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第１のサンプリングを行わせ、前記第２のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第２のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第２のサンプリングを行わせる、タイミング生成回路と、を備え、前記カラムＡ／Ｄ変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路に入力するそれぞれのアナログ信号とし、前記第２のサンプリングが終了した後に、それぞれの前記Ａ／Ｄ変換回路が出力した前記デジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、Ａ／Ｄ変換装置の電圧分解能を低下させることなく、高速化することができるという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のＡ／Ｄ変換回路における、サンプリング時刻とデジタル信号との関係、および本第１の実施形態のＡ／Ｄ変換回路によるアナログ・デジタル変換動作における各信号のタイミングを示したタイミングチャートである。
【図３】本第１の実施形態のＡ／Ｄ変換回路に備えたアナログ変換回路の概略構成を示したブロック図である。
【図４】本第１の実施形態のＡ／Ｄ変換回路におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【図５】本第２の実施形態のＡ／Ｄ変換回路に備えたアナログ変換回路の概略構成を示したブロック図である。
【図６】本第２の実施形態のＡ／Ｄ変換回路におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【図７】本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。
【図８】従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２５】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。図１は、本第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。図１に示したＡ／Ｄ変換回路１００は、入力調整回路１０１と、遅延回路１０２と、Ａ／Ｄ制御回路１０３と、サンプリング回路１０４と、デジタル生成回路１０５と、を備えている。なお、以下の説明においては、図８に示したような従来のＡ／Ｄ変換回路４００が、入力されたアナログ信号Ｖｉｎをデジタル信号ＤｏｕｔにＡ／Ｄ変換するためのサンプリング期間を、「Ｔｓ」とする。
【００２６】
本第１の実施形態のＡ／Ｄ変換回路１００では、１回のＡ／Ｄ変換期間内に、入力されたアナログ信号Ｖｉｎをデジタル信号ＤｏｕｔにＡ／Ｄ変換するためのサンプリングを、２回行う。ただし、本第１の実施形態のＡ／Ｄ変換回路１００における合計のサンプリング期間は、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間である。より具体的には、Ａ／Ｄ変換回路１００は、（１−１／ｎ）Ｔｓより短いサンプリング期間の１回目のサンプリング（以下、「第１サンプリング」という）と、（１／ｎ）Ｔｓのサンプリング期間の２回目のサンプリング（以下、「第２サンプリング」という）との、２回のサンプリングを行う。なお、本第１の実施形態では、上記のｎ（ｎ：正の整数、ｎ≧２）の数値が、ｎ＝２である場合について説明する。
【００２７】
入力調整回路１０１は、入力されたアナログ信号Ｖｉｎの電圧の範囲を調整した、アナログ信号Ｖｃを出力する。より具体的には、入力調整回路１０１は、アナログ信号Ｖｉｎのダイナミックレンジが、最小値Ｖｍｉｎから最大値Ｖｍａｘまでの電圧範囲（以下、「アナログ信号範囲」という）となるように、アナログ信号Ｖｉｎを調整し、調整したアナログ信号Ｖｉｎを、アナログ信号Ｖｃとして出力する。ここで、アナログ信号範囲は、最小値Ｖｌｕから最大値Ｖｌｏまでの遅延回路１０２の入力電圧範囲（以下、「Ａ／Ｄ入力範囲」という）よりも小さい（狭い）範囲である。アナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎと、Ａ／Ｄ入力範囲の最大値Ｖｌｏおよび最小値Ｖｌｕとは、下式（１）の関係にある。
【００２８】
【数１】
【００２９】
上式（１）において、ΔＶは第１サンプリングのときの量子化ステップ幅である。
【００３０】
遅延回路１０２は、ｋ個（ｋ：正の整数、ｋ≧２）の円環状に接続されている遅延素子と、バッファ２と、で構成されている。図１においては、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」という。
【００３１】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎは、初段の遅延素子１ａに入力されると、遅延回路１０２内の走行を開始する。このとき、各遅延素子１は、バッファ２を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、バッファ２を介して印加された駆動電圧（アナログ信号Ｖｘ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる特性を備えている。各遅延素子１から出力された出力信号は、遅延回路１０２内を走行したパルス信号Ｐｉｎの走行位置として、サンプリング回路１０４出力される。
【００３２】
Ａ／Ｄ制御回路１０３は、サンプリング制御回路１０３１と、クロック生成回路１０３２と、アナログ変換回路１０３３と、を備えている。
【００３３】
サンプリング制御回路１０３１は、従来のＡ／Ｄ変換回路４００のサンプリング期間Ｔｓに対して、第１サンプリングのサンプリング期間Ｔｓ１（以下、「第１サンプリング期間Ｔｓ１」という）が、Ｔｓ１＜（１−１／ｎ）Ｔｓとなるように、第１サンプリングにおけるサンプリング時刻ｔｓ１（以下、「第１サンプリング時刻ｔｓ１」という）を設定する。また、サンプリング制御回路１０３１は、従来のＡ／Ｄ変換回路４００のサンプリング期間Ｔｓに対して、第２サンプリングのサンプリング期間Ｔｓ２（以下、「第２サンプリング期間Ｔｓ２」という）が、Ｔｓ２＝（１／ｎ）Ｔｓとなるように、第２サンプリングにおけるサンプリング時刻ｔｓ２（以下、「第２サンプリング時刻ｔｓ２」という）を設定する。そして、サンプリング制御回路１０３１は、設定した第１サンプリング時刻ｔｓ１の数値と、第２サンプリング時刻ｔｓ２の数値とを、クロック生成回路１０３２に出力する。
【００３４】
クロック生成回路１０３２は、第１サンプリングと第２サンプリングとにおけるパルス信号Ｐｉｎを生成し、遅延回路１０２に出力する。また、クロック生成回路１０３２は、サンプリング制御回路１０３１から入力された第１サンプリング時刻ｔｓ１の数値と第２サンプリング時刻ｔｓ２の数値とに基づいて、Ａ／Ｄ変換回路１００の１回のＡ／Ｄ変換期間内に、２回の立ち上がりエッジを備えたサンプリングクロックＣｋを生成する。より具体的には、パルス信号Ｐｉｎを遅延回路１０２に出力した後、第１サンプリング時刻ｔｓ１のときに１回目の立ち上がりエッジがあり、再度、パルス信号Ｐｉｎを遅延回路１０２に出力した後、第２サンプリング時刻ｔｓ２のときに２回目の立ち上がりエッジがあるサンプリングクロックＣｋを生成する。そして、クロック生成回路１０３２は、生成したサンプリングクロックＣｋを、サンプリング回路１０４に出力する。
【００３５】
これより、Ａ／Ｄ変換回路１００は、サンプリングクロックＣｋの２回の立ち上がりエッジを用いて、１回のＡ／Ｄ変換期間内に、第１サンプリングと第２サンプリングとの計２回のサンプリングを行う。より具体的には、サンプリングクロックＣｋの１回目の立ち上がりエッジで第１サンプリングを行い、サンプリングクロックＣｋの２回目の立ち上がりエッジで第２サンプリングを行う。
【００３６】
また、クロック生成回路１０３２は、サンプリング制御回路１０３１から入力された第１サンプリング時刻ｔｓ１の数値と第２サンプリング時刻ｔｓ２の数値とに基づいて、第１サンプリングと第２サンプリングとで、遅延回路１０２に入力されるアナログ信号Ｖｘを切り替えるためのアナログ切り替え信号Ｐｓを生成する。そして、クロック生成回路１０３２は、生成したアナログ切り替え信号Ｐｓを、アナログ変換回路１０３３に出力する。
【００３７】
これにより、遅延回路１０２に入力されるアナログ信号Ｖｘが、アナログ変換回路１０３３によって、第１サンプリングと第２サンプリングとで、異なるアナログ信号に切り替えられる。より具体的には、アナログ切り替え信号Ｐｓによって、遅延回路１０２に入力されるアナログ信号Ｖｘが、第１サンプリングではアナログ信号Ｖｃに、第２サンプリングではアナログ変換回路１０３３で生成されるアナログ信号（後述する、アナログ信号Ｖｇ）に、それぞれ切り替えられる。
【００３８】
アナログ変換回路１０３３は、入力調整回路１０１から入力されたアナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。アナログ変換回路１０３３がアナログ信号Ｖｃをオフセットするためのアナログオフセット信号は、デジタル生成回路１０５から入力された制御信号（後述する、デジタルオフセット信号Ｄｏｆ）に応じて切り替える。そして、アナログ変換回路１０３３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または生成したアナログ信号Ｖｇのいずれか一方のアナログ信号を、アナログ信号Ｖｘとして遅延回路１０２に出力する。なお、アナログ変換回路１０３３におけるアナログ信号Ｖｇの生成方法に関する詳細な説明は、後述する。
【００３９】
サンプリング回路１０４は、ラッチ＆エンコーダ回路１０４１と、カウンタ１０４２と、ラッチ回路１０４３と、を備えている。
【００４０】
ラッチ＆エンコーダ回路１０４１は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２から入力されたサンプリングクロックＣｋの立ち上がりエッジに同期して、遅延回路１０２内を走行したパルス信号Ｐｉｎの走行位置を検出する。すなわち、ラッチ＆エンコーダ回路１０４１は、第１サンプリング時刻ｔｓ１および第２サンプリング時刻ｔｓ２のときに、それぞれ、パルス信号Ｐｉｎの走行位置を検出する。また、ラッチ＆エンコーダ回路１０４１は、検出したそれぞれのパルス信号Ｐｉｎの走行位置を、それぞれｂビット（ｂは正の整数）の数値に変換（エンコード）して、デジタル生成回路１０５に出力する。
【００４１】
カウンタ１０４２は、サンプリング期間内に遅延回路１０２を周回したパルス信号Ｐｉｎの周回数を取得する。より具体的には、カウンタ１０４２は、第１サンプリング期間Ｔｓ１および第２サンプリング期間Ｔｓ２のそれぞれのサンプリング期間内に、遅延回路１０２を周回したパルス信号Ｐｉｎの周回数を、それぞれ取得する。そして、カウンタ１０４２は、取得したそれぞれの周回数を、それぞれａビット（ａは正の整数）の計数値としてラッチ回路１０４３に出力する。
【００４２】
ラッチ回路１０４３は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２から入力されたサンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２から出力された計数値をラッチし、デジタル生成回路１０５に出力する。すなわち、ラッチ回路１０４３は、第１サンプリング時刻ｔｓ１および第２サンプリング時刻ｔｓ２のときにカウンタ１０４２から出力されたａビットの計数値をそれぞれラッチし、ラッチしたそれぞれのａビットの計数値を、デジタル生成回路１０５に出力する。
【００４３】
デジタル生成回路１０５は、サンプリング回路１０４内のラッチ＆エンコーダ回路１０４１が取得したパルス信号Ｐｉｎの走行位置の値、およびサンプリング回路１０４内のラッチ回路１０４３が取得したパルス信号Ｐｉｎの周回数の値を取り込む。そして、デジタル生成回路１０５は、取り込んだ２つの値に基づいて、サンプリング期間内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を算出し、算出した遅延素子１の個数を表すデジタル信号に数値化、すなわち、Ａ／Ｄ変換する。より具体的には、デジタル生成回路１０５は、第１サンプリング時刻ｔｓ１のときのａビットの計数値とｂビットの数値とに基づいて、第１サンプリング期間Ｔｓ１のデジタル信号Ｄｏｕｔ１に数値化し、第２サンプリング時刻ｔｓ２のときのａビットの計数値とｂビットの数値とに基づいて、第２サンプリング期間Ｔｓ２のデジタル信号Ｄｏｕｔ２に数値化する。
【００４４】
また、デジタル生成回路１０５は、デジタル信号Ｄｏｕｔ１の数値に基づいて、アナログ信号Ｖｃを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Ｄｏｆを生成し、生成したデジタルオフセット信号Ｄｏｆを、アナログ変換回路１０３３に出力する。デジタルオフセット信号Ｄｏｆは、デジタル信号Ｄｏｕｔ１の数値に応じて、アナログオフセット信号を選択するための制御信号である。なお、本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号Ｖｍａｘ／ｎまたはアナログオフセット信号Ｖｍｉｎ／ｎのいずれか一方を選択するための制御信号が、デジタルオフセット信号Ｄｏｆとして出力される。
【００４５】
また、デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆおよびデジタル信号Ｄｏｕｔ２に基づいて、従来のＡ／Ｄ変換回路４００と同様のサンプリング期間Ｔｓ（＞Ｔｓ１＋Ｔｓ２）内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を算出し、算出した遅延素子１の個数を表すデジタル信号Ｄｏｕｔに数値化する。
このようにして、Ａ／Ｄ変換回路１００では、入力調整回路１０１に入力したアナログ信号Ｖｉｎを、最終的なデジタル信号Ｄｏｕｔに変換、すなわち、Ａ／Ｄ変換する。
【００４６】
次に、本第１の実施形態のＡ／Ｄ変換回路１００におけるＡ／Ｄ変換の動作手順について説明する。図２は、本第１の実施形態のＡ／Ｄ変換回路１００における、サンプリング時刻とデジタル信号との関係、および本第１の実施形態のＡ／Ｄ変換回路１００によるアナログ・デジタル変換動作における各信号のタイミングを示したタイミングチャートである。なお、上述した第１サンプリング期間Ｔｓ１は、サンプリング時刻ｔ１ｓからｔ１までの期間のことを指し、第２サンプリング期間Ｔｓ２は、サンプリング時刻ｔ２ｓからｔ２までの期間のことを指す。以下の説明においては、Ａ／Ｄ変換回路１００内の構成要素の動作を、Ａ／Ｄ変換回路１００における１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ内の各サンプリング時刻の経過に沿って説明する。
【００４７】
サンプリング時刻ｔ１ｓ以前の期間では、クロック生成回路１０３２が、アナログ切り替え信号ＰｓをＨｉｇｈにし、アナログ変換回路１０３３が、アナログ信号Ｖｘとしてアナログ信号Ｖｃを出力する。これにより、遅延回路１０２に入力されるアナログ信号Ｖｘは、アナログ信号Ｖｃとなる。
【００４８】
サンプリング時刻ｔ１ｓでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｈｉｇｈにする。これにより、パルス信号Ｐｉｎが、遅延回路１０２内の走行を開始する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第１サンプリングを開始する。
【００４９】
サンプリング時刻ｔ１では、ラッチ＆エンコーダ回路１０４１が、サンプリングクロックＣｋの立ち上がりエッジに同期して、第１サンプリングにおけるパルス信号Ｐｉｎの走行位置を検出し、検出したパルス信号Ｐｉｎの走行位置を、デジタル生成回路１０５に出力する。また、サンプリング時刻ｔ１では、ラッチ回路１０４３が、サンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２が取得した第１サンプリングにおけるパルス信号Ｐｉｎの周回数をラッチし、デジタル生成回路１０５に出力する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第１サンプリングを終了する。
【００５０】
サンプリング時刻ｔ１からｔ２ｓまでの期間（以下、「アナログ変換期間Ｔａ」という）では、デジタル生成回路１０５が、ラッチ＆エンコーダ回路１０４１から入力されたパルス信号Ｐｉｎの走行位置の値、およびラッチ回路１０４３から入力されたパルス信号Ｐｉｎの周回数の値に基づいて、デジタル信号Ｄｏｕｔ１を算出し、デジタルオフセット信号Ｄｏｆを生成する。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号のいずれか一方を選択するための、ＨｉｇｈまたはＬｏｗの１ｂｉｔのデジタルオフセット信号Ｄｏｆが、デジタル信号Ｄｏｕｔ１の数値に応じて、すなわち、アナログ信号Ｖｃの大きさに応じて生成され、アナログ変換回路１０３３に出力される。
【００５１】
そして、アナログ変換回路１０３３は、デジタル生成回路１０５から入力された１ｂｉｔのデジタルオフセット信号Ｄｏｆの値（ＨｉｇｈまたはＬｏｗ）に応じて、アナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。
【００５２】
また、アナログ変換期間Ｔａでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｌｏｗにする。これにより、パルス信号Ｐｉｎは、遅延回路１０２内の走行を停止する。
【００５３】
また、アナログ変換期間Ｔａでは、クロック生成回路１０３２が、アナログ切り替え信号ＰｓをＬｏｗにし、アナログ変換回路１０３３が、アナログ信号Ｖｘとしてアナログ信号Ｖｇを出力する。これにより、遅延回路１０２に入力されるアナログ信号Ｖｘは、アナログ信号Ｖｇとなる。
【００５４】
サンプリング時刻ｔ２ｓでは、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｈｉｇｈにする。これにより、パルス信号Ｐｉｎが、遅延回路１０２内の走行を開始する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第２サンプリングを開始する。
【００５５】
サンプリング時刻ｔ２では、ラッチ＆エンコーダ回路１０４１が、サンプリングクロックＣｋの立ち上がりエッジに同期して、第２サンプリングにおけるパルス信号Ｐｉｎの走行位置を検出し、検出したパルス信号Ｐｉｎの走行位置を、デジタル生成回路１０５に出力する。また、サンプリング時刻ｔ２では、ラッチ回路１０４３が、サンプリングクロックＣｋの立ち上がりエッジに同期して、カウンタ１０４２が取得した第２サンプリングにおけるパルス信号Ｐｉｎの周回数をラッチし、デジタル生成回路１０５に出力する。このようにして、Ａ／Ｄ変換回路１００は、１回のＡ／Ｄ変換における第２サンプリングを終了する。
【００５６】
サンプリング時刻ｔ２以降の期間では、デジタル生成回路１０５が、ラッチ＆エンコーダ回路１０４１から入力されたパルス信号Ｐｉｎの走行位置の値、およびラッチ回路１０４３から入力されたパルス信号Ｐｉｎの周回数の値に基づいて、デジタル信号Ｄｏｕｔ２を算出する。また、デジタル生成回路１０５は、アナログ変換期間Ｔａで生成したデジタルオフセット信号Ｄｏｆ、および算出したデジタル信号Ｄｏｕｔ２に基づいて、デジタル信号Ｄｏｕｔを算出する。そして、算出したデジタル信号Ｄｏｕｔを、従来のＡ／Ｄ変換回路４００と同様のサンプリング期間ＴｓでＡ／Ｄ変換した最終的なデジタル信号Ｄｏｕｔとして出力する。
【００５７】
また、サンプリング時刻ｔ２以降の期間では、クロック生成回路１０３２が、パルス信号Ｐｉｎを、Ｌｏｗにする。これにより、パルス信号Ｐｉｎは、遅延回路１０２内の走行を停止する。
【００５８】
次に、アナログ信号Ｖｇの算出方法について説明する。図３は、本第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３の概略構成を示したブロック図である。図３に示したアナログ変換回路１０３３は、減算回路１０３４と、増幅回路１０３５と、２つ（ｎ個、ｎ＝２）のアナログオフセット信号Ｖｍａｘ／ｎおよびＶｍｉｎ／ｎと、スイッチ３と、スイッチ４と、を備えている。
【００５９】
アナログオフセット信号Ｖｍａｘ／ｎおよびＶｍｉｎ／ｎは、アナログ信号Ｖｃをオフセットするために、予め定められたアナログ信号である。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、２つのアナログオフセット信号Ｖｍａｘ／２とアナログオフセット信号Ｖｍｉｎ／２とが、予め定められている。
【００６０】
スイッチ４は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、２つのアナログオフセット信号Ｖｍａｘ／ｎまたはアナログオフセット信号Ｖｍｉｎ／ｎのいずれか一方を、減算回路１０３４に出力する。スイッチ４の出力端子は、デジタルオフセット信号Ｄｏｆ＝Ｈｉｇｈのとき、アナログオフセット信号Ｖｍａｘ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝Ｌｏｗのとき、アナログオフセット信号Ｖｍｉｎ／ｎの入力端子に接続される。
【００６１】
減算回路１０３４は、入力調整回路１０１から入力されたアナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎまたはＶｍｉｎ／ｎのいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Ｖｃを、増幅回路１０３５に出力する。より具体的には、デジタルオフセット信号Ｄｏｆ＝Ｈｉｇｈの場合、減算回路１０３４は、アナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎを減算し、増幅回路１０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝Ｌｏｗの場合、減算回路１０３４は、アナログ信号Ｖｃから、スイッチ４を介して入力されたアナログオフセット信号Ｖｍｉｎ／ｎを減算し、増幅回路１０３５に出力する。
【００６２】
増幅回路１０３５は、減算回路１０３４から入力された、アナログオフセット信号Ｖｍａｘ／ｎまたはＶｍｉｎ／ｎのいずれかが減算されたアナログ信号Ｖｃを増幅したアナログ信号Ｖｃを生成し、アナログ信号Ｖｇとして出力する。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、増幅回路１０３５は、アナログオフセット信号が減算されたアナログ信号Ｖｃを２倍に増幅したアナログ信号Ｖｇを生成する。このときのアナログ信号Ｖｇは、下式（２）で表される。
【００６３】
【数２】
【００６４】
スイッチ３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または増幅回路１０３５が増幅したアナログ信号Ｖｇいずれか一方を、アナログ変換回路１０３３が出力するアナログ信号Ｖｘとして、遅延回路１０２に出力する。スイッチ３の出力端子は、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈのとき、アナログ信号Ｖｃの入力端子に接続され、アナログ切り替え信号Ｐｓ＝Ｌｏｗのとき、アナログ信号Ｖｇの入力端子に接続される。
【００６５】
第１サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈにより、スイッチ３の出力端子は、アナログ変換回路１０３３のアナログ信号Ｖｃの入力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｃに等しくなり、遅延回路１０２に出力される。
【００６６】
第２サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｌｏｗにより、スイッチ３の出力端子は、増幅回路１０３５の出力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｇに等しくなり、遅延回路１０２に出力される。
【００６７】
次に、Ａ／Ｄ変換回路１００におけるアナログ信号（アナログ信号Ｖｃ，アナログ信号Ｖｇ）およびデジタル信号（デジタル信号Ｄｏｕｔ１，デジタル信号Ｄｏｕｔ２，デジタル信号Ｄｏｕｔ）の関係について説明する。図４は、本第１の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【００６８】
図４（ａ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換期間Ｔａのときにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ１との関係を示している。また、図４（ｂ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換回路１０３３が生成するアナログ信号Ｖｇとの関係を示している。また、図４（ｃ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、第２サンプリングのあとにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ２との関係を示している。また、図４（ｄ）は、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、デジタル生成回路１０５が最終的に算出するデジタル信号Ｄｏｕｔとの関係を示している。
【００６９】
なお、図４において、アナログ信号Ｖｃの電圧値Ｖｍは、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／ｎ）である。また、ΔＶは、第１サンプリングのときの量子化ステップ幅である。以下の説明においては、図４（ａ）に示したように、第１サンプリングのときのアナログ信号Ｖｃの電圧値Ｖｍに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈ−１）からＤｔｈに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍ’とする。
【００７０】
図４（ａ）に示したように、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１≧Ｄｔｈとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ≧Ｖｍ’であると判定し、アナログ変換期間Ｔａにおいて、Ｈｉｇｈのデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１＜Ｄｔｈとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ＜Ｖｍ’であると判定し、アナログ変換期間Ｔａにおいて、Ｌｏｗのデジタルオフセット信号Ｄｏｆを出力する。すなわち、デジタル生成回路１０５は、予め定められたデジタル信号Ｄｏｕｔ１の値Ｄｔｈを閾値として、ＨｉｇｈまたはＬｏｗの１ｂｉｔのデジタルオフセット信号Ｄｏｆを生成している。
【００７１】
このようにしてアナログ変換期間Ｔａでは、デジタル生成回路１０５が生成したデジタルオフセット信号Ｄｏｆの値（ＨｉｇｈまたはＬｏｗ）によって、第１サンプリングのときに入力されたアナログ信号Ｖｃの電圧値と、アナログ信号Ｖｃの電圧値Ｖｍとの大小を判定する。そして、第２サンプリングのときに遅延回路１０２に入力される、上式（２）で表されるアナログ信号Ｖｇは、下式（３）で表される。
【００７２】
【数３】
【００７３】
図４（ｂ）は、上式（３）におけるアナログ信号Ｖｃとアナログ信号Ｖｇとの関係を表している。
【００７４】
ところで、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（３）より、Ｖｇ＝２Ｖｃ−Ｖｍａｘとなり、図４（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ≦Ｖｍｉｎとなる。ここで、仮に、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合を考える。この場合に、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃがアナログ変換回路１０３３に入力されると、アナログ信号Ｖｇの電圧値は、Ａ／Ｄ入力範囲の最小値Ｖｌｕよりも小さくなり、遅延回路１０２のＡ／Ｄ入力範囲を超えてしまうことも考えられる。以下の説明においては、アナログ信号Ｖｇの電圧値が遅延回路１０２のＡ／Ｄ入力範囲を超えてしまう現象を、「オーバーレンジ」という。アナログ信号Ｖｇの電圧値は、第１サンプリングのときの量子化ステップ幅であるΔＶの幅が大きい、すなわち、第１サンプリング期間Ｔｓ１が短いと、よりオーバーレンジとなりやすい。このため、入力調整回路１０１は、アナログ変換回路１０３３が生成するアナログ信号Ｖｇがオーバーレンジとならないように、上式（１）を満たすような、アナログ信号Ｖｃの最小値Ｖｍｉｎおよび最大値Ｖｍａｘを設定している。本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、図４（ｂ）に示したように、アナログ信号Ｖｇの最小値Ｖｍｉｎが、Ｖｍｉｎ≧Ｖｌｕ＋２ΔＶとなるような、アナログ信号Ｖｃの最小値Ｖｍｉｎを設定している。
【００７５】
図４（ｃ）は、アナログ信号Ｖｃを横軸として、第２サンプリングのときのアナログ信号Ｖｇに対応するデジタル信号Ｄｏｕｔ２を縦軸に表している。図４（ｃ）に示したように、アナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１を、アナログ信号Ｖｃの電圧値Ｖｍ’から最大値Ｖｍａｘまでの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、それぞれ取得することができる。ここで、アナログ信号Ｖｃの電圧値Ｖｍ’から電圧値Ｖｍまでの電圧範囲におけるデジタル信号Ｄｏｕｔ２のデジタル信号幅をΔＤｗとする。このとき、アナログ信号範囲の約１／２（＝１／ｎ、ｎ＝２）となるアナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍまでの電圧範囲、またはアナログ信号Ｖｃの電圧値Ｖｍから最大値Ｖｍａｘまでの電圧範囲におけるデジタル信号幅Ｄｗは、Ｄｗ＝Ｄｗ１＋ΔＤｗ＝Ｄｗ２−ΔＤｗを取得することができる。
【００７６】
ｎ＝２の場合において、このデジタル信号幅Ｄｗは、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号Ｖｃの最小値Ｖｍｉｎから最大値Ｖｍａｘまでの電圧範囲に対応するデジタル信号幅Ｄｗｓの１／２（＝１／ｎ、ｎ＝２）に等しくなる。すなわち、デジタル信号幅Ｄｗは、Ｄｗ＝Ｄｗｓ／ｎ＝Ｄｗｓ／２となる。
【００７７】
これは、Ａ／Ｄ変換回路１００が、サンプリング期間と電圧分解能が比例する関係にあることから、ｎ＝２の場合において、第２サンプリング期間Ｔｓ２をサンプリング期間Ｔｓの１／２（＝１／ｎ）、すなわち、Ｔｓ２＝（１／ｎ）Ｔｓ＝Ｔｓ／２とする代わりに、アナログ信号範囲を２倍（ｎ倍、ｎ＝２）に拡大する処理を行っているためである。
【００７８】
図４（ｄ）は、アナログ信号Ｖｃを横軸として、デジタルオフセット信号Ｄｏｆ、およびデジタル信号Ｄｏｕｔ２に基づいて算出したデジタル信号Ｄｏｕｔを縦軸に表している。デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆに応じて、図４（ｃ）に示したデジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、デジタル信号幅Ｄｗ１の上にオフセットし、図４（ｄ）に示したような、デジタル信号幅Ｄｗｏのデジタル信号Ｄｏｕｔを算出する。より具体的には、デジタルオフセット信号Ｄｏｆの値がＨｉｇｈであるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍａｘ／ｎにおけるデジタル信号幅Ｄｗ２の値を加算することによって、デジタル信号Ｄｏｕｔを算出する。これにより、図４（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＝２Ｄｗとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。
【００７９】
このように、Ａ／Ｄ変換回路１００では、図２に示したように、第１サンプリング期間Ｔｓ１をＴｓ１＜（１−１／ｎ）Ｔｓと設定し、第２サンプリング期間Ｔｓ２をＴｓ２＝（１／ｎ）Ｔｓと設定する。また、アナログ変換期間Ｔａは、第１サンプリング期間Ｔｓ１や第２サンプリング期間Ｔｓ２に比べて非常に短い期間とする。これにより、Ａ／Ｄ変換回路１００では、上述した３つの期間を合計した、Ａ／Ｄ変換回路１００における１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ（≒Ｔｓ１＋Ｔｓ２）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間とすることができる。
【００８０】
また、Ａ／Ｄ変換回路１００では、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１から、アナログ信号Ｖｃをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Ｄｏｆを生成する。そして、生成したデジタルオフセット信号Ｄｏｆと、第２サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ２とに基づいて、最終的なデジタル信号Ｄｏｕｔを算出する。これにより、Ａ／Ｄ変換回路１００では、サンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍにおいても、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル電圧幅Ｄｗｏのデジタル信号Ｄｏｕｔを取得することができる。
【００８１】
上記に述べたとおり、本第１の実施形態のＡ／Ｄ変換回路１００は、サンプリング期間Ｔｓよりも短い第１サンプリング期間Ｔｓ１で第１サンプリングを行い、第１サンプリングの結果に基づいて、予め定められたｎ個（本第１の実施形態では、ｎ＝２）のアナログオフセット信号の中から、実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号を選択する。そして、選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、サンプリング期間Ｔｓの１／ｎのサンプリング期間の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する。すなわち、本第１の実施形態のＡ／Ｄ変換回路１００では、第２サンプリング期間Ｔｓ２を１／ｎ（本第１の実施形態では、ｎ＝２）とする代わりに、アナログ信号範囲をｎ倍（２倍）に拡大することによって、同様の電圧分解能のデジタル信号Ｄｏｕｔを得る。これにより、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、Ａ／Ｄ変換を高速化することができる。
【００８２】
なお、本第１の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２とし、２つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに２倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２で第２サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数、増幅する倍数、サンプリング期間Ｔｓを短くするための除数であるｎは、２以上の正の整数であればよく、本第１の実施形態で説明した値に限定されるものではない。例えば、ｎ＝３とし、３つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに３倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／３とした第２サンプリング期間Ｔｓ２の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する構成にすることもできる。
【００８３】
なお、本第１の実施形態のＡ／Ｄ変換回路１００では、図４（ｂ）で説明したように、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合に、電圧値がＶｍ’≦Ｖｃ≦Ｖｍのアナログ信号Ｖｃがアナログ変換回路１０３３に入力されると、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしてしまうということが考えられていた。そこで、Ａ／Ｄ変換回路１００では、入力調整回路１０１が、アナログ変換回路１０３３が生成するアナログ信号Ｖｇがオーバーレンジとならないように、アナログ信号Ｖｃの最小値Ｖｍｉｎおよび最大値Ｖｍａｘを設定していた。しかし、アナログ信号Ｖｇの電圧値がオーバーレンジとならないようにする方法は、本第１の実施形態で説明した方法に限定されるものではない。
【００８４】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。本第２の実施形態では、第１の実施形態とは異なる方法で、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしないようにする。なお、本第２の実施形態におけるＡ／Ｄ変換回路の構成は、第１の実施形態のＡ／Ｄ変換回路１００に備えたＡ／Ｄ制御回路１０３内のアナログ変換回路１０３３が異なる構成となっているのみであり、その他の構成要素は、第１の実施形態のＡ／Ｄ変換回路１００と同様の構成である。より具体的には、図１に示した第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３に代わって、後述するアナログ変換回路２０３３を備えているのみである。従って、本第２の実施形態のＡ／Ｄ変換回路の説明においては、第１の実施形態のＡ／Ｄ変換回路１００とは異なる構成、および動作のみを説明して、詳細な説明は省略する。なお、以下の説明においては、本第２の実施形態のＡ／Ｄ変換回路の構成要素において、図１に示した第１の実施形態のＡ／Ｄ変換回路１００と同様の構成要素は、同一の符号を用いて説明する。例えば、本第２の実施形態のＡ／Ｄ変換回路も、Ａ／Ｄ変換回路１００として説明する。
【００８５】
本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、１回のＡ／Ｄ変換期間内に、２回のサンプリングを行う。ただし、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログオフセット信号の数が、第１の実施形態のＡ／Ｄ変換回路１００と異なる。なお、本第２の実施形態では、増幅する倍数およびサンプリング期間Ｔｓを短くするための除数であるｎ（ｎ：正の整数、ｎ≧２）の数値がｎ＝２、アナログオフセット信号の数であるｍ（ｍ：正の整数、ｍ≧２ｎ−１）の数値がｍ＝３、である場合について説明する。
【００８６】
本第２の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１は、第１の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１と同様に、入力されたアナログ信号Ｖｉｎの電圧の範囲を、アナログ信号Ｖｉｎのダイナミックレンジが、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲となるように調整した、アナログ信号Ｖｃを出力する。ここで、アナログ信号範囲は、第１の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１と同様に、最小値Ｖｌｕから最大値Ｖｌｏまでの遅延回路１０２のＡ／Ｄ入力範囲よりも小さい（狭い）範囲である。ただし、本第２の実施形態のＡ／Ｄ変換回路１００に備えた入力調整回路１０１では、アナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎと、Ａ／Ｄ入力範囲の最大値Ｖｌｏおよび最小値Ｖｌｕとは、下式（４）の関係にある。
【００８７】
【数４】
【００８８】
Ａ／Ｄ制御回路１０３は、サンプリング制御回路１０３１と、クロック生成回路１０３２と、アナログ変換回路２０３３と、を備えている。上述したように、本第２の実施形態のＡ／Ｄ変換回路１００では、第１の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路１０３３が、アナログ変換回路２０３３に代わっている。サンプリング制御回路１０３１およびクロック生成回路１０３２は、第１の実施形態のＡ／Ｄ変換回路１００に備えたサンプリング制御回路１０３１およびクロック生成回路１０３２と同様であるため、詳細な説明は省略する。
【００８９】
アナログ変換回路２０３３は、第１の実施形態のアナログ変換回路１０３３と同様に、入力調整回路１０１から入力されたアナログ信号Ｖｃを、アナログオフセット信号でオフセットしたアナログ信号Ｖｇを生成する。アナログ変換回路２０３３は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、アナログオフセット信号を切り替える。そして、アナログ変換回路２０３３は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または生成したアナログ信号Ｖｇのいずれか一方のアナログ信号を、アナログ信号Ｖｘとして遅延回路１０２に出力する。
【００９０】
デジタル生成回路１０５は、デジタル信号Ｄｏｕｔ１の数値に基づいて、アナログ信号Ｖｃを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Ｄｏｆを生成し、生成したデジタルオフセット信号Ｄｏｆを、アナログ変換回路２０３３に出力する。なお、本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３であるため、３つのアナログオフセット信号から１つのアナログオフセット信号を選択するためのデジタルオフセット信号Ｄｏｆを、アナログ変換回路２０３３に出力する。
【００９１】
本第２の実施形態のＡ／Ｄ変換回路１００におけるＡ／Ｄ変換の動作手順は、図２に示した第１の実施形態のＡ／Ｄ変換回路１００における動作手順（タイミングチャート）と同様であるため、詳細な説明は省略する。
【００９２】
次に、アナログ信号Ｖｇの算出方法について説明する。図５は、本第２の実施形態のＡ／Ｄ変換回路１００に備えたアナログ変換回路２０３３の概略構成を示したブロック図である。図５に示したアナログ変換回路２０３３は、減算回路２０３４と、増幅回路２０３５と、３値（ｍ＝３）のアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎと、スイッチ５と、スイッチ６と、を備えている。
【００９３】
アナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎは、アナログ信号Ｖｃをオフセットするために、予め定められたアナログ信号である。本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３であるため、３つのアナログオフセット信号Ｖｍａｘ／ｎと、アナログオフセット信号Ｖｍ／ｎと、アナログオフセット信号Ｖｍｉｎ／ｎとが、予め定められている。ここで、アナログオフセット信号ＶｍａｘおよびＶｍｉｎの電圧値は、それぞれアナログ信号範囲の最大値Ｖｍａｘおよび最小値Ｖｍｉｎである。また、アナログオフセット信号Ｖｍの電圧値は、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／２）である。
【００９４】
スイッチ６は、デジタル生成回路１０５から入力されたデジタルオフセット信号Ｄｏｆに応じて、３つのアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、およびＶｍｉｎ／ｎの中から、１つのアナログオフセット信号を、減算回路２０３４に出力する。ここで、デジタル生成回路１０５から入力されるデジタルオフセット信号Ｄｏｆは、“０”、“１”、“２”のいずれかの数値を示すことによって、３つのアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎの中から、いずれか１つを選択するための制御信号である。スイッチ６の出力端子は、デジタルオフセット信号Ｄｏｆ＝２のとき、アナログオフセット信号Ｖｍａｘ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝１のとき、アナログオフセット信号Ｖｍ／ｎの入力端子に接続され、デジタルオフセット信号Ｄｏｆ＝０のとき、アナログオフセット信号Ｖｍｉｎ／ｎの入力端子に接続される。
【００９５】
減算回路２０３４は、入力調整回路１０１から入力されたアナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎの中のいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Ｖｃを、増幅回路２０３５に出力する。より具体的には、デジタルオフセット信号Ｄｏｆ＝２の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍａｘ／ｎを減算し、増幅回路２０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝１の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍ／ｎを減算し、増幅回路２０３５に出力する。また、デジタルオフセット信号Ｄｏｆ＝０の場合、減算回路２０３４は、アナログ信号Ｖｃから、スイッチ６を介して入力されたアナログオフセット信号Ｖｍｉｎ／ｎを減算し、増幅回路２０３５に出力する。
【００９６】
増幅回路２０３５は、減算回路２０３４から入力された、アナログオフセット信号Ｖｍａｘ／ｎ、Ｖｍ／ｎ、またはＶｍｉｎ／ｎのいずれかが減算されたアナログ信号Ｖｃを増幅したアナログ信号Ｖｃを生成し、アナログ信号Ｖｇとして出力する。本第２の実施形態のＡ／Ｄ変換回路１００では、ｎ＝２であるため、増幅回路２０３５は、アナログオフセット信号が減算されたアナログ信号Ｖｃを２倍に増幅したアナログ信号Ｖｇを生成する。このときのアナログ信号Ｖｇは、下式（５）で表される。
【００９７】
【数５】
【００９８】
スイッチ５は、クロック生成回路１０３２から入力されたアナログ切り替え信号Ｐｓに応じて、入力調整回路１０１から入力されたアナログ信号Ｖｃ、または増幅回路２０３５が増幅したアナログ信号Ｖｇいずれか一方を、アナログ変換回路２０３３が出力するアナログ信号Ｖｘとして、遅延回路１０２に出力する。スイッチ５の出力端子は、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈのとき、アナログ信号Ｖｃの入力端子に接続され、アナログ切り替え信号Ｐｓ＝Ｌｏｗのとき、アナログ信号Ｖｇの入力端子に接続される。
【００９９】
第１サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｈｉｇｈにより、スイッチ５の出力端子は、アナログ変換回路２０３３のアナログ信号Ｖｃの入力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｃに等しくなり、遅延回路１０２に出力される。
【０１００】
第２サンプリングのとき、アナログ切り替え信号Ｐｓ＝Ｌｏｗにより、スイッチ５の出力端子は、増幅回路２０３５の出力端子に接続される。これより、アナログ信号Ｖｘはアナログ信号Ｖｇに等しくなり、遅延回路１０２に出力される。
【０１０１】
次に、本第２の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号（アナログ信号Ｖｃ，アナログ信号Ｖｇ）およびデジタル信号（デジタル信号Ｄｏｕｔ１，デジタル信号Ｄｏｕｔ２，デジタル信号Ｄｏｕｔ）の関係について説明する。図６は、本第２の実施形態のＡ／Ｄ変換回路１００におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。
【０１０２】
図６（ａ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換期間Ｔａのときにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ１との関係を示している。また、図６（ｂ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、アナログ変換回路２０３３が生成するアナログ信号Ｖｇとの関係を示している。また、図６（ｃ）には、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、第２サンプリングのあとにデジタル生成回路１０５が算出するデジタル信号Ｄｏｕｔ２との関係を示している。また、図６（ｄ）は、入力調整回路１０１によって調整されたアナログ信号Ｖｃと、デジタル生成回路１０５が最終的に算出するデジタル信号Ｄｏｕｔとの関係を示している。
【０１０３】
なお、図６において、アナログ信号Ｖｃの電圧値Ｖｍは、最小値Ｖｍｉｎから最大値Ｖｍａｘまでのアナログ信号範囲の中間の電圧値（＝（Ｖｍａｘ＋Ｖｍｉｎ）／ｎ）である。また、ΔＶは、第１サンプリングのときの量子化ステップ幅である。以下の説明においては、図６（ａ）に示したように、第１サンプリングのときのアナログ信号Ｖｃの電圧値Ｖｍよりも少し大きいアナログ信号Ｖｃの電圧値Ｖｍｏに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈｏとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈｏ−１）からＤｔｈｏに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍｏ’とする。また、アナログ信号Ｖｃの電圧値Ｖｍよりも少し小さいアナログ信号Ｖｃの電圧値Ｖｍｕに対応するデジタル信号Ｄｏｕｔ１の値をＤｔｈｕとし、デジタル信号Ｄｏｕｔ１の値が（Ｄｔｈｕ−１）からＤｔｈｕに切り替わるときのアナログ信号Ｖｃの電圧値をＶｍｕ’とする。
【０１０４】
図６（ａ）に示したように、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１≧Ｄｔｈｏとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ≧Ｖｍｏ’であると判定し、アナログ変換期間Ｔａにおいて、“２”のデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｔｈｕ≦Ｄｏｕｔ１＜Ｄｔｈｏとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｍｕ’≦Ｖｃ＜Ｖｍｏ’であると判定し、アナログ変換期間Ｔａにおいて、“１”のデジタルオフセット信号Ｄｏｆを出力する。また、デジタル生成回路１０５は、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値がＤｏｕｔ１＜Ｄｔｈｕとなった場合、アナログ信号Ｖｃの電圧値は、Ｖｃ＜Ｖｍｕ’であると判定し、アナログ変換期間Ｔａにおいて、“０”のデジタルオフセット信号Ｄｏｆを出力する。すなわち、デジタル生成回路１０５は、予め定められたデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを閾値として、“０”、“１”、“２”のいずれかの数値を示す２ｂｉｔのデジタルオフセット信号Ｄｏｆを生成している。
【０１０５】
このようにしてアナログ変換期間Ｔａでは、デジタル生成回路１０５が生成したデジタルオフセット信号Ｄｏｆの値（“０”、“１”、“２”のいずれかの数値）によって、第１サンプリングのときに入力されたアナログ信号Ｖｃの電圧値と、アナログ信号Ｖｃの電圧値とを比較する。そして、第２サンプリングのときに遅延回路１０２に入力される、上式（５）で表されるアナログ信号Ｖｇは、下式（６）で表される。
【０１０６】
【数６】
【０１０７】
図６（ｂ）は、上式（６）におけるアナログ信号Ｖｃとアナログ信号Ｖｇとの関係を表している。
【０１０８】
ところで、電圧値がＶｍｏ’≦Ｖｃ≦Ｖｍｏのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（６）より、Ｖｇ＝２Ｖｃ−Ｖｍａｘとなり、図６（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ＞Ｖｍｉｎである。また、電圧値がＶｍｕ’≦Ｖｃ≦Ｖｍｕのアナログ信号Ｖｃが遅延回路１０２に入力されたとき、アナログ信号Ｖｇは、上式（６）より、Ｖｇ＝２Ｖｃ−Ｖｍとなり、また、図６（ｂ）に示したように、アナログ信号Ｖｇの電圧値はＶｇ＞Ｖｍｉｎである。従って、本第２の実施形態のＡ／Ｄ変換回路１００では、仮に、アナログ信号Ｖｃの最小値Ｖｍｉｎを、Ａ／Ｄ入力範囲（最小値Ｖｌｕから最大値Ｖｌｏまで）における最小値Ｖｌｕに設定した場合でも、アナログ信号Ｖｇの電圧値は、Ａ／Ｄ入力範囲をオーバーレンジしない。
【０１０９】
すなわち、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログ信号Ｖｃの２つ（（ｍ−１）個、ｍ＝３）の電圧値ＶｍｏおよびＶｍｕに対応するデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを設け、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１の値に応じて、デジタルオフセット信号Ｄｏｆの出力値を決定する。これにより、第１の実施形態のＡ／Ｄ変換回路１００では、上式（１）に示したように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要があったが、本第２の実施形態のＡ／Ｄ変換回路１００では、上式（４）に示したように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要がなく、アナログ信号Ｖｇのオーバーレンジを回避することができる。
【０１１０】
このため、本第２の実施形態のＡ／Ｄ変換回路１００では、入力調整回路１０１によるアナログ信号Ｖｉｎの電圧の範囲の調整は、アナログ信号Ｖｃがアナログ信号範囲となるように調整するのみとなる。このとき、例えば、アナログ信号Ｖｉｎのダイナミックレンジが、遅延回路１０２のＡ／Ｄ入力範囲を必ず超えることがないのであれば、本第２の実施形態のＡ／Ｄ変換回路１００に入力調整回路１０１を備えない構成とすることも可能となる。
【０１１１】
図６（ｃ）は、アナログ信号Ｖｃを横軸として、第２サンプリングのときのアナログ信号Ｖｇに対応するデジタル信号Ｄｏｕｔ２を縦軸に表している。図６（ｃ）に示したように、アナログ信号Ｖｃの最小値Ｖｍｉｎから電圧値Ｖｍｕ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１を、アナログ信号Ｖｃの電圧値Ｖｍｕ’から電圧値Ｖｍｏ’までの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ２を、アナログ信号Ｖｃの電圧値Ｖｍｏ’から最大値Ｖｍａｘまでの電圧範囲において、デジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ３を、それぞれ取得することができる。
【０１１２】
ここで、ｎ＝２の場合において、デジタル信号幅Ｄｗ１とＤｗ２とＤｗ３との合計値（Ｄｗ１＋Ｄｗ２＋Ｄｗ３）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル信号幅Ｄｗｓに等しくする、すなわち、Ｄｗｓ＝Ｄｗ１＋Ｄｗ２＋Ｄｗ３＝Ｄｗｏとするためには、アナログ信号Ｖｃの電圧値ＶｍｏとＶｍｕとを、例えば、下式（７）のように設定する。
【０１１３】
【数７】
【０１１４】
図６（ｄ）は、アナログ信号Ｖｃを横軸として、デジタルオフセット信号Ｄｏｆ、およびデジタル信号Ｄｏｕｔ２に基づいて算出したデジタル信号Ｄｏｕｔを縦軸に表している。デジタル生成回路１０５は、デジタルオフセット信号Ｄｏｆに応じて、図６（ｃ）に示したデジタル信号Ｄｏｕｔ２のデジタル信号幅Ｄｗ１の上にデジタル信号幅Ｄｗ２をオフセットし、さらに上に、デジタル信号幅Ｄｗ３をオフセットし、図６（ｄ）に示したような、デジタル信号幅Ｄｗｏのデジタル信号Ｄｏｕｔを算出する。より具体的には、デジタルオフセット信号Ｄｏｆの値が“１”であるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍ／ｎにおけるデジタル信号幅Ｄｗ２の値を加算することによって、デジタル信号Ｄｏｕｔを算出する。また、デジタルオフセット信号Ｄｏｆの値が“２”であるときには、デジタル信号Ｄｏｕｔ２の値に、予め求めることができるアナログオフセット信号Ｖｍａｘ／ｎにおけるデジタル信号幅Ｄｗ２とデジタル信号幅Ｄｗ３との合計値（Ｄｗ２＋Ｄｗ３）を加算することによって、デジタル信号Ｄｏｕｔを算出する。これにより、図６（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＋Ｄｗ３＝Ｄｗｏとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。これにより、図６（ｄ）に示したように、アナログ信号範囲で取得できるデジタル信号Ｄｏｕｔのデジタル電圧幅Ｄｗｏは、Ｄｗｏ＝Ｄｗ１＋Ｄｗ２＝２Ｄｗとなり、従来のＡ／Ｄ変換回路４００におけるデジタル信号幅Ｄｗｓに等しくなる。
【０１１５】
このように、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、１回のＡ／Ｄ変換期間であるサンプリング期間Ｔｓｕｍ（≒Ｔｓ１＋Ｔｓ２）を、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短い期間とすることができる。また、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、サンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍにおいても、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときのアナログ信号範囲に対応するデジタル電圧幅Ｄｗｏのデジタル信号Ｄｏｕｔを取得することができる。
【０１１６】
また、本第２の実施形態のＡ／Ｄ変換回路１００では、アナログ信号Ｖｃの２つ（（ｍ−１）個、ｍ＝３）の電圧値ＶｍｏおよびＶｍｕに対応するデジタル信号Ｄｏｕｔ１の値ＤｔｈｏおよびＤｔｈｕを設け、第１サンプリングの結果に基づいて算出したデジタル信号Ｄｏｕｔ１から、アナログ信号Ｖｃをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Ｄｏｆを生成する。これにより、第１の実施形態のＡ／Ｄ変換回路１００のように、アナログ信号範囲をＡ／Ｄ入力範囲よりもｎΔＶ以上の電圧範囲だけ狭める必要がなく、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲をオーバーレンジしてしまうことを、回避することができる。
【０１１７】
上記に述べたとおり、本第２の実施形態のＡ／Ｄ変換回路１００は、サンプリング期間Ｔｓよりも短い第１サンプリング期間Ｔｓ１で第１サンプリングを行い、第１サンプリングの結果に基づいて、予め定められたｍ個（本第２の実施形態では、ｍ＝３）のアナログオフセット信号の中から、実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号を選択する。これにより、アナログ信号範囲をＡ／Ｄ入力範囲よりも狭める必要なく、アナログ信号Ｖｇの電圧値がＡ／Ｄ入力範囲からオーバーレンジしてしまうことを、回避する。そして、選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、サンプリング期間Ｔｓの１／ｎのサンプリング期間の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する。すなわち、本第２の実施形態のＡ／Ｄ変換回路１００でも、第２サンプリング期間Ｔｓ２を１／ｎ（本第２の実施形態では、ｎ＝２）とする代わりに、アナログ信号範囲をｎ倍（２倍）に拡大することによって、同様の電圧分解能のデジタル信号Ｄｏｕｔを得る。これにより、アナログ信号範囲を狭めることなく、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、Ａ／Ｄ変換を高速化することができる。
【０１１８】
なお、本第２の実施形態のＡ／Ｄ変換回路１００では、ｍ＝３とし、３つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに、ｎ＝２とし、２倍に増幅したアナログ信号Ｖｃ、すなわち、アナログ信号Ｖｇで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２で第２サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数であるｍは、３以上の正の整数であればよく、本第２の実施形態で説明した値に限定されるものではない。例えば、ｎ＝２，ｍ＝４とし、４つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに２倍に増幅したアナログ信号Ｖｃで、従来のサンプリング期間Ｔｓの１／２とした第２サンプリング期間Ｔｓ２の第２サンプリングを行い、最終的なデジタル信号Ｄｏｕｔを算出する構成にすることもできる。また、本第２の実施形態のＡ／Ｄ変換回路１００でも、第１の実施形態のＡ／Ｄ変換回路１００と同様に、増幅する倍数およびサンプリング期間Ｔｓを短くするための除数であるｎは、２以上の正の整数であればよく、本第２の実施形態で説明した値に限定されるものではない。
【０１１９】
＜第３の実施形態＞
以下、本発明の第３の実施形態について説明する。図７は、本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。図７に示した固体撮像装置３００は、画素部３０１と、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５と、制御回路３０６と、を備えている。なお、図７においては、図１に示した本発明の第１、または第２の実施形態のＡ／Ｄ変換回路１００を、固体撮像装置３００に備えた場合の一例を示している。
【０１２０】
固体撮像装置３００は、画素部３０１の各画素７が発生した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路３０５によってＡ／Ｄ変換してデジタル信号Ｄｏｕｔとして出力する。
【０１２１】
制御回路３０６は、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５と、を駆動させるための制御信号を出力する。
【０１２２】
垂直走査回路３０２は、制御回路３０６から出力された制御信号に応じて、画素部３０１内の画素７を画素部３０１の行単位で選択し、選択した行の各画素７から生成された光電変換信号を信号処理回路３０４に出力させる。
【０１２３】
画素部３０１は、複数の画素７を行方向および列方向の二次元的に配置した画素アレイである。各画素７は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路３０２からの選択に応じて、生成した光電変換信号を信号処理回路３０４に出力する。
【０１２４】
信号処理回路３０４は、制御回路３０６から入力された制御信号に応じて、画素部３０１から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去した後、信号を増幅する。信号処理回路３０４は、増幅した信号をアナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路３０５に出力する。
【０１２５】
カラムＡ／Ｄ変換回路３０５は、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備えている。ただし、カラムＡ／Ｄ変換回路３０５内に備えたＡ／Ｄ変換回路１００は、Ａ／Ｄ制御回路１０３内のクロック生成回路１０３２、およびサンプリング制御回路１０３１をそれぞれ備える構成ではなく、全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０３２、およびサンプリング制御回路１０３１を１つのみ備えている。図７では、カラムＡ／Ｄ変換回路３０５内に備えた全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０３２とサンプリング制御回路１０３１とをまとめて、タイミング生成回路１１０として表している。各列に備えたＡ／Ｄ変換回路１００のそれぞれは、制御回路３０６から入力された制御信号に応じて、信号処理回路３０４から入力されたアナログ信号Ｖｉｎを、Ａ／Ｄ変換したデジタル信号Ｄｏｕｔを出力する。
【０１２６】
水平走査回路３０３は、制御回路３０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路３０５の各Ａ／Ｄ変換回路１００によってＡ／Ｄ変換されたデジタル信号Ｄｏｕｔを、画素部３０１の列単位で選択する。水平走査回路３０３が選択された列のデジタル信号Ｄｏｕｔが、固体撮像装置３００の出力として順次出力される。
【０１２７】
上記に述べたように、本第３の実施形態の固体撮像装置３００では、画素部３０１の各画素７が生成した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行って、アナログ信号Ｖｉｎを取得する。その後、カラムＡ／Ｄ変換回路３０５によってアナログ信号ＶｉｎをＡ／Ｄ変換したデジタル信号Ｄｏｕｔを出力する。このとき、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路１００は、従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓｕｍで、従来のＡ／Ｄ変換回路４００がサンプリング期間ＴｓでＡ／Ｄ変換したときと同等の電圧分解能のデジタル信号Ｄｏｕｔを出力することができる。
【０１２８】
このことにより、本第３の実施形態の固体撮像装置３００内のカラムＡ／Ｄ変換回路３０５は、図８に示した従来のＡ／Ｄ変換回路４００を画素部の各列に備えた、図示しない従来のカラムＡ／Ｄ変換回路がサンプリング期間ＴｓでＡ／Ｄ変換したときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くし、高速化することができる。
【０１２９】
また、本第３の実施形態の固体撮像装置３００では、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路として、図１に示した本発明の第１、または第２の実施形態のＡ／Ｄ変換回路１００を備えている。しかし、固体撮像装置３００に備えたカラムＡ／Ｄ変換回路３０５内には、上記に述べたように、全てのＡ／Ｄ変換回路１００に共通のタイミング生成回路１１０（クロック生成回路１０３２およびサンプリング制御回路１０３１）を１つのみ備えている。このため、本第３の実施形態の固体撮像装置３００では、クロック生成回路１０３２およびサンプリング制御回路１０３１を備えたＡ／Ｄ変換回路１００を、画素部３０１の列毎に備える場合よりも、固体撮像装置３００に備えるカラムＡ／Ｄ変換回路３０５の回路規模を削減することができる。この回路規模の削減は、固体撮像装置３００のように、狭小な領域内にＡ／Ｄ変換回路を搭載するような場合において有効であり、固体撮像装置３００は、回路規模が削減された状態で、従来の固体撮像装置と同等の電圧分解能のデジタル信号Ｄｏｕｔを、高速に出力することができる。
【０１３０】
なお、本第３の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備える場合について説明したが、画素部３０１の複数の列毎に１つのＡ／Ｄ変換回路１００を複数備える構成とすることもできる。すなわち、Ａ／Ｄ変換回路１００を画素部３０１の複数の列で共有する構成とすることもできる。このような構成であっても、同様に、Ａ／Ｄ変換回路１００の高速化の効果を得ることができる。
【０１３１】
また、本第３の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、全てのＡ／Ｄ変換回路１００に共通のタイミング生成回路１１０（クロック生成回路１０３２およびサンプリング制御回路１０３１）を１つのみ備える場合について説明したが、共通のタイミング生成回路１１０を、例えば、制御回路３０６や、水平走査回路３０３の中に備える構成とすることもできる。また、共通のタイミング生成回路１１０を、固体撮像装置３００の外部の制御装置に備える構成とすることもできる。これにより、固体撮像装置３００の回路規模を削減することができる。
【０１３２】
上記に述べたとおり、本発明を実施するための形態によれば、従来のＡ／Ｄ変換回路におけるサンプリング期間Ｔｓに対して、Ｔｓ１＜（１−１／ｎ）Ｔｓである第１サンプリング期間Ｔｓ１と、Ｔｓ２＝（１／ｎ）Ｔｓである第２サンプリング期間Ｔｓ２とを設定する。また、第１サンプリング期間Ｔｓ１や第２サンプリング期間Ｔｓ２に比べて非常に短いアナログ変換期間Ｔａを設ける。そして、第１サンプリング期間Ｔｓ１で第１サンプリングを行い、アナログ変換期間Ｔａの期間で、第１サンプリングの結果に基づいて、予め定められたｎ個のアナログオフセット信号の中から、入力されたアナログ信号を実際にオフセットするアナログオフセット信号を選択する。その後、入力されたアナログ信号を選択したアナログオフセット信号でオフセットし、ｎ倍に増幅したアナログ信号で、第２サンプリング期間Ｔｓ２の第２サンプリングを行う。そして、アナログオフセット信号を選択するための制御信号の値と第１サンプリングの結果とに基づいて、最終的なデジタル信号を算出する。従来のＡ／Ｄ変換回路が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くすることによるＡ／Ｄ変換の高速化を実現することができる。
【０１３３】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路を固体撮像装置内に搭載した場合に、従来の固体撮像装置が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、Ａ／Ｄ変換回路のサンプリング期間を短くすることによる固体撮像装置の高速化を実現することができる。これにより、従来の固体撮像装置に対して、デジタル信号の電圧分解能を犠牲にすることなく、高速な固体撮像装置を提供することができる。
【０１３４】
なお、本実施形態においては、例えば、アナログ変換回路１０３３およびアナログ変換回路２０３３において、入力されたアナログ信号Ｖｃからアナログ信号Ｖｇを生成する際に、アナログ信号Ｖｃからアナログオフセット信号を減算した後に増幅する場合について説明した。しかし、アナログ信号Ｖｇを生成する際の処理は、本発明を実施するための形態に限定されるものではない。例えば、入力されたアナログ信号Ｖｃを最初に増幅し、増幅されたアナログ信号Ｖｃからアナログオフセット信号を減算してアナログ信号Ｖｇを生成する構成、つまり、アナログ変換回路１０３３においては、減算回路１０３４と増幅回路１０３５とが逆の配置になっている構成とすることもできる。
【０１３５】
また、本実施形態においては、例えば、アナログ変換回路１０３３およびアナログ変換回路２０３３において、デジタルオフセット信号Ｄｏｆの値毎に１つアナログオフセット信号を備えている場合の例について説明した。しかし、アナログオフセット信号の電圧値は、図示した実際にアナログ信号Ｖｃをオフセットするアナログオフセット信号の電圧値を実現することができればよく、アナログオフセット信号の構成は、本発明を実施するための形態に限定されるものではない。例えば、複数の電圧値のオフセット信号をアナログ変換回路１０３３内に備え、デジタルオフセット信号Ｄｏｆの値に応じて選択されるアナログオフセット信号の電圧値を、複数のオフセット信号の電圧値の組み合わせで実現する構成とすることもできる。より具体的には、例えば、電圧値が１Ｖのアナログオフセット信号を選択する場合、電圧値が０．３Ｖのオフセット信号と、電圧値が０．７Ｖのオフセット信号とを組み合わせて、電圧値が１Ｖのアナログオフセット信号を実現することもできる。
【０１３６】
また、本実施形態においては、遅延素子１としてＮＡＮＤ回路およびＮＯＴ回路を使用した場合の例について説明したが、遅延素子１として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子１として、ＮＯＲ回路（否定論理和ゲート）、差動回路など、様々な構成の遅延素子であってもよい。
【０１３７】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１３８】
１００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
１０１・・・入力調整回路
１０２・・・遅延回路
１，１ａ，１ｂ・・・遅延素子
２・・・バッファ
１０３・・・Ａ／Ｄ制御回路
１０３１・・・サンプリング制御回路（Ａ／Ｄ制御回路，タイミング生成回路）
１０３２・・・クロック生成回路（Ａ／Ｄ制御回路，タイミング生成回路）
１１０・・・タイミング生成回路
１０３３，２０３３・・・アナログ変換回路（Ａ／Ｄ制御回路，アナログ変換回路）
１０３４，２０３４・・・減算回路（Ａ／Ｄ制御回路）
１０３５，２０３５・・・増幅回路（Ａ／Ｄ制御回路）
Ｖｍａｘ／ｎ，Ｖｍ／ｎ，Ｖｍｉｎ／ｎ・・・アナログオフセット信号
３，５・・・スイッチ（Ａ／Ｄ制御回路）
４，６・・・スイッチ（Ａ／Ｄ制御回路）
１０４・・・サンプリング回路
１０４１・・・ラッチ＆エンコーダ回路
１０４２・・・カウンタ
１０４３・・・ラッチ回路
１０５・・・デジタル生成回路
３００・・・固体撮像装置
３０１・・・画素部
７・・・画素
３０２・・・垂直走査回路
３０３・・・水平走査回路
３０４・・・信号処理回路
３０５・・・カラムＡ／Ｄ変換回路（Ａ／Ｄ変換装置）
３０６・・・制御回路
４００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
４０１・・・遅延回路
４０２・・・クロック生成回路
４０３・・・パルス位置数値化回路
４０３１・・・ラッチ＆エンコーダ回路
４０３２・・・カウンタ
４０３３・・・ラッチ回路
４０３４・・・減算回路
【特許請求の範囲】
【請求項１】
入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、
入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、
所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第１のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第１のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第２のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第２のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第２のサンプリングを行わせる、Ａ／Ｄ制御回路と、
前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、前記所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記Ａ／Ｄ入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記Ａ／Ｄ制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、
をさらに備え、
前記Ａ／Ｄ制御回路は、
前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記入力調整回路は、
前記入力電圧範囲の最大の電圧値から前記第１のデジタル信号の１ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記入力調整回路は、
前記入力電圧範囲の最小の電圧値に前記第１のデジタル信号の１ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記Ａ／Ｄ制御回路は、
前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したｎ個の前記アナログオフセット信号を設定し、
前記デジタルオフセット信号に応じて、ｎ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、
ことを特徴とする請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記Ａ／Ｄ制御回路は、
前記デジタルオフセット信号に対応したｍ（ｍ：正の整数、ｍ≧２ｎ−１）個の前記アナログオフセット信号を設定し、
該設定される１個目およびｍ個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、
前記デジタルオフセット信号に応じて、ｍ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項７】
入射された光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、
入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第１のサンプリングのときに、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力し、第２のサンプリングのときに、該アナログ信号をｎ（ｎ：正の整数、ｎ≧２）倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力するアナログ変換回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、
前記所定のアナログ・デジタル変換期間Ｔｓに対して、（１−１／ｎ）Ｔｓより短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、前記第１のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第１のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第１のサンプリングを行わせ、前記第２のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第２のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第２のサンプリングを行わせる、タイミング生成回路と、
を備え、
前記カラムＡ／Ｄ変換回路は、
前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路に入力するそれぞれのアナログ信号とし、
前記第２のサンプリングが終了した後に、それぞれの前記Ａ／Ｄ変換回路が出力した前記デジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、
ことを特徴とする固体撮像装置。
【請求項１】
入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、
入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、
所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第１のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第１のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力すると共に、前記第２のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第２のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第２のサンプリングを行わせる、Ａ／Ｄ制御回路と、
前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、前記所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記Ａ／Ｄ入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記Ａ／Ｄ制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、
をさらに備え、
前記Ａ／Ｄ制御回路は、
前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記入力調整回路は、
前記入力電圧範囲の最大の電圧値から前記第１のデジタル信号の１ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記入力調整回路は、
前記入力電圧範囲の最小の電圧値に前記第１のデジタル信号の１ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記Ａ／Ｄ制御回路は、
前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したｎ個の前記アナログオフセット信号を設定し、
前記デジタルオフセット信号に応じて、ｎ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、
ことを特徴とする請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記Ａ／Ｄ制御回路は、
前記デジタルオフセット信号に対応したｍ（ｍ：正の整数、ｍ≧２ｎ−１）個の前記アナログオフセット信号を設定し、
該設定される１個目およびｍ個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、
前記デジタルオフセット信号に応じて、ｍ個の前記アナログオフセット信号の中から１つのアナログオフセット信号を選択する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項７】
入射された光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、
入力されたＡ／Ｄ入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するｋ（ｋ：正の整数、ｋ≧２）個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第１のサンプリングのときに、入力されたアナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力し、第２のサンプリングのときに、該アナログ信号をｎ（ｎ：正の整数、ｎ≧２）倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記Ａ／Ｄ入力信号として前記遅延回路に出力するアナログ変換回路と、前記第１のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第１のデジタル信号と、該第１のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第２のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第２のデジタル信号を生成し、該デジタルオフセット信号と、該第２のデジタル信号とに基づいて、所定のアナログ・デジタル変換期間Ｔｓに対応した第３のデジタル信号を生成し、生成した該第３のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、
前記所定のアナログ・デジタル変換期間Ｔｓに対して、（１−１／ｎ）Ｔｓより短い期間の第１のサンプリング期間と、（１／ｎ）Ｔｓの期間の第２のサンプリング期間とを設定し、前記第１のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第１のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第１のサンプリングを行わせ、前記第２のサンプリング期間を開始するときに、前記パルス信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記遅延回路に出力し、該第２のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムＡ／Ｄ変換回路に備える全ての前記Ａ／Ｄ変換回路の前記サンプリング回路に出力して前記第２のサンプリングを行わせる、タイミング生成回路と、
を備え、
前記カラムＡ／Ｄ変換回路は、
前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路に入力するそれぞれのアナログ信号とし、
前記第２のサンプリングが終了した後に、それぞれの前記Ａ／Ｄ変換回路が出力した前記デジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、
ことを特徴とする固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１１５７１０（Ｐ２０１３−１１５７１０Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６１８７５（Ｐ２０１１−２６１８７５）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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