【課題】 スキャンチェーンの検査を好適に行うことが可能なスキャンチェーン検査装置及び検査方法を提供する。
【解決手段】 半導体装置１０のスキャンチェーンに検査信号を供給する検査信号供給部１８と、スキャンチェーンの各レジスタでの検査信号の信号レベルの時間変化を測定するレジスタ測定部２０と、測定部２０による測定結果に基づいて各レジスタにレジスタ番号を付与するレジスタ番号解析部５１を有する検査解析装置５０とによってスキャンチェーン検査装置１Ａを構成する。供給部１８は、信号長ｎが異なるｍ種類の検査信号列を供給する。解析部５１は、信号長ｎの検査信号列を用いた測定結果からスキャンチェーンの複数のレジスタをｎ個のグループに分けるグループ分けをｍ種類の検査信号列のそれぞれについて行い、その結果に基づいて各レジスタにレジスタ番号を付与する。 （もっと読む）

【課題】半導体集積回路の回路面積を小さくする。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。 （もっと読む）

【課題】スキャンテストに要する時間を削減するテストパタン作成方法を提供する。
【解決手段】テストパタン作成方法は、組み合わせ論理回路と少なくとも一つのスキャンチェーンとに関する情報を、記録媒体から読み出し、少なくとも一つのスキャンチェーンの入力側に近いフリップフロップから順番に抽出し（ステップＳ２１）、抽出したフリップフロップがスキャンキャプチャ動作によって組み合わせ論理回路から取り込むキャプチャデータと照合する期待値の必要性を判定し（ステップＳ２２〜Ｓ２５）、期待値が不要と判定されたフリップフロップが入力側から連続して存在するフリップフロップの数を取得し（ステップＳ２７）、スキャンチェーンに含まれるフリップフロップの総数と、取得したフリップフロップの数との差分を、スキャンキャプチャ動作後のスキャンシフト回数として決定する（ステップＳ２８）。 （もっと読む）

【課題】ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。 （もっと読む）

【課題】本発明の目的は、正確に挿し込んでも間違って挿し込んでも全て正常に使用できるマザーボード用デバッグカードを提供することである。
【解決手段】本発明のマザーボード用デバッグカードは、マザーボードの拡張スロットに電気的に接続されるコネクターと、前記マザーボードの故障をテストするテスティング回路と、前記コネクターと前記テスティング回路との間に接続される切り替え回路と、前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択する。 （もっと読む）

【課題】システムバスに接続された複数のプリント基板の試験を確実に行なうことを目的とする。
【解決手段】バウンダリスキャンテストソフトウェアを搭載しているコンピュータと、コンピュータの指示に基づいてＪＴＡＧ信号を生成するＪＴＡＧコントローラと、ボードＩＤ判定とＩ／Ｏ制御を行なう第１の制御回路と、第１の制御回路によって制御される第１のＩ／Ｏバッファと、第１の制御回路に接続された第１のコネクタと、ボードＩＤ判定とＩ／Ｏ制御を行なう第２の制御回路と、第２の制御回路によって制御される第２のＩ／Ｏバッファと、第２の制御回路に接続された第２のコネクタと、ＪＴＡＧバスと、システムバスと、システムバスを流れる信号をスキャンするシステムバススキャン回路と、を備えているプリント基板試験装置。システムバスとＪＴＡＧバスとシステムバススキャン回路はバックプレーンに実装されている。 （もっと読む）

【課題】ＤＵＴがテストされることができる周波数を増加させる。
【解決手段】テストシステムは、テストされる電子デバイス１１２の入力端子２０８，２１０と接触するプローブ１１０ｄ,１１０ｅ内を終端とする、通信チャネル２２０，２２２を備える。抵抗が、プローブの近くの通信チャネル２２０，２２２と接地の間に接続されている。抵抗は、端子の入力抵抗を減少させ、それによって入力端子２０８，２１０の立上がりおよび立下がり時間を減少させる。分路抵抗４０２，４０４が、各分岐内に設けられており、このことが、端子の入力抵抗を減少させ、それによって入力端子２０８，２１０の立上がりおよび立下がり時間を減少させる。分路抵抗４０２，４０４はまた、チャネルを戻る信号反射を減少、最小化、または除去するようにサイズ調整されてもよい。 （もっと読む）

【課題】電源電圧や電源電流の変化が微小であり、通常のＯＢＩＲＣＨ法では解析が困難な故障を解析する半導体集積回路の故障解析装置、方法を提供する。
【解決手段】半導体集積回路の出力端子の電圧を測定する電圧測定部と、半導体集積回路の内部回路であって出力端子に接続される内部回路の状態を設定するテストパターンを半導体集積回路に与えるテストパターン発生部と、レーザービームを内部回路の所定の領域に対して走査しながら照射し、照射された部分の抵抗値を変化させるレーザー走査部と、レーザー走査部及び電圧測定部と連動し、レーザービームを照射したときに、出力端子の電圧の変化したレーザービームの照射位置を検出して表示する故障位置表示部と、を備える。 （もっと読む）

【課題】プロトタイプの試験を行うための方法及びシステムを提供することである。
【解決手段】この方法は、第１のインタフェース・コンポーネントにおいて、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像に関連付けられた構成パラメータと、ランタイム制御情報とを受信することを含む。この方法は、さらに、第１のインタフェース・コンポーネントを使用して、構成画像をデバイスへ送信することを含む。第２のインタフェース・コンポーネントは、第１のインタフェース・コンポーネントから受信された構成画像及びランタイム制御情報のうち少なくとも１つに基づいて、タイミング及び制御情報を検証モジュールへ送信するように構成され得る。第２のインタフェース・コンポーネントからタイミング及び制御情報を受信することに応答して、検証モジュールは、デバイスを制御し、且つ/又は、ユーザ設計の少なくとも一部のデバイス状態を監視する。 （もっと読む）

【課題】試験時間に大きな影響を与えることなく、校正により半導体試験の精度を向上させる。
【解決手段】試験対象の半導体デバイスにテスト信号を出力するための切替可能な複数の経路と、経路の切替を指示する設定命令ブロックとテスト信号出力を指示する信号出力命令ブロックとを含んだテストユニットを１または複数個備えたテストプログラムを実行する制御部と、テストプログラムのテストユニット実行中において、設定命令ブロックの実行後、信号出力命令ブロックの実行前に、設定命令ブロックで設定された経路における校正データを取得し、取得した校正データを用いて、信号出力命令ブロックに基づいて出力されるテスト信号の補正を行なう校正処理部とを備えた半導体試験装置。 （もっと読む）

【課題】 被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法を提供する。
【解決手段】 テストプロセッサ１１２が第１制御信号および第２制御信号をそれぞれテスタ１１０内の第１パターン発生部１１４およびテストヘッド１２０内の第１パターン発生部１２４に伝送する（ＳＴ１５０）。第１パターン発生部１１４が第１パターンを第１半導体チップＤに入力し（ＳＴ１５２）、第１判定部１１６が第１半導体チップＤの不良可否を判断する（ＳＴ１５４）。一方、第２パターン発生部１２４が第２パターンを第２半導体チップＦに入力し（ＳＴ１６２）、第２判定部１２６が第２半導体チップＦの不良可否を判断する（ＳＴ１６４）。これにより、異なる第１半導体チップと第２半導体チップとを同時に検査できるようになり、異なる半導体チップを有する半導体パッケージを検査する時間を大幅に短縮することができる。 （もっと読む）

【課題】電流電圧のパルス特性を向上させて電流電圧のＤＣ特性に近づける。
【解決手段】半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート絶縁膜上に設けられ、ゲート絶縁膜上におけるゲート電極の端部の少なくとも一部においてゲート電極と接するゲート境界膜と、を備え、ゲート境界膜およびゲート絶縁膜は、同種の絶縁材料を含む半導体装置を提供する。ゲート電極およびゲート境界膜上に設けられた絶縁性の保護膜を更に備え、保護膜は、ゲート境界膜およびゲート絶縁膜とは別種の絶縁材料を含んでよい。 （もっと読む）

【課題】本発明は、高周波プローブを要さずにジッタ測定が可能なオンチップジッタデータ取得回路を提供することを目的とする。
【解決手段】本発明に係るオンチップジッタデータ取得回路１は、クロック信号を、遅延量選択信号で選択可能な複数の遅延量のいずれか１つの遅延量で遅延する可変遅延部１０と、クロック信号の位相と、可変遅延部で遅延されたクロック信号の位相とを比較して、位相比較信号を生成する位相比較信号生成部２０と、位相比較信号を所定の期間に亘り取得する位相比較信号取得部３０と、を有することを特徴とする。 （もっと読む）

【課題】試験装置を精度良く調整する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスへ試験信号を供給する供給部と、供給部から出力される信号の直流電圧を測定する測定部と、供給部から予め定められた周期信号を出力させた場合における測定部に測定される周期信号電圧に基づき、立上りエッジを出力する場合の供給部の出力時間と立下りエッジを出力する場合の供給部の出力時間との時間差である出力時間差を算出する第１算出部と、を備える試験装置を提供する。 （もっと読む）

【課題】ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現する。
【解決手段】ドライバ２１の出力部における信号波形を取得するパーピンＴＤＲ手段７１と、校正部９を有し、ドライバ２１のそれぞれは、校正部９の指令に基づき、第二の伝送路８１の一端に同時に到達するように信号を出力し、パーピンＴＤＲ手段７１は、ドライバのそれぞれの出力端において、信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１、４２と前記第二の伝送路８１の配線遅延の和を求める。 （もっと読む）

【課題】被試験デバイスの複数の異なる信号間での時間測定を効率よく行う試験装置を提供する。
【解決手段】自動試験装置は、複数のシステムモジュールを備える。各システムモジュールは、一の時間測定部を備える。時間測定部に備えられたグローバル・タイム・スタンプ・モジュールは、複数のグローバル・タイム・スタンプ・コアを備え、該コアはそれぞれ、少なくとも２つの情報を受信する情報受信部と、コア入力においてイベントを受信するイベント受信部と、コア入力で受信されるイベントから対象イベントを決定するイベント決定部と、対象イベントが決定されると、クロック情報に対応するタイム・スタンプ・カウンタの現在のステータスを記録するようにタイム・スタンプ・メモリに指示する指示部とを備える。グローバル・タイム・スタンプ・モジュールはさらに、複数のグローバル・タイム・スタンプ・コアに共通時間基準を供給する供給部を備える。 （もっと読む）

【課題】ユーザの使い勝手を向上することが可能な半導体試験装置を実現する。
【解決手段】異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、高速レート信号のレート長が設定されるレート長設定レジスタと、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定する演算制御部とを備える。 （もっと読む）

【課題】ピンの有効利用形態をとる場合でも、クロストークの少ない良好な試験が可能な、汎用性の高い半導体試験装置を実現する。
【解決手段】被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入した。 （もっと読む）

【課題】高速多値信号を試験可能な試験装置を提供する。
【解決手段】試験装置２は、ＤＵＴ１から出力される被試験信号Ｓ１であって、その値に応じて電圧レベルが変化する被試験信号Ｓ１を試験する。パターン発生器ＰＧは、Ｉ／Ｏ端子Ｐ_ＩＯに入力される被試験信号Ｓ１の期待値を示す期待値データＥＸＰを発生する。しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈを、被試験信号Ｓ１と同期して生成する。比較部１２は、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴをそれと対応するしきい値電圧Ｖｔｈと比較する。電圧変調器１１は、しきい値電圧Ｖｔｈを、所定の電圧範囲で変化させる。 （もっと読む）