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Fターム[2G132AK00]の内容

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【課題】磁気抵抗効果素子を用いて電流を検知するセンサを備えた半導体装置に関する。簡単な構成により、電流の検出を高精度に実現することを目的にする。
【解決手段】半導体回路が形成された基板と、基板に配設された第1の配線部材と、第1の配線部材に立設された垂直配線部材と、垂直配線部材に接続され第1の配線部材と平行に架設された第2の配線部材と、垂直配線部材に対向配置された第1の磁電変換素子と、垂直配線部材をはさんで第1の磁電変換素子と対向する第2の磁電変換素子と、第1の磁電変換素子と第2の磁電変換素子を直列に接続する第1の素子配線と、第1の素子配線の中点が入力される第1の増幅回路とを備えている。 (もっと読む)


【課題】外部ループバックテストが容易な半導体装置を提供する。
【解決手段】主面に形成された格子状のダイシングライン14、15と、ダイシングライン14、15で囲まれた矩形状格子に形成され、信号出力パッド24有する送信回路22と、信号入力パッド25を有する受信回路23と、送信回路22および受信回路23に入出力されるデータを処理する内部回路21とを有する複数の集積回路12と、ダイシングライン14、15上に形成され、信号出力パッド24と信号入力パッド25間を電気的に接続する信号配線26とを具備する。 (もっと読む)


【課題】低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能な通信試験回路を提供する。
【解決手段】本発明の通信試験回路100は、変調クロック信号12を生成する周波数拡散クロック生成回路6と、疑似ランダムパタン生成回路7と、変調クロック信号12で疑似ランダムパタンを変調し、送信信号11を生成する信号生成部4と、を備える送信部1と、送信信号11から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路8と、再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号15を出力する検出回路10と、を備える受信部2と、受信部2から入力されるエラー情報を示す信号15からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部3と、を備える。 (もっと読む)


【課題】等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングについて、正確に、かつ手間や時間を掛けない方法を提供する。
【解決手段】1つのスクライブTEGはMOSFETであれば評価素子3と4個の電極端子4a、4b、4c、4d及び評価素子と電極端子を電気的に接続する配線5により構成されている。抵抗体であれば評価素子と2個の電極端子及び評価素子3と電極端子を電気的に接続する配線5により構成されている。電極端子は異なる大きさで、等ピッチに並んでいる。スクライブ領域2には評価素子と電極端子及びスクライブTEGの評価素子と電極端子を接続する配線が存在する領域を避けるようにして配線層毎に配線ダミーが配置されている。 (もっと読む)


【課題】、半導体装置の信頼性を効率良く試験できるようにする。
【解決手段】半導体装置1は、配線基板3上にデバイスチップ4が搭載されており、デバイスチップ4の上にはサーモチップ10が取り付けられている。デバイスチップ4及びサーモチップ10は樹脂11で封止されており、サーモチップ10には電源端子38及び接地端子39を介して外部から電力が供給されるようになっている。サーモチップ10が発熱すると、これに密着しているデバイスチップ4の部分が加熱される。この状態で、デバイスチップ4に所定のテストパターンを入力して動作をチェックする。 (もっと読む)


【課題】セルフリフレッシュ動作後にDLL回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、DLL回路と制御部とを含む。DLL回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、DLL回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、DLL回路にロック動作を実行させない。 (もっと読む)


【課題】ウエハの製造を分析するためのアッセンブリを提供する。
【解決手段】ウエハが部分的に製造された状態である時点からでも、ウエハの製造を分析することができる。特定の性能パラメータ値は、ウエハのダイの能動領域の複数の箇所で決定することができる。特定の性能パラメータが、製造の特定の製造プロセスを示すことは周知である。このとき、評価情報は、複数の箇所における性能パラメータ値の変動に基づいて得ることができる。これは、ダイから生成されるチップの有用性に影響を及ぼさずに実施可能である。評価情報は、性能パラメータ値が示した特定の製造プロセスを含む1つ以上のプロセスが実施された方法を評価するために使用することができる。 (もっと読む)


【課題】初期不良を効率的に排除する。
【解決手段】端子11a、11mと、端子11a、11m間を直列形態で接続する第1〜第2n+1(nは1以上の整数)の抵抗素子(抵抗素子群12)と、第1の抵抗素子の一端が接続される端子11aを第0のノードとし、第2n+1の抵抗素子の他端が接続される端子11mを第2n+1のノードとし、第i(i=1〜2nの整数)の抵抗素子の他端および第i+1の抵抗素子の一端の接続点を第iのノードとし、第0〜第2n+1のノードのいずれか一点を選択して出力可能とする選択回路14と、第2k(k=0〜nの整数)のノードを全て短絡可能とするスイッチ群15aと、第2k+1のノードを全て短絡可能とする第2のスイッチ群15bと、を備える。第2kのノード、第2k+1のノードを全て短絡状態とし、その後、端子11a、11m間に所定の電圧を一時的に印加する。 (もっと読む)


【課題】回路規模を抑制する遅延発生装置及びICテスタを実現することを目的にする。
【解決手段】本発明は、基準クロックによりカウントを行うカウンタと、このカウンタのカウント値と遅延データとを加算する加算器と、遅延トリガ信号と基準クロックとを入力し、論理積を行う論理積回路と、この論理積回路の出力を書き込みクロックとして、加算器の出力を入力するFIFOと、このFIFOの出力とカウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号をFIFOの読み出しクロックとする一致検出回路とを備えたことを特徴とするものである。 (もっと読む)


【課題】不揮発性メモリ及び/又は揮発性メモリの不良箇所を救済可能な新たな半導体集積回路を提供する。
【解決手段】救済対象の不揮発性メモリと、前記不揮発性メモリをテストするテスト回路と、前記不揮発性メモリの不良箇所のアドレス及び正常データを保持することが可能な救済情報保持回路と、前記不揮発性メモリの不良箇所を救済するのに利用可能な救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、前記不揮発性メモリの不良箇所のアドレス及び正常データを前記救済情報保持回路から前記救済メモリに書き込み、前記不揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路。 (もっと読む)


【課題】バスシステムの検証に必要となる検証シナリオを効率的かつ網羅的に作成する。
【解決手段】検証対象となるバスシステムを構成する複数のハードウェアブロックの中から、相互にアクセス可能な任意のアクセス元およびアクセス先のハードウェアブロックを抽出し、アクセス元のハードウェアブロックからアクセス先のハードウェアブロックに辿り着くまでのパスを探索する。そして、探索されたパスごとに、アクセス先のハードウェアブロックに割り当てられたアドレス範囲へのアクセスが発生した場合における、アクセス元のハードウェアブロックのトランザクションを検証するための検証シナリオを作成し、その検証シナリオを当該検証シナリオに対応するパスと関連付けて出力する。 (もっと読む)


【課題】検査ヘッドの移動状態を作業者に事前に報知し得る回路基板検査装置を提供する。
【解決手段】(a×b)個(一例としてaは5でbは6)の同種の回路基板12で構成される基板群(一例として6枚)に同時に接触可能な検査ヘッド3と、検査ヘッド3を移動させる移動機構4と、回路基板12が多面付けされた1枚のワーク11に対して、移動機構4に対する制御を実行して基板群単位で検査ヘッド3を順次接触させつつ検査を実行する処理部6とを備えた回路基板検査装置1であって、処理部6は、検査ヘッド3のワーク11への移動に先立ち、移動機構4に対する制御の実行によってワーク11上で移動される検査ヘッド3の移動状態を表示部8に表示させる検査シミュレーション処理を実行する。 (もっと読む)


【課題】外部負荷を通信制御回路として入れたテスト手法に関して、追加の遅延素子・遅延回路を必要としない。
【解決手段】半導体集積回路内にある入出力バッファ群を利用して負荷(遅延)回路を実現する。具体的には、入出力ループ制御回路が、入出力バッファを負荷として使用するための負荷付きループ制御レジスタの値により入出力バッファで構成される接続負荷の切断・接続を行う。入出力ループ制御回路は、第1マルチプレクサ、第2マルチプレクサ、及び第3マルチプレクサを含む。第1マルチプレクサ、第2マルチプレクサ、及び第3マルチプレクサは、それぞれ入出力バッファに接続され、配線接続経路を制御する。負荷付きループ制御レジスタは、レジスタの設定状態により、第1マルチプレクサ、第2マルチプレクサ、及び第3マルチプレクサの各々の切断、接続の選択を行う。 (もっと読む)


【課題】本発明によれば、高品質な半導体装置を提供することにある。
【解決手段】本発明による半導体装置100は、P型ウェル9とP型ウェル9上に形成されるN型拡散層2とを備える半導体素子30と、N型ウェル8上に形成されるP型拡散抵抗40とを具備する。P型拡散抵抗40の一端10は、外部端子400に接続される。又、P型拡散抵抗40の他端50は、N型ウェル8とN型拡散層2とに電気的に接続される。 (もっと読む)


【課題】入出力端子金具と入出力回路を備えた基板とそれらを覆う外装カバーとが確りと固定された測定機器の入出力回路ユニットを提供する。
【解決手段】測定機器の入出力回路ユニットは、測定機器の本体に挿入され、本体側の電気回路と電気的な連結がなされる入出力回路の組み込まれる基板7を備え、外装カバーに覆われた入出力回路ユニットにおいて、該基板7にねじ止めされて機械的な連結がされるとともに、電気的な接続がされる入出力端子金具を有し、該入出力端子金具の外筒3a・3b・3c・3dに、外装カバーと係合する係止リブ2が設けられている。 (もっと読む)


【課題】各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供する。
【解決手段】本実施形態の半導体メモリ試験装置は、デュアルポートメモリM1、M2と、選択器DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SELと、NOR素子Rと、AND素子Aとから構成されている。信号WDATA1、WDATA2は、デュアルポートメモリM1、M2への書き込み信号である。信号LINEは、デュアルポートメモリM1、M2のライン番号指定のための信号である。 (もっと読む)


【課題】クロック経路へクロック切替回路を付加することなく、テスト中の消費電力を低減させる。
【解決手段】ロジック回路のBISTを行うためパターンを生成するパターン生成器、ロジック回路が出力したデータを圧縮し出力するパターン圧縮器、パターン生成器、パターン圧縮器を制御しロジック回路のスキャンパスがパターンをシフトする動作を制御するロジックBIST制御部を有するロジックBIST、メモリ、メモリにBISTを行うメモリBIST回路とを備え、メモリBIST回路がメモリにBISTを行う間、ロジックBIST回路は低消費電力モードに設定され、パターン生成器はロジックBIST回路が低消費電力モードに入る直前におけるデータの保持状態を維持しパターンに替えて固定値を生成してロジック回路に入力し、パターン圧縮器はロジックBIST回路が低消費電力モードに入る直前におけるデータの保持状態を維持し圧縮動作を停止する。 (もっと読む)


【課題】トリミングデータはチップ毎に固有のランダムなデータであるため、外部装置により複数チップを同時測定している場合、チップ個別の制御が必要となり、テスト時間・テストプログラム開発工数等のテストコストやテストプログラム複雑化によるヒューマンエラー増大を招く。
【解決手段】チップ内部でトリミング値を算出して不揮発性メモリに記憶し、必要に応じてトリミングデータを取り出して、リファレンスセルのVtレベルやオシレータの周波数を調整する。チップ毎に固有のランダムなトリミングをチップ内部で行えるので、外部装置により複数チップを同時測定している場合でも、チップ個別の制御が不要となる。このため、テスト時間・テストプログラム開発工数等のテストコストを削減でき、テストプログラム複雑化によるヒューマンエラーを低減できる。 (もっと読む)


【課題】異常の有無の判定や、異常発生箇所や原因の特定ができる部品製造工程のモニタ方法、及び該モニタ方法に使用可能な簡素で低廉なモニタ装置を提供する。
【解決手段】本発明のモニタ装置1は、半導体部品に対して外形及び端子位置の互換性があり、かつ静電現象に対する同等以上の感受性をもつ外囲体2と、該外囲体に保持されて該静電現象を感受し、電気的信号を出力する静電感受部3と、該電気的信号を検出する信号検出部(信号変換部4及び検出本体部5)と、該信号検出部の検出状態を外部から観測可能にする観測部(信号出力部6及び観測端子7)と、を備える。本発明のモニタ方法は、該モニタ装置を製造途中の該半導体部品に混入させる混入工程と、該製造工程を稼働させて所定の手順により部品を製造するとともに、同じ該手順を該モニタ装置に施すモニタ工程と、該製造工程を終えた下流側で該モニタ装置を検査する検査工程と、からなる。 (もっと読む)


【課題】 電子基板などのワークの検査を非接触で検査できる、検査構成の利用効率が高いワーク検査システムを提供する。
【解決手段】 本発明は、電子回路部を有する製造工程を移動する被検査対象ワークを、検査装置の検査制御部が主導権をとって検査するワーク検査システムに関する。被検査対象ワークはRFIDタグを備え、検査装置は検査制御部の制御下でRFIDタグをアクセス可能な質問器を備える。RFIDタグは、電子回路部の所定箇所のアナログ信号のレベル情報を取り込むことができるアナログインタフェース部を有する。検査制御部は、アナログ信号のレベル情報を取り込んで行う検査を実行する。 (もっと読む)


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