【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】ドレインリーク電流を低減することが可能な窒化物半導体素子の製造方法を提供する。
【解決手段】ヘテロ電界効果トランジスタ１の製造方法は、ドリフト層２０ａを支持基板１０上にエピタキシャル成長させる工程と、水素ガスをキャリアガスとして用いて、ｐ型半導体層である電流ブロック層２０ｂをドリフト層２０ａ上に１０００℃以上でエピタキシャル成長させる工程と、窒素ガス、アルゴンガス、ヘリウムガス及びネオンガスからなる群より選ばれる少なくとも一種のガスをキャリアガスとして用いて、コンタクト層２０ｃを電流ブロック層２０ｂ上にエピタキシャル成長させる工程と、を備える。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。 （もっと読む）

【課題】エピタキシャル成長により形成された結晶膜の成長面内における物性値を均一な値に近づける。
【解決手段】第１化合物半導体および第２化合物半導体を積層した積層半導体を含み、前記第１化合物半導体の所定物性値が第１面内分布を有し、前記第２化合物半導体の前記所定物性値が前記第１面内分布とは異なる第２面内分布を有し、前記積層半導体における前記所定物性値の面内分布の幅が、前記第１面内分布の幅または前記第２面内分布の幅より小さい半導体基板を提供する。 （もっと読む）

【課題】基板上に位置するＢｉＦＥＴにおいて、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成させる。
【解決手段】基板上に位置するＢｉＦＥＴ１００は、基板の上に位置するエミッタ層部分１２２を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分１２６をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴ１０６をさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分１４６はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に直接接して位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。 （もっと読む）

【課題】ＡｌＧａＡｓ／ＩｎＧａＰ界面の遷移層の形成を抑制する。
【解決手段】ヒ素化合物からなる第２半導体と、リン化合物からなる第３半導体とを含み、前記第２半導体と前記第３半導体とが接触しており、前記第２半導体が第１原子を第２濃度で含有し、かつ第２原子を含有し、前記第１原子が前記第２半導体に第１伝導型のキャリアを発生させ、前記第２濃度が、前記第２半導体にドープする前記第１原子の量を増加するに従い増加するキャリア数が飽和し始める前記第１原子の濃度以上の濃度であり、前記第２原子が前記第２半導体におけるフェルミ準位と電荷中性準位との差を小さくする半導体基板提供する。 （もっと読む）

【課題】高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供すること。
【解決手段】半絶縁性基板１上に、ｎ型半導体より成る真性エミッタ層１６と、ｐ型ドーパントを高濃度でドーピングされ、真性エミッタ層１６よりも狭いバンドギャップを有する半導体より成るベース層９と、ベース層９と同じ半導体より成るコレクタ層１０とを、この順序で積層して成るへテロ接合バイポーラトランジスタにおいて、真性エミッタ層１６の周囲に、高抵抗領域１５が設けられ、高抵抗領域１５と真性エミッタ層１６との間に、真性エミッタ層１６の半導体と同じ半導体から成るガードリング領域１７が設けられ、真性エミッタ層１６とベース層９との接合面が、ガードリング領域１７の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減しながらデバイスの特性を向上できるようにする。
【解決手段】半導体装置（ＨＦＥＴ）は、ＳｉＣ基板１１上にバッファ層１２を介在させて形成された第１の窒化物半導体層１３と、該第１の窒化物半導体層１３の上に形成され、該第１の窒化物半導体層１３の上部に２次元電子ガス層を生成する第２の窒化物半導体層１４と、該第２の窒化物半導体層１４の上に選択的に形成されたオーム性を持つ電極１６、１７とを有している。第２の窒化物半導体層１４は、底面又は壁面が基板面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを有し、オーム性を持つ電極１６、１７はコンタクト部１４ａに形成されている。 （もっと読む）

【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０^１７ｃｍ^−３以下である第３の半導体層１１１と、を備えるものである。 （もっと読む）

【課題】バイポーラトランジスタにおいて、耐圧改善のためにコレクタ濃度を低くした際のトランジスタとしての性能低下を抑制する。
【解決手段】バイポーラトランジスタ１００は、コレクタ層３上に、エピタキシャル成長されたヘテロ接合の真性ベース層５０を有する。真性ベース層５０は、分離層４に囲まれたコレクタ層３上に配置され、コレクタ層３の表面部に、Ｎ型不純物層３０が形成されている。Ｎ型不純物層３０の不純物濃度は、Ｎ型不純物層３０の下方におけるコレクタ層３の不純物濃度よりも高い。Ｎ型不純物層３０と真性ベース層５０との間に、Ｎ型不純物層３０及び真性ベース層５０よりも不純物濃度が低いエピタキシャル成長層が形成されている。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体を備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）と、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】耐破壊性に優れたヘテロ接合バイポーラトランジスタを提供する。
【解決手段】サブコレクタ層と、第１コレクタ層、第２コレクタ層、第３コレクタ層及び第４コレクタ層を有しサブコレクタ層上に形成されたコレクタ層と、コレクタ層上に形成されたベース層と、ベース層上に形成され、ベース層を構成する半導体よりも大きなバンドギャップを有する半導体から構成されるエミッタ層とを備え、第１コレクタ層は、第２コレクタ層、第３コレクタ層及び第４コレクタ層を構成する半導体と異なる半導体から構成されてサブコレクタ層上に形成され、第４コレクタ層は、第２コレクタ層の不純物濃度よりも低い不純物濃度で第１コレクタ層上に形成され、第２コレクタ層は、サブコレクタ層の不純物濃度よりも低く第３コレクタ層の不純物濃度よりも高い不純物濃度で第４コレクタ層上に形成され、第３コレクタ層は、第２コレクタ層とベース層との間に形成される。 （もっと読む）

【課題】ボンディングパッドの剥がれを防止し、かつボンディングパッド間におけるリーク電流の発生を防止することができる半導体装置及びその製造方法を提供すること。
【解決手段】ＨＢＴ（ヘテロ構造バイポーラトランジスタ）が構成要素の１つとして集積された半導体装置１１０は、半絶縁性ＩｎＰ基板１１上に、順次、エッチングストップ層１２、コレクタコンタクト層１３、コレクタ層１４、傾斜コレクタ層１５、セットバック層１６、ベース層１７が形成された構成を有し、ベース層１７はＩｎＧａＡｓで構成された薄膜であってＰを含まず、このベース層１７上にＳｉＮ２３が形成され、ＳｉＮ２３上にボンディングパッド２５が形成された構成を有する。 （もっと読む）

【課題】最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線を例とする絶縁物細線の埋め込みを可能にし、低消費電力での超高速動作が可能なバイポーラトランジスタの製造方法を提供すること。
【解決手段】半絶縁性基板１上にサブコレクタ層２を形成する工程と、サブコレクタ層２上に絶縁物３の細線を形成する工程と、サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程とを有するバイポーラトランジスタの製造方法において、前記サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程は、コレクタ層２の表面をエッチングする工程を含むことを特徴とするバイポーラトランジスタの製造方法を構成する。 （もっと読む）

半導体構造体は、基板（１２）と、基板を覆うシード層（１３）と、シード層上に配置されるシリコン層（２２）と、シリコン層中のトランジスタデバイス（２７）と、シード層上に配置されるＩＩＩ−Ｖ族デバイスと、複数の電気コンタクトと、を備え、それぞれの電気コンタクトは、ＴｉＮまたはＴａＮの層（３２）と、ＴａＮまたはＴｉＮの層上の銅またはアルミニウムの層（３４）と、を備え、電気コンタクトの１つは、トランジスタ（２７）に電気的に接続され、電気コンタクトの別の１つは、ＩＩＩ−Ｖ族デバイスに電気的に接続される。 （もっと読む）

【課題】ショットキーバリア量子井戸のトンネルトランジスタを提供する。
【解決手段】素子構造は、一つ或は複数の導電ベースリージョン３３、第一半導体バリアーリージョン、第二半導体バリアーリージョン、導電エミッタリージョン３１、導電コレクタリージョン３５などを含み、第一半導体バリアーリージョン或は第二半導体バリアーリージョンのサイズは１００Åより小く、第一ショットキーバリアの接合を第一半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第二ショットキーバリアの接合を第二半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第三ショットキーバリアの接合を導電エミッタリージョンと第一半導体バリアーリージョンのインターフェイスで生じ、第四ショットキーバリアの接合を導電コレクタリージョンと第二半導体バリアーリージョンのインターフェイスで生じる。 （もっと読む）

【課題】本発明は、半導体装置及びその製造方法等に関し、バイポーラトランジスタの面積を縮小してトランジスタの高集積化が可能な半導体装置及びその製造方法等提供する。
【解決手段】本発明に係る半導体装置及びその製造方法は、第１導電型半導体にベース領域６を形成後、第１のシリコン窒化膜８及びシリコン酸化膜９を形成する。シリコン酸化膜に溝を形成し、第２のシリコン窒化膜１０を形成する。第１及び第２のシリコン窒化膜をエッチバックすることでカバー膜１０ａを形成する。溝の底面上及びカバー膜の内側にポリシリコンエミッタを形成し、第３のシリコン窒化膜１３を形成する。第３のシリコン窒化膜及びカバー膜をマスクとして自己整合的にシリコン酸化膜をエッチングすることで、カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成し、ベース領域を露出させ、導電膜１７ａを形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】半導体装置の製造方法に関し、特に半導体ウエハの枚葉処理における湿式エッチング装置のクリーンルーム占有床面積の拡大を防止し、生産性の向上を図ること、並びにそれに伴う歩留改善、間接材料の使用量低減可能な作業方法の確立を図る。
【解決手段】本発明の半導体ウエハ１のエッチング方法は、半導体ウエハ１を床面に対して垂直に保持した状態でエッチングするもので、吸着チャック１０に垂直に保持された半導体ウエハ１と垂直状態で相対するエッチング機構１３の正面部１７並びに凸部１８の間に、上から下に流れる落ちるエッチング液による薬液層１９を形成しつつ、半導体ウエハ１を低速回転させながらエッチングする。 （もっと読む）