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Fターム[5F082BA21]の内容

バイポーラIC (6,722) | 素子構造 (2,196) | コレクタ (273)

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【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】InPの半導体基板21上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード50において、半導体基板21上にエピタキシャル結晶成長させた層には、p型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板21よりも小さい材料からなるp領域50dと、p領域50dの半導体基板21寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域50cと、I領域50cの半導体基板21寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板21よりも大きい材料からなり、I領域50cから半導体基板21側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域50bが含まれている。 (もっと読む)


【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるESD保護特性の良好なESD保護素子を実現する。
【解決手段】適切な不純物濃度のN+型埋め込み層2とP+型埋め込み層3からなるPN接合ダイオード35と、P+型拡散層6と繋がるP+型引き出し層5aをエミッタ、N−型エピタキシャル層4をベース、P型半導体基板1をコレクタとする寄生PNPバイポーラトランジスタ38とでESD保護素子を構成する。P+型埋め込み層3はアノード電極10に接続され、P+型拡散層6と、それと接続され、取り囲むN+型拡散層7とはカソード電極9に接続される。カソード電極9に正の大きな静電気が印加されるとPN接合ダイオード35がブレークダウンし、そのときの放電電流I1によりP+型引き出し層5aよりN−型エピタキシャル層4の電位が下がり寄生PNPバイポーラトランジスタ38がオンし、大きな放電電流I2が流れる。 (もっと読む)


【課題】 メモリの動作特性の向上を図る。
【解決手段】実施形態の抵抗変化型メモリは、ビット線BLとワード線WLと、第1エミッタ21と、第1ベース23と、第1コレクタ22とを有する、第1駆動型の第1バイポーラトランジスタ2と、第2エミッタ31と、第2ベース33と、第2コレクタ32とを有する第2駆動型の第2バイポーラトランジスタ3と、第1及び第2端子を有する抵抗変化型メモリ素子1と、を具備し、メモリ素子1の第1端子は第1及び第2エミッタ21,31に接続され、メモリ素子1の第2端子は、ビット線BLに接続され、第1及び第2ベース23,33はワード線WLに接続される。 (もっと読む)


【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板240内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 (もっと読む)


【課題】同一基板上にヘテロ接合バイポーラトランジスタ(HBT)と電界効果トランジスタ(FET)とが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】HBT101Aにおいては、サブコレクタ層が複数の半導体層13〜15の積層構造からなり、かつ、サブコレクタ層においてコレクタ層17より張り出した部分上にコレクタ電極28が形成されている。FET101B、101Cにおいては、HBT101Aのサブコレクタ層をなす複数の半導体層のうち半導体基板1側の少なくとも1層の半導体層13が、キャップ層の少なくとも一部の層を兼ねている。HBTサブコレクタ層の総膜厚が500nm以上であり、FETキャップ層の総膜厚が50nm以上300nm以下である。 (もっと読む)


半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の(より高い)電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。 (もっと読む)


【課題】電子デバイスのスイッチング速度等の性能を向上させる。半導体基板の結晶性を向上させる。
【解決手段】ベース基板と、絶縁層と、SiGe1−x結晶層とをこの順に有する半導体基板であって、SiGe1−x結晶層上に設けられる阻害層と、SiGe1−x結晶層に格子整合または擬格子整合している化合物半導体とを備え、阻害層はSiGe1−x結晶層にまで貫通する開口を有し、かつ化合物半導体の結晶成長を阻害する半導体基板を提供する。また、上記開口の内部でSiGe1−x結晶層に格子整合または擬格子整合する化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 (もっと読む)


【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、5VのCMOSペア、12VのCMOSペア、5VのNPN、5VのPNP、いくつかの形状の横型トレンチMOSFET、および30V横型N−チャネルDMOSを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 (もっと読む)


【課題】ESD耐量の高い半導体装置を提供する。
【解決手段】半導体基板表面に設けられた半導体基板よりも不純物濃度が高いPW層24と、半導体基板表面にPW層24と接して設けられた半導体基板よりも不純物濃度が高いNW層23と、PW層24内の半導体基板表面に設けられたPW層24よりも不純物濃度が高いp+ベース層5と、NW層23内の半導体基板表面に設けられたNW層よりも不純物濃度が高いn+コレクタ2層と、p+ベース層5とn+コレクタ層2の間に位置しPW層24内の半導体基板表面に設けられたPW層24よりも不純物濃度が高いn+エミッタ層6と、n+コレクタ層2とPW層24の間にn+コレクタ層2と接して設けられたn+コレクタ層2より不純物濃度が低くNW層23より不純物濃度が高いn±層10を有する半導体装置とした。 (もっと読む)


【課題】 EMC耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層4により区画された第1および第2の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第1の島状領域においてベース層6およびエミッタ層7により形成される第1のツェナーダイオードZD1が入出力端子SGに順方向接続されている。また、第1の島状領域を形成するコレクタ層3は電気的に浮遊な状態になっているため、コレクタ層3およびアイソレーション層4が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子SGから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 (もっと読む)


【課題】微細加工が求められる半導体装置であるBiCMOSの製造方法に関し、特に半導体基板上に形成されるエピタキシャル層の表面の平坦性を向上することを課題とする。
【解決手段】本発明のBiCMOSの製造方法は、P型シリコン基板1の主面をエッチングしてくぼみ部32を形成する第1工程と、くぼみ部32を被覆するシリコン酸化膜22をマスクにして当該P型シリコン基板1にN+型埋め込み層2を形成する第2工程と、N+型埋め込み層2を含むP型シリコン基板1の主面を熱酸化して、P型シリコン基板1上にシリコン酸化膜22を含むシリコン熱酸化膜25を形成する第3工程と、シリコン熱酸化膜25を除去した後、N+型埋め込み層2を含むP型シリコン基板1の主面上にN型エピタキシャル層を形成する第4工程と、を含む。 (もっと読む)


【課題】高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ない過電圧保護回路を提供する。
【解決手段】端子VDDと、NPNトランジスタTr1のベース端子との間に接続されたダイオードD1と、NPNトランジスタTr1のベース端子と、NPNトランジスタTr1のエミッタ端子との間に接続されたキャパシタC1とを有し、ダイオードD1は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、NPNトランジスタTr1は、前記トリガ電流信号により、コレクタ−エミッタ端子間に第1の電流を流す。 (もっと読む)


【課題】 CMOSデバイスのプロセスで、副産物的に作成できる縦型PNPトランジスタ等のバイポーラトランジスタに有効利用する。
【解決手段】 N―MOSトランジスタは、P型ウエル32−1にドレイン領域37、ソース領域38、及びチャネルストッパー39として形成される。P−MOSトランジスタは、半導体基板31−1の表面に、ドレイン領域40、ソース領域41、及びチャネルストッパー42として形成される。チャネルストッパー42と同時に、すなわち同じ工程で、p型ウェル32−2にはバイポーラトランジスタを形成するベース領域43が形成される。また、P−MOSトランジスタのドレイン/ソース領域40,41と同時に、バイポーラトランジスタのエミッタ領域49及びコレクタ領域の電極取り出し部48が形成される。 (もっと読む)


【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】n型コレクタ層11上に配置されたp型ベース層12bと、p型ベース層12b上に配置されたn型エミッタ層13bと、p型ベース層12b上にp型ベース層12bを包囲するように配置されたn型ベースコンタクト層21と、n型コレクタ層11上にp型ベース層12bと離隔して配置されたp型アノード層12cと、n型エミッタ層13bに接続されたエミッタ電極16cと、p型ベース層12bおよびn型ベースコンタクト層21に接続されたベース電極16aと、p型アノード層12cに接続され、かつエミッタ電極16cと共通接続されたアノード電極16bと、エミッタ電極16cとベース電極16a間に接続された第1抵抗R1と、ベース電極16aに接続された第2抵抗R2とを備える。 (もっと読む)


【課題】 本発明の目的はESD保護素子の平面サイズの増大を図ることなく、良好なESD特性を得る。
【解決手段】 第1導電型の第1半導体領域1と、所定の間隔を有してそれぞれ設けられた第1電極11および第2電極12と、第1半導体領域の表面側に設けられた第2導電型の第2半導体領域2と、当該領域の表面側にそれぞれ設けられた第1導電型の第3半導体領域3および第4半導体領域4と、第3半導体領域内であって当該領域の表面側に設けられて、第1電極と電気的に接続された第2導電型の第5半導体領域5と、第4半導体領域内であって当該領域の表面側に設けられて、第2電極と電気的に接続された第2導電型の第6半導体領域6と、を備えており、第2半導体領域、前記第3半導体領域および前記第4半導体領域は、それぞれが浮遊電位に保たれていることを特徴とする。 (もっと読む)


【課題】同一基板上に形成された縦型PNPトランジスタとNPNトランジスタの両方の特性向上が図られた半導体装置を提供する。
【解決手段】半導体装置はPNPトランジスタ50を備えている。PNPトランジスタ50は、第1のP型コレクタ領域3bと、第1のP型コレクタ領域3bの底面を覆い、第1のP型コレクタ領域3bの不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第1のN型埋め込み領域2と、第1のP型コレクタ領域3b上に形成された第2のP型コレクタ領域5bとを備えている。第1のP型コレクタ領域3bの側面もN型領域に囲まれている。このため、PNPトランジスタ50におけるパンチスルーの発生が抑えられるとともに、コレクタ領域内のキャリア通過経路を短くしてコレクタ抵抗の低減を図ることができる。 (もっと読む)


【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ(IGBT:2)のターンオフ時のホール流入を抑制するPチャネルMOSトランジスタ(PQ)のゲート電極ノード(6)に対し、IGBTのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子(1)を設ける。 (もっと読む)


【課題】追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供する。
【解決手段】この半導体装置では、エピタキシャル層4Aを覆う表面保護膜11が高抵抗GaAs層(素子間絶縁層)5の外周側の外周エピタキシャル層4A−1の一部を覆って上記一部に接しているので、表面保護膜11の端部の密着性が向上して外部からの水分侵入を防止できる。 (もっと読む)


【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子10は、第1の導電型の不純物を含むベース領域21と、第2の導電型の不純物を含む第1半導体領域23と、第2の導電型と同じ導電型の不純物を含む第2半導体領域24と、この第2半導体領域24よりも低い不純物濃度を有する高抵抗領域22とを有する。第1半導体領域23はベース領域21の上面側で接合され、第2半導体領域24はベース領域21の下面側で接合されている。高抵抗領域22は、ベース領域21および第2半導体領域24の双方に電気的に接続されている。 (もっと読む)


【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層7に第1のトレンチ8を形成し、第1のトレンチ8の底面および側壁のうち底面側の端部を覆い、第1のトレンチ8の底面からコレクタ層7の裏面方向と第1のトレンチ8の底面と平行な方向、および第1のトレンチ8の底面の端部からコレクタ層7の表面方向に不純物を拡散させることにより高濃度層9を形成する。 (もっと読む)


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