【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】エミッタ電極−コレクタ電極間において、低電圧で大電流変調を可能とするトランジスタ素子を提供する。また、そうしたトランジスタ素子の製造方法、また、そのトランジスタ素子有する発光素子及びディスプレイを提供する。
【解決手段】エミッタ電極３とコレクタ電極２との間に、半導体層５（５Ａ，５Ｂ）とシート状のベース電極４が設けられているトランジスタ素子により、上記課題を解決する。半導体層５は、エミッタ電極３とベース電極４との間及びコレクタ電極２とベース電極４との間に設けられて、それぞれ第２半導体層５Ｂ及び第１半導体層５Ａを構成し、さらに、ベース電極の厚さが８０ｎｍ以下であることが好ましい。また、少なくともエミッタ電極とベース電極との間又はコレクタ電極とベース電極との間には、暗電流抑制層が設けられていてもよい。 （もっと読む）

【課題】制御電極層のない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができる半導体装置を提供すること。
【解決手段】半導体基板上に配されるとともに拡散層で構成された拡散層抵抗７と、拡散層抵抗７の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト６と、Ｐウェルコンタクト６の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト４と、を備えた抵抗セルを有する半導体装置であって、Ｐウェルコンタクト６及びＮウェルコンタクト４は、それぞれ複数に分断されており、隣り合うＰウェルコンタクト６間の領域に制御電極層９ｂが配されてＰウェルコンタクト６と制御電極層９ｂが交互に配置され、隣り合うＮウェルコンタクト４間の領域に制御電極層９ａが配されてＮウェルコンタクト４と制御電極層９ａが交互に配置されている。 （もっと読む）

【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板に低濃度の第１半導体層と、第１半導体層より高濃度の第２半導体層を積層する基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）

【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板の条件を、所望の静電破壊耐量が得られる比抵抗及び厚みとし、これに低濃度の半導体層を積層した基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）

【課題】大電流を含む変調電流で発光素子を低電圧駆動させることができるとともに、製造コストの点でも有利な駆動素子アレイを提供する。
【解決手段】パッシブマトリクス方式で電流駆動する発光素子２１と、その発光素子２１への電流供給を制御するカラム選択用トランジスタ３１Ａ及びライン選択用トランジスタ３１Ｂとを有する駆動素子アレイ１０であって、そのカラム選択用トランジスタ３１Ａとライン選択用トランジスタ３１Ｂを、発光素子２１と同一の基板１９上に形成された縦型有機トランジスタであるように構成して上記課題を解決した。この縦型有機トランジスタ３１Ａ，３１Ｂは、電流変調を容易に行うことができ、特に大面積の表示装置に用いる場合には大電流を発光素子列に供給することができる。さらに、縦型有機トランジスタ３１Ａ，３１Ｂには、光吸収層又は光反射層を施す等の遮光処理がなされていることが好ましい。 （もっと読む）

【課題】非単結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜デバイスとを形成し、高性能なシステムを集積化した半導体装置の製造方法を提供する。
【解決手段】絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ａと非単結晶Ｓｉ薄膜トランジスタ１ａとが形成された半導体装置２０の製造方法において、表面に酸化膜、ゲートパターン、不純物イオン注入部が形成された後に平坦化されており、所定の深さに所定の濃度の水素イオンが注入された水素イオン注入部１５を備えた単結晶Ｓｉ基板１０ａを熱処理によって絶縁基板２上に接合し、さらに水素イオン注入部１５において熱処理により劈開剥離した後、非晶質Ｓｉ薄膜５を形成する。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】横型バイポーラトランジスタ、およびそれを有する半導体装置、ならびにそれらの製造方法において、エピタキシャル層表面近傍に潜在しているダメージによって横型バイポーラトランジスタの利得が得られないことを改善する。
【解決手段】ベース領域の上部に設けた不純物を含有する半導体層の前記不純物を熱拡散させてコレクタ拡散層とエミッタ拡散層とを並設してなる横型バイポーラトランジスタ、およびそれを有する半導体装置において、半導体層を横断させて不純物をさらにイオン注入した後に熱処理することによってコレクタ拡散層とエミッタ拡散層とを設ける。半導体層はシリコンゲルマニウム層とし、特に、半導体装置に横型バイポーラトランジスタとともに形成するシリコンゲルマニウムヘテロ接合バイポーラトランジスタの形成に用いるシリコンゲルマニウム層を利用する。 （もっと読む）

【課題】 製造工程の短縮が可能なＢｉＣＭＯＳ型半導体装置の製造方法を提供する。
【解決手段】 エピタキシャル層１２を形成したシリコン基板１１表面に、素子分離領域１５で分離されたバイポーラ／ＭＯＳトランジスタとなる領域を形成し、シリコン基板１１表面に絶縁膜４１を形成する工程と、エミッタ及びソース／ドレイン用の開口４２を形成する工程と、これらのトランジスタ領域にポリシリコン膜を形成し、ｎ型のＰを導入する工程と、絶縁膜４１の開口４２及びその周辺部にあるポリシリコン膜にｎ型のＡｓを選択的に導入する工程と、絶縁膜４１上のポリシリコン膜を残してエミッタ電極５１、開口４２のポリシリコン膜を残してソース／ドレイン電極５２及びゲート電極５３を形成する工程と、半導体基板１１を熱処理して、ｎ型不純物をベース領域２３及びウェル領域３３に拡散させて、エミッタ領域２５及びソース／ドレイン領域３２を形成する工程とを有する。 （もっと読む）