【課題】スイッチ回路の誤動作の発生を防止する。
【解決手段】一つの実施形態によれば、シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。 （もっと読む）

【課題】電界吸収型光変調器に供給する駆動信号の直流電圧可変に伴う駆動信号波形の劣化を防止する。
【解決手段】電圧連動可変手段３０は、ドライバ回路２５の終段トランジスタＴＲの出力用の特定端子の直流電圧と他の端子の直流電圧とを、同一方向に連動可変させて、終段トランジスタＴＲの動作点の変動を抑制しつつ、電界吸収型光変調器１に与える駆動信号Ｄの直流電圧を変化させて、駆動信号Ｄの直流電圧可変に伴う駆動信号波形の劣化を防止し、波形劣化の無い変調光を出力させる。 （もっと読む）

【課題】高周波信号の振幅に対する歪みを低減しつつ、スイッチングを実現することが可能なスイッチを提供する。
【解決手段】高周波信号が入力される入力端子と、高周波信号が出力される第１出力端子との間に接続され、入力される高周波信号を第１出力端子から選択的に出力させる第１スイッチング部と、入力端子と、入力された高周波信号が出力される第２出力端子との間に接続され、入力端子に入力される高周波信号を第２出力端子から選択的に出力させる第２スイッチング部とを備え、第１スイッチング部、第２スイッチング部それぞれは、信号線上に設けられるインピーダンス変成器と、エミッタが接地され、コレクタが信号線に接続され、制御電圧に応じた電流がベースに印加されるバイポーラトランジスタと、コレクタが接地され、エミッタが信号線に接続され、制御電圧に応じた電流がベースに印加されるバイポーラトランジスタとを備えるスイッチが提供される。 （もっと読む）

【課題】アナログデータ出力にクロック信号が混入しないアナログマルチプレクサを提供する。
【解決手段】アナログマルチプレクサは、２つのアナログデータ信号Ｄ１，Ｄ２の非反転信号を入力とし、クロック信号ＣＬＫに応じて２つのアナログデータ信号Ｄ１，Ｄ２のうち何れか一方を選択的に出力する第１のセレクタ４と、２つのアナログデータ信号Ｄ１，Ｄ２の反転信号を入力とし、クロック信号ＣＬＫに応じて２つのアナログデータ信号Ｄ１，Ｄ２のうち何れか一方を選択的に出力する第２のセレクタ５と、第１のセレクタ４の出力信号と第２のセレクタ５の出力信号との差信号を出力する減算回路６とを備える。 （もっと読む）

【課題】安定動作させながら、ＲＦパルス信号の波形を高速に立ち下げることができるＲＦパルス信号生成用スイッチング回路を提供することにある。
【解決手段】ドレインスイッチング回路２１は、ｎ型からなる第１、第２、第３のＦＥＴ２１１，２１２，２１３を備える。第１、第３のＦＥＴ２１１，２１３のゲートには、制御パルスが印加され、ソースは接地されている。第１のＦＥＴ２１１のドレインは、第２のＦＥＴ２１２のゲートに接続し、第２のＦＥＴ２１２のドレインには、駆動電圧Ｖｄｓが印加される。第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインは接続され、接続点がパワーＦＥＴ３１のドレインに接続されている。第２のＦＥＴ２１２のゲートソース間には、第２のＦＥＴ２１２がオフ状態からオン状態へ遷移する際のゲート電圧を補償するための電荷を供給するコンデンサ２１５が接続されている。 （もっと読む）

【課題】設定に用いる端子数を減らすことができ、且つ回路規模の小型化を図りうるモード選択回路を提供する。
【解決手段】モード選択回路１には、通電経路５の電流状態に応じた定電流を複数の電流比較経路７に流す定電流生成回路９が設けられている。更に、複数の電流比較経路７に対してそれぞれ比較電流を流す定電流源４０が設けられ、定電流源４０によって複数の電流比較経路７に流される比較電流が互いに異なる電流値となるように構成されている。更に、電流比較部２０は、それら複数の各比較電流と前記定電流とを比較したときの比較結果をモード判定部３０に出力しており、モード判定部３０はこのような比較結果を得ることで通電経路５の状態に応じたモードに設定している。 （もっと読む）

【課題】ＰＶＴ変動に応じて動作駆動力を変更することが可能な、プリエンファシス動作をサポートするデータ出力回路を備える半導体装置を提供する。
【解決手段】インピーダンスコードＰＣＯＤＥ＜０：２＞，ＮＣＯＤＥ＜０：２＞の変動に応じて値が調節されるプリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞，ＥＭ＿ＮＣＯＤＥ＜０：１＞を生成するコード生成部３６０と、出力データＰ＿ＤＡＴＡ，Ｎ＿ＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、インピーダンスコードに応じて駆動力が調節されるメイン駆動部３１１〜３１３，３２１〜３２３と、出力データを受信してデータ出力パッドに駆動し、プリエンファシスコードに応じて駆動力が調節される補助駆動部３１４〜３１５，３２４〜３２５とを備える。 （もっと読む）

【課題】受信動作への切換時に発生するノイズを抑制する。
【解決手段】受信回路１０は、圧電センサ２の受信信号ＳＰ及びＳＮを増幅するアンプ１５と、圧電センサ２の一端とアンプ１５の一端との間に並列接続されて受信動作への切換時に位相をずらしてオンされる複数のトランジスタ１１ａ及び１１ｂ（ないしは１２ａ及び１２ｂ）と、を有する。 （もっと読む）

【課題】位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成する。
【解決手段】位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。 （もっと読む）

【課題】光信号を送信するための発光素子の駆動に寄与しない無効電流を低減することが可能な駆動回路および宅側装置を提供する。
【解決手段】駆動回路５２は、光信号を送信するための発光素子ＬＤを含む発光回路７５における発光素子ＬＤにバイアス電流を供給するためのバイアス電流供給回路６８と、送信すべきデータの論理値に応じた大きさの変調電流を発光素子ＬＤに供給するための変調電流供給回路６３とを備える。変調電流供給回路６３は、データの論理値に応じて、発光素子ＬＤに電流を供給するか否かを切り替えるための差動駆動回路４１と、差動駆動回路４１の差動出力間に接続された終端抵抗とを含む。差動駆動回路４１および発光回路７５は直流結合されており、差動駆動回路４１が発光素子ＬＤに供給する上記電流の電源は発光回路７５から供給される。 （もっと読む）

【課題】簡易な構成によりスイッチ切替時間のさらなる高速化を図る。
【解決手段】外部から供給される外部制御信号に応じて、高周波スイッチ回路１０１のＦＥＴ１，２のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路１０４と、ＦＥＴ１，２が論理制御回路１０４によりオフ状態からオン状態とされる際にパルス電圧を出力する切替加速回路１０２，１０３とは、それぞれの出力信号が共にＦＥＴ１，２の駆動制御信号として、それぞれへ印加可能に設けられ、論理制御回路１０４は、定常状態においてＦＥＴ１，２をオン状態とする電源電圧とほぼ等しい駆動制御信号を出力するよう構成され、切替加速回路１０２，１０３は、ピークが電源電圧を超えるパルス電圧を出力する一方、そのパルス電圧が論理制御回路１０４の出力信号の電圧レベルを下回った際には、その出力が遮断されるよう構成されたものとなっている。 （もっと読む）

【課題】飛び込みの影響を軽減できるブートストラップ回路を提供する。
【解決手段】同一導電型の第１乃至第４ＴＲから構成され、第１ＴＲにおいて、一方のＳ／Ｄ領域は第２ＴＲの一方のＳ／Ｄ領域に接続され、他方のＳ／Ｄ領域には、２相のクロックのうち一方のクロックが印加され、ゲート電極は、第３ＴＲの一方のＳ／Ｄ領域に接続され、第２ＴＲにおいて、他方のＳ／Ｄ領域は電圧供給線に接続され、第３ＴＲにおいて、他方のＳ／Ｄ領域には入力信号が印加され、ゲート電極には他方のクロックが印加され、第１ＴＲのゲート電極と第３ＴＲの一方のＳ／Ｄ領域とは、第３ＴＲがオフ状態になると浮遊状態となるノード部を構成し、第４ＴＲにおいて、一方のＳ／Ｄ領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２ＴＲのゲート電極とが接続されており、他方のＳ／Ｄ領域は入力信号が印加され、ゲート電極には他方のクロックが印加される。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】閾値電圧設定回路の抵抗器の開放故障に対するフェールセーフ性を確保し、且つ、検査信号がオフ制御されたときの消費電力を低減できる接点入力回路の実現。
【解決手段】接点入力回路１０は、接点の開閉状態を示す入力信号が入力される正入力端子１１と負入力端子１２との間に、第１抵抗器Ｒ１、第３抵抗器Ｒ３及び第４抵抗器Ｒ４が直列接続されている。そして、直列接続された第３抵抗器Ｒ３及び第４抵抗器Ｒ４に対して、第２抵抗器Ｒ２、第１フォトカプラＰ１のフォトダイオードＰｄ１及び第２フォトカプラＰ２のフォトトランジスタＰｔ２が順方向に直列接続されてなる第２回路部１６が並列接続されている。また、第４抵抗器Ｒ４に対して、第２フォトカプラＰ２のフォトダイオードＰｄ２及び第３フォトカプラＰ３のフォトトランジスタＰｔ３が順方向に直列接続されてなる第１回路部１５が並列接続されている。 （もっと読む）

【課題】 安定性と即応性を備えたＰＬＬを提供すること。
【解決手段】 本発明の実施形態によるＰＬＬは、位相検出器と、前記位相検出器の検出結果に基づいて電流を発生するチャージポンプと、前記チャージポンプに接続され、第１の抵抗変化素子を有するループフィルタと、前記ループフィルタから入力される信号に応じて出力周波数を制御するＶＣＯと、前記ＶＣＯの出力信号を分周して、前記位相検出器に入力するフィードバック信号を生成する周波数分周器と、前記ループフィルタを制御するシーケンサとを有するＰＬＬであって、前記シーケンサは、前記ＰＬＬの電源がＯＦＦされることを示す信号が入力された時または前記ＰＬＬの電源がＯＮされることを示す信号が入力された時に前記第１の抵抗変化素子の抵抗値が第１の抵抗値となるよう制御し、前記ＰＬＬが安定化後には、前記第１の抵抗値よりも高い第２の抵抗値となるよう制御する。 （もっと読む）

【課題】スイッチング素子の個数を減らし、スイッチング素子を送受信時共有して、ＲＦアンテナスイッチのサイズを減らすと共に、小型化及びワンチップ化にさらに応じるＲＦアンテナスイッチ回路、高周波アンテナ部品及び移動通信機器を提供する。
【解決手段】アンテナ１と、少なくとも一つの送信段２及び少なくとも一つの受信段３を備える複数の入出力段と、少なくとも一つの送信段２とアンテナ１側の共通ノード４、５との間の送信経路上に配置され、制御信号によって信号を伝達する少なくとも一つの送信スイッチブロック１０と、受信段３と共通ノード４、５との間の受信経路上に配置され、制御信号によって伝達する少なくとも一つの受信スイッチブロック３０、３０ａ、３０ｂと、スイッチング素子を共有して各々の送信及び受信動作と同期してオン動作する共用送受信スイッチブロック５０とを含む。 （もっと読む）

【課題】高いＥＳＤ保護耐圧を確保しつつ、ＥＳＤ保護素子の静電容量を極力小さくし、しかも、集積化の際における占有サイズを小さくする。
【解決手段】ＥＳＤ保護回路１０３は、共通端子４１とグランドとの間に設けられており、共通端子４１側から順に、ＥＳＤ保護スイッチ素子としての複数の直列接続された電界効果トランジスタ３１−１〜３１−４と、逆接続された一組のＥＳＤ保護素子としてのダイオード３２−１，３２−２が直列接続されると共に、電界効果トランジスタ３１−１〜３１−４は、ゲートが相互に接続されてグランドに接続されており、ＥＳＤ保護素子のダイオード３２−１，３２−２による静電容量を低減し、高いＥＳＤ保護耐圧の確保が可能となっている。 （もっと読む）

【課題】ノイズを低減することができるインターフェース回路を提供することを課題とする。
【解決手段】インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファ（１１１）と、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチ（１２４）と、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路（１２７）とを有する。 （もっと読む）

【課題】 衛星搭載コンポーネントのうち、衛星内部に配信される基準タイミングに同期して周期動作を行うようなコンポーネントでは、オシレータが有するクロック精度誤差のため、周期タイミングにずれが生じることがあり、これを回避する自動補正機能付き周期タイマを得る。
【解決手段】 基準タイミングの間隔を内部クロックによりカウントし、カウント値に従ってコンポーネントの周期タイミングを生成する。ユーザは予め周期タイミングの設定を「基準タイミングに対する分割数」として２の冪乗の値で与えて与えておき、基準タイミングの間隔のカウント値を分割数に従いビットシフトすることで周期タイマのカウント値を算出し、周期タイミングを生成する。 （もっと読む）