シフトレジスタ回路のクロック信号配線方法

【目的】クロックツリーマネージメント方式を使用しないで、クロックスキューが多少はあっても、誤動作の発生しないシフトレジスタ回路のクロック信号配線方法。
【構成】クロック信号を出力するバッファ７の出力端から、最初にシフトレジスタ回路の最終段であるＦＦ５のクロック入力端に至る配線路を形成し、次に前記ＦＦ５からＦＦ４へ、ＦＦ４からＦＦ３へというように、直列接続された後段のＦＦのクロック入力端からそれぞれ前段のＦＦのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、最終段のＦＦ５のクロック入力端から先頭のＦＦ１のクロック入力端に至る配線路を形成する方法。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシフトレジスタ回路におけるクロック信号の配線方法に関するものである。
【０００２】
【従来の技術】シフトレジスタ回路は、複数のフリップフロップ（以下ＦＦと記す）がそれぞれ直列に接続され、この直列接続の各ＦＦにクロック信号が並列に供給され、先頭のＦＦには入力信号が供給され、最後尾のＦＦから出力信号が取出される論理回路であり、広く一般に使用されている。例えば、カスタムオーダーのＬＳＩ（大規模集積）回路やＶＬＳＩ（超大規模集積）回路には、ユーザロジック部のほかにメーカロジック部があり、このメーカロジック部にはＬＳＩやＶＬＳＩ動作の故障検出率を向上させるためのＳＣＡＮ回路が含まれることが多く、このＳＣＡＮ回路は従来シフトレジスタによって構成されている。
【０００３】ところでＬＳＩやＶＬＳＩ回路内における信号の遅延時間は、各素子の応答時間による遅延、信号駆動回路の容量（分布容量等）、パターン形成された配線路の抵抗成分等により決定されるが、近年集積回路の集積度が高まり、パターンが微細化されるにつれ、抵抗成分の増加が著しくなってきた。このパターン配線路の抵抗成分の増加によって、シフトレジスタを構成する各ＦＦのレイアウトが不適当な場合には、各ＦＦへ前記パターン配線によって供給されるクロック信号の遅延時間の差によりクロック信号の位相がばらつき（これをクロックスキューｃｌｏｃｋｓｋｅｗという）、シフトレジスタに誤動作が発生することがあった。
【０００４】従来、ＬＳＩ回路における配線抵抗成分の増加によるクロックスキューを解消する方法としては、クロックツリーマネージメント（ｃｌｏｃｋｔｒｅｅｍａｎｅｇｅｍｅｎｔ）方式がある。この方式は一般に、ＬＳＩチップ中央の上下方向（又は左右方向）に１本のメイントラック（パターンの幅が太くて抵抗成分の少い木の幹に相当する配線路）を設け、これをクロック信号のメイン配線路として、このメイントラックの左右（又は上下）に配置された各論理素子に、このメイントラックから木の枝に相当する細い配線路を介してそれぞれクロック信号を供給する方法である。この方法によれば、メイントラックの左側と右側、又は上側と下側の負荷回路はほぼ平衡するからクロック信号駆動回路は均等化され、クロックスキューの低減が計られる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のクロックツリーマネージメント方式では、ＬＳＩチップの中央にメイントラックを配線するので、ＬＳＩチップのスペースが２つに分割され、実質的にスペースが減少するので、論理回路の最適なレイアウトができない。またこのメイントラックから各論理素子への配線には、抵抗成分の差が多少は残るので、クロックスキューの低減は必ずしも十分ではない等の問題点があった。したがって、クロックツリーマネージメント方式を使用しないで、配線パターンの微細化等によるクロックスキューが多少はあっても、誤動作の発生しないシフトレジスタ回路におけるクロック信号の配線方法が要望されていた。
【０００６】
【課題を解決するための手段】本発明に係わるシフトレジスタ回路のクロック信号配線方法は、複数のフリップフロップが直列接続されてなるシフトレジスタ回路におけるクロック信号の配線路を形成する場合に、最初に、クロック信号源の出力端から前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端に至る配線路を形成し、次に、前記直列接続された後段のフリップフロップのクロック入力端からそれぞれ前段のフリップフロップのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端から先頭のフリップフロップのクロック入力端に至る配線路を形成するものである。
【０００７】
【作用】本発明においては、複数のフリップフロップが直列接続されてなるシフトレジスタ回路におけるクロック信号の配線路を形成する場合に、最初に、クロック信号源の出力端から前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端に至る配線路を形成し、次に、前記直列接続された後段のフリップフロップのクロック入力端からそれぞれ前段のフリップフロップのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端から先頭のフリップフロップのクロック入力端に至る配線路を形成するようにしたので、クロック信号源から各フリップフロップに至るクロック信号の配線路長は、最終段のフリップフロップが最も短かく、前段のフリップフロップになるに従って後段のフリップフロップより順次長くなり、先頭のフリップフロップが最も長くなる。その結果、前段のフリップフロップの情報が後段のフリップフロップに完全にシフトインされた後でないと、前段のフリップフロップの状態変化が発生しないようになり、シフトレジスタ回路の誤動作は完全に防止される。
【０００８】
【実施例】最初に本発明の動作原理を説明する。前記のようにＬＳＩ回路内におけるシフトレジスタ回路では、配線パターンの微細化に起因する配線抵抗の増加等により、シフトレジスタ回路を構成する各ＦＦに供給されるクロック信号の位相に差が生じる（即ちクロックスキューが生じる）ことがある。しかしこのクロックスキューが生じた場合においても、それぞれ直列接続された前段のＦＦと後段のＦＦに供給されるクロック信号のタイミング関係として、前段のＦＦのクロック入力端におけるクロック信号の立上り（又は立下り）エッジが、その後段のＦＦのクロック入力端におけるクロック信号の立上り（又は立下り）エッジよりも遅れている（時間的に遅延している）タイミングの場合には、シフトレジスタ回路に誤動作は発生しない。
【０００９】これは、上記のように前段のＦＦと後段のＦＦに供給されるクロック信号のタイミング関係が維持されると、前段のフリップフロップの情報が後段のフリップフロップに完全にシフトインされた後でないと、前段のフリップフロップの状態変化が発生しないようになるので、シフトレジスタ回路の誤動作は完全に防止されることになる。本発明は、このようなクロック信号のタイミング関係の維持を、クロック信号の配線方法により物理的に実現するものである。
【００１０】図１は本発明に係わるシフトレジスタ回路例とその状態変遷例を示す図である。図１の（ａ）はシフトレジスタ回路例であり、図の１〜５は、第１段目〜第５段目のＦＦであり、各ＦＦはそれぞれ直列に接続されている。なおこの図では、ＦＦ１〜ＦＦ５としてＲ・Ｓマスタスレーブ型ＦＦの場合の例を示したが、本発明はＦＦの型式によりなんらの制限を受けるものではない。例えばＪ・Ｋ型ＦＦやＤ型ＦＦによりシフトレジスタを構成してもよい。
【００１１】６はインバータであり、入力する論理信号（“１”又は“０”）を反転した論理信号として出力する。７はバッファであり、入力するクロック信号を電力増幅して各ＦＦに供給する。本発明において、バッファ７から出力されるクロック信号は、最初にシフトレジスタ回路の最終段のＦＦ５に供給され、次にＦＦ５から順次前段のＦＦ４、ＦＦ３、ＦＦ２に供給され、最後にＦＦ２から先頭のＦＦ１に供給される。即ち本発明のシフトレジスタ回路へのクロック信号の供給順序は、まず信号出力側のＦＦから信号のシフト方向とは逆方向に順次供給してゆき、最後に信号入力側のＦＦに供給するものである。
【００１２】図１の（ｂ）は同図の（ａ）の回路の状態変遷例を示しており、図１の（ｂ）の変遷例を参照し、同図（ａ）の回路の動作を説明する。いま時刻ｔ０の初期状態において、シフトレジスタＦＦ１〜ＦＦ５には“１０１０１”のデータが存在しているものとする（図１R>１の（ｂ）の（ア）参照）。またこの状態ではクロック信号及び入力論理信号はないものとする。次の時刻ｔ１にクロック信号ＣＰ１がＦＦ５のみに供給されると、ＦＦ５は前段のＦＦ４のデータ“０”をシフトインし、これと同一データ“０”に変化し、出力信号“０”を発生する（図１の（ｂ）の（イ）参照）。しかしその他のＦＦには、まだクロック信号が供給されていないので、その他のＦＦの状態変化は発生しない。次の時刻ｔ２にクロック信号ＣＰ２がＦＦ４のみに供給されると、ＦＦ４は前段のＦＦ３のデータ“１”をシフトインし、これと同一データ“１”に変化する（図１の（ｂ）の（ウ）参照）。次の時刻ｔ３にクロック信号ＣＰ３がＦＦ３のみに供給されると、ＦＦ３は前段のＦＦ２のデータ“０”をシフトインし、これと同一データ“０”に変化する（図１の（ｂ）の（エ）参照）。
【００１３】次の時刻ｔ４にクロック信号ＣＰ４がＦＦ２のみに供給されると、ＦＦ２は前段のＦＦ１のデータ“１”をシフトインし、これと同一データ“１”に変化する（図１の（ｂ）の（オ）参照）。最後の時刻ｔ５にクロック信号ＣＰ５がＦＦ１のみに供給されると、ＦＦ１は入力信号のデータ“０”をシフトインし、これと同一データ“０”に変化する（図１の（ｂ）の（カ）参照）。そしてＦＦ１〜ＦＦ５には、前記初期状態のデータ“１０１０１”の先頭に入力データの“０”をシフトインし、末尾データ“１”をシフトアウトした新データである“０１０１０”のデータが得られるから、シフトレジスタ回路は正しく動作したことになる。しかしこのクロック信号の供給順序が逆になれば誤動作を発生することになる。
【００１４】図１で説明したように、シフトレジスタ回路を構成する各ＦＦについて、前段のＦＦにクロック信号を供給するタイミングが、後段のＦＦにクロック信号を供給するタイミングよりも遅れるように、クロック信号の配線路を物理的に形成するためには、前段のＦＦへのクロック信号の配線路長が後段のＦＦものより物理的に長くなるようにすればよい。換言するとシフトレジスタ回路において、クロック信号の信号源から各ＦＦに至るクロック信号の配線路長は、該回路の最後尾のＦＦ（論理信号を出力するＦＦ）が最も短くして、前段のＦＦになるに従って、後段のＦＦより順番に長くしてゆき、先頭のＦＦ（論理信号を入力するＦＦ）が最も長くなるようにすればよい。
【００１５】図２は本発明に係わるシフトレジスタ回路のレイアウトとクロック配線順序の例を示す図である。いまＦＦ１〜ＦＦ５とバッファ７のレイアウトが図２のように決められたものとする。この場合に、クロック信号はバッファ７の出力端から、最初に配線路ａを通ってＦＦ５のクロック入力端に、次にＦＦ５のクロック入力端から配線路ｂを通ってＦＦ４のクロック入力端に、次にＦＦ４のクロック入力端から配線路ｃを通ってＦＦ３のクロック入力端に、次にＦＦ３のクロック入力端から配線路ｄを通ってＦＦ２のクロック入力端に、最後にＦＦ２のクロック入力端から配線路ｅを通ってＦＦ１のクロック入力端に順次配線される。上記のように配線路を構成することにより、前段のＦＦへのクロック信号の配線路長が後段のＦＦのものよりも物理的に長くなる。
【００１６】図３は本発明をカスタムＬＳＩ回路におけるシフトレジスタ構成によるＳＣＡＮ回路に適用した場合の流れ図を示している。図３の流れ図を説明する。まずネットリスト内の回路データをＳＣＡＮ情報抽出プログラムに入力し（図３のＳ３１参照）、ＳＣＡＮ情報抽出ファイルを生成する（図３のＳ３２参照）。そしてＳＣＡＮ情報抽出ファイルに基づきＳＣＡＮ回路を構成するシフトレジスタの接続順番情報を生成する（図３のＳ３３参照）。
【００１７】次に回路データをレイアウトツールに入力して、各素子の配置（レイアウト）を決め（図３のＳ３４）、ユーザロジック部における素子間の論理配線情報を生成する（図３のＳ３５参照）。次に前記ステップＳ３３で得られたシフトレジスタの接続順番情報をレイアウトツールに入力し、また前記ステップＳ３４及びＳ３５で生成した各素子の配置及び素子間の論理配線情報を参照し、未接続の最後段のＦＦのクロック入力端の配線情報を生成する（図３のＳ３６参照）。
【００１８】そして後段のＦＦのクロック入力端から前段のＦＦのクロック入力端に順番に配線情報を生成し（図３のＳ３６〜Ｓ３７参照）、先頭のＦＦのクロック入力端までの配線情報が生成されると（図３のＳ３７の判別結果かＹＥＳになると）、クロック配線情報の生成は終了し、この生成された配線情報をレイアウトデータとして出力する（図３のＳ３８参照）。図３の流れ図によれば、ユーザロジック部のスペースにはほとんど影響を与えることなくＳＣＡＮ回路のレイアウトを決めることができる。
【００１９】なお、上記実施例においては、シフトレジスタ回路をＬＳＩ回路やカスタムＬＳＩ回路に設けた場合の例を示したが、本発明はこれに限定されるものではない。例えば、ＶＬＳＩ回路には当然適用が可能である。またＬＳＩやＶＬＳＩ回路ではなくとも、例えばＥＣＬ（エミッタ結合ロジック）を用いたシフトレジスタ回路のように、高速で動作するのにクロック信号の遅延が問題となるような回路には、本発明を適用することが可能である。
【００２０】
【発明の効果】以上のように本発明によれば、複数のフリップフロップが直列接続されてなるシフトレジスタ回路におけるクロック信号の配線方法において、最初に、クロック信号源の出力端から前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端に至る配線路を形成し、次に、前記直列接続された後段のフリップフロップのクロック入力端からそれぞれ前段のフリップフロップのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端から先頭のフリップフロップのクロック入力端に至る配線路を形成するようにしたので、配線パターンの微細化等によるクロックスキューが多少はあっても、シフトレジスタ回路の誤動作を完全に防止することができる。
【図面の簡単な説明】
【図１】本発明に係わるシフトレジスタ回路例とその状態変遷例を示す図である。
【図２】本発明に係わるシフトレジスタ回路のレイアウトとクロック配線順序の例を示す図である。
【図３】本発明をカスタムＬＳＩ回路内のＳＣＡＮ回路に適用した場合の流れ図である。
【符号の説明】
１〜５フリップフロップ（ＦＦ）
６インバータ
７バッファ

【特許請求の範囲】
【請求項１】複数のフリップフロップが直列接続されてなるシフトレジスタ回路におけるクロック信号の配線方法において、最初に、クロック信号源の出力端から前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端に至る配線路を形成し、次に、前記直列接続された後段のフリップフロップのクロック入力端からそれぞれ前段のフリップフロップのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、前記シフトレジスタ回路の最終段のフリップフロップのクロック入力端から先頭のフリップフロップのクロック入力端に至る配線路を形成することを特徴とするシフトレジスタのクロック信号配線方法。
【請求項２】ＬＳＩ又はＶＬＳＩ回路内に設けられたシフトレジスタ回路のクロック信号配線路を形成する方法として実施する請求項１記載のシフトレジスタ回路のクロック信号配線方法。
【請求項３】カスタムＬＳＩ又はカスタムＶＬＳＩ回路内のユーザロジック部における各素子の配置と素子間の配線路が形成された後に、前記カスタムＬＳＩ又はカスタムＶＬＳＩ回路内のスキャン回路を構成するシフトレジスタ回路のクロック信号配線路を形成する方法として実施する請求項１記載のシフトレジスタ回路のクロック信号配線方法。

【図１】