ディジタル／アナログ変換器
【目的】 マイクロコンピュータに内蔵されたタイマから出力される矩形波信号をフィルタに入力することでＤ／Ａ変換を行うパルス幅変調方式のディジタル／アナログ変換器において、高い応答性と高精度の両方を実現する。
【構成】 矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１信号と下位ビットの第２信号とで構成される。第２信号は、予め設定したプログラムにより、第１信号のビット数（ｍ）を１ビットとして下位ビット数（ｋ）生成される。また、第１信号と第２信号の波形成分によりフィルタの設計条件を決定する。
【構成】 矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１信号と下位ビットの第２信号とで構成される。第２信号は、予め設定したプログラムにより、第１信号のビット数（ｍ）を１ビットとして下位ビット数（ｋ）生成される。また、第１信号と第２信号の波形成分によりフィルタの設計条件を決定する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パルス幅変調（ＰＷＭ）方式のディジタル／アナログ変換器（以下、Ｄ／Ａコンバータという）に関する。これは、例えば、マイクロコンピュータ（以下、マイコンという）を内蔵した圧力検出器において、マイコンからのディジタル出力を所定のアナログ信号（例えば４〜２０ｍＡの電流）に変換するために用いられるが、このような検出器のみに適用が限られるものではない。
【０００２】
【従来の技術】従来知られているＰＷＭ方式のディジタル／アナログ変換（Ｄ／Ａ変換）は、マイコンを用いた回路で次のように行われている。すなわち、図８に示すように、マイコンに内蔵されたＰＷＭタイマ１（或いは通常のＩＣで構成されたタイマ）から出力される矩形波信号（ディジタル信号）を、ローパスフィルタ２に通して所望の出力リプル（変動幅）以下にすることにより、直流電圧出力（アナログ信号）に変換し、この電圧出力を電圧／電流変換器３で、後の処理に必要な電流出力（例えば４〜２０ｍＡ）に変換している。
【０００３】具体的な回路構成としては、図９に示すように、ローパスフィルタ２は、基本的にＲＣ２段のフィルタ２１で構成し、このＲＣフィルタ２１に所定の基準電圧源（Ｖref ）２２と、上記ＰＷＭタイマ１からの矩形波信号でオン・オフ制御されるトランジスタから成るスイッチング素子２３とを接続し、スイッチング素子２３のオン・オフに応じて基準電圧Ｖref 又は０（Ｖ）を入力する。また、電圧／電流変換器３は、オペアンプ３１とその出力でオン・オフするトランジスタ３２と出力電流が流れる抵抗３３とから成る。
【０００４】この方式は、ＰＷＭタイマの後段（出力側）に接続されるローパスフィルタとして上記のようなＲＣフィルタを設ければよいので、構成が簡単で安価なＤ／Ａコンバータが実現できるという利点を有する。以下、このＰＷＭ方式Ｄ／Ａ変換について、より詳細に説明する。
【０００５】まず、上記タイマからのＰＷＭ信号は、一般に必要な分解能（Ｄ／Ａ変換のフルスケールと等価）をｎ（ビット），出力比をｘ（％），タイマのカウントクロック周波数をｆt (Hz)，供給される基準電圧をＶref （Ｖ）としたとき、Ｔ＝２n・１／ｆt （ｓ：秒） …(1)を１ＰＷＭ周期とし、その１周期内においてタイマカウンタの出力クロック数Ｃout ＝２n・ｘ／100 …(2)に相当する時間Ｔp ＝Ｃout・１／ｆt （ｓ） …(3)の間、基準電圧Ｖref （Ｖ）を出力し、残りの時間 Ｔi ＝Ｔ−Ｔp ＝２n・１／ｆt −Ｃout・１／ｆt （ｓ） …(4) の間は０（Ｖ）を出力する矩形波として、出力される。
【０００６】後述のように、Ｄ／Ａ変換は、この矩形波出力がＶref （Ｖ）と０（Ｖ）とで囲む面積を時間軸方向に積分することにより、実現される。この矩形波が１ＰＷＭ周期Ｔで囲む面積は、Ｐp ＝Ｖref・Ｔp ＝Ｖref・Ｃout・１／ｆt …(5)となる。
【０００７】上記の矩形波出力の例を、図１０に示す。これは、ｎ＝14（ビット），ｘ＝49.80469（％），ｆt ＝ 4（ＭHz），Ｖref ＝ 5（Ｖ）の場合であり、これらの数値を上記式(1) 〜(4) に代入すると、Ｔ＝ 214 ・ 1／4000000 ＝4.096 （ｍｓ）
Ｃout ＝ 214・49.80469／100 ＝8160Ｔp ＝8160 ・ 1／4000000 ＝2.04（ｍｓ）
Ｔi ＝ 4.096−2.04＝2.056 （ｍｓ）
の矩形波信号となっている。
【０００８】次に、Ｄ／Ａ変換は、上記基準電圧Ｖref の矩形波信号を、後段に接続したフィルタで積分することにより、実現される。上の例（図１０）では、この矩形波が完全にフィルタリング（積分）されたとすれば、得られるアナログ電圧は、Ｖout ＝Ｖref・Ｃout/２n ＝ 5 ・ 8160/214 ＝ 2.490234 （Ｖ）
の一定電圧出力値になるはずである。しかしながら、実際のフィルタを設計する場合は、応答時間とのトレードオフにより、出力変動（リップル）を仕様上必要な分解能以下に抑える点が、設計ポイントとなる。
【０００９】ここで、後段のローパスフィルタにとって最も厳しい矩形波のフィルタリング条件（すなわち、フィルタの設計条件）は、周波数が最低で振幅が最大の矩形、すなわちデューティ比50：50の矩形波である。このデューティ比50：50の基本矩形波
【００１０】
【数１】
のフーリエ級数Ｗx は、 Ｗx ＝ 1/2＋1/π・Σ1/n・{1−(-1)n}sin(n・x) …(7) （−π≦ｘ≦π； ｎ＝１，２，３，・・・・，∞）
であり、後段のフィルタリング条件は、上式においてｎ＝１の正弦波、すなわち Ｗx(n=1)＝ 1/2＋2/π・sin(x) （−π≦ｘ≦π） …(8) によって決定される。
【００１１】前記ＰＷＭ信号の条件（一ＰＷＭ周期Ｔのうち時間Ｔp の間は基準電圧Ｖrefを出力し、残りの時間Ｔi の間は０を出力すること）に従えば、フィルタリング条件を決定する正弦波は、 Ｗx(n=1)＝Ｖref・{1/2＋2/π・sin(ｎ・2π・t/T)} （−T/2 ≦ｔ≦ T/2）
…(9) であり、必要な分解能はＶref ／2nとなるので、後段のフィルタリング条件は、「周波数１／Ｔ，副振幅２・(Ｖref・２／π）の正弦波を、副振幅Ｖref ／２n まで減衰させること」に相当する（「副振幅」とは振幅の２倍の大きさである）。このフィルタの設計ポイントは、周波数 Ｆ＝１／Ｔ（Hz）において 減衰量 Ｇ＝20・log{(Ｖref/2n) /(2・Ｖref・2/π)}＝20・log(π/2n+2) …(10)となる。
【００１２】図１０の例において、デューティ比50：50の矩形波のフーリエ級数Ｗf は、 Ｗf ＝ 5・{ 1/2＋1/π・Σ1/n・{1−(-1)n}sin(ｎ・2π・t/T)} …(11) （−T/2 ≦ｔ≦ T/2； ｎ＝１，２，３，・・・・，∞）
となり、矩形波のフィルタリング条件は、上式においてｎ＝１の正弦波Ｗf(n=1)＝ 5/2＋ 10/π・sin(x) …(12)（−π≦ｘ≦π ∵ｘ＝ 2π・t/T ）
によって決定される。後段のフィルタは、副振幅 ＶW ＝２・(５・２／π）≒ 6.3662 （Ｖ）
周波数 ＦW ＝１／Ｔ＝ 1／4.096 ≒ 244 （Hz）
の正弦波を、仕様上必要な分解能以下の振幅に減衰させることが、設計ポイントになる。
【００１３】図１０の例では、必要な分解能がｎ＝14ビット長であるので、フィルタの設計ポイントは、周波数 ＦW ≒ 244（Hz）において 減衰量 ＧW ＝20・log{(5/214)／ＶW } ≒20・log(0.000047937) ＝−86.4（ｄＢ）
となる。ここで、ＶW ＝５（Ｖ）とすると、フィルタの減衰量はＧW ＝20・log{(5/214)／5 } ≒20・log(0.000061035)＝−84.3（ｄＢ）
である（図１１（Ａ））。
【００１４】従って、このＰＷＭ出力を使用してＤ／Ａ変換を実現するために、後段のフィルタを前述のＲＣ２段のローパスフィルタで構成する場合、Ｃ＝0.1 μＦ（固定）とすると、Ｒ＝ 910（ｋΩ）となる。このフィルタ定数でのステップ応答特性は、図１１（Ｂ）に示すように、63％応答で約 300ｍｓ、99.9％応答で約 2ｓとなり、応答の遅いＤ／Ａコンバータとなる。
【００１５】
【発明が解決しようとする課題】上記のような従来のＰＷＭ方式では、高分解能のＤ／Ａコンバータを得るためには、■後段のフィルタリング条件としてフィルタ定数を重くするか、或いは、■アクティブフィルタを用いて急峻なフィルタ特性を達成することが必要である。
【００１６】■の場合、上記のように、ＰＷＭタイマが周波数ｆt ＝４ＭHzのＰＷＭで、８ビットと１４ビットのＰＷＭ出力を発生するものとすると、８ビットでは、0.25μsec ×28≒64μsec ，１４ビットでは、0.25μsec ×214 ≒ 4ｍsec の周期で、データが出力される。つまり、１４ビットのＰＷＭのＲＣフィルタは、周期が長くなるので、精度を高くするためには、８ビットに比べて指数関数的に重いフィルタ定数にしなければならない。このため、出力応答特性の遅れが大きくなり、高精度と共に高い応答性が要求されるＤ／Ａコンバータには適用できないという問題点がある。
【００１７】他方、■の場合には、フィルタを構成するオペアンプ等の回路定数部品が高価であるため、実際上採用し難いという問題点がある。
【００１８】従って、本発明の目的は、上記のように安価なフィルタを用いるＰＷＭ方式のＤ／Ａコンバータにおいて、フィルタ定数を重くする（つまり、応答性を悪くする）ことなく、高分解能を実現できるＤ／Ａコンバータを提供することにある。
【００１９】
【課題を解決するための手段】本発明は、前述のＰＷＭ信号として所定パルス幅の矩形波信号を出力するＰＷＭタイマと、その出力側に接続したフィルタとを備え、このフィルタに上記矩形波信号を入力することによりディジタル／アナログ変換を行うパルス幅変調方式のディジタル／アナログ変換器であって、上記矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１ＰＷＭ信号と下位ビットの第２ＰＷＭ信号とで構成され、第２ＰＷＭ信号は、予め設定したプログラムにより、第１ＰＷＭ信号のビット数（ｍ）を１ビットとして下位ビット数（ｋ）生成されることを特徴とする。
【００２０】上記ディジタル／アナログ変換器では、第１ＰＷＭ信号と第２ＰＷＭ信号の波形成分により上記フィルタ回路の設計条件が決定される。
【００２１】
【作用】本発明では、ＰＷＭタイマから出力されるＰＷＭ信号は、必要な分解能ｎ（ビット）を上位ｍ（ビット）と下位ｋ（ビット）とに分割し（すなわち、ｎ＝ｍ＋ｋ）、ｍビットＰＷＭ（以下、第１ＰＷＭという）波形と、この第１ＰＷＭ出力波形の１フレーム（１周期）を１ビットとするｋビットＰＷＭ（以下、第２ＰＷＭという）波形とを重ね合わせた矩形波とする。そして、ｍビットの第１ＰＷＭ信号は、従来と同様マイコンに内蔵されたタイマ（ハードウエア）で生成すると共に、そのｍビットを１ビットとするｋビットの第２ＰＷＭ信号を、マイコンのプログラム（ソフトウエアによるタイマ）により生成する。
【００２２】本発明では、例えば、８ビットと１４ビットのＰＷＭ信号を発生するタイマの場合、８ビットのＰＷＭ信号はそのままで、応答性の悪い１４ビットのＰＷＭ信号をマイコンのソフトウエアで処理する、すなわち、８ビットのＰＷＭ信号を１ビットとみなし、マイコンのプログラム上で６ビットのＰＷＭになるように出力することにより、高速化を図ることができる。
【００２３】具体的には、１４ビットＰＷＭ信号の場合、前述のように周期は 4ｍsec で、そのＰＷＭ出力電圧は、一定の電圧幅（例えば０Ｖと５Ｖの電圧範囲）の時間比例により決定されるので、その電圧変動を所定の電圧値（ 5/214≒0.3 ｍＶ）以下に抑えるために、ＲＣフィルタの定数は非常に大きな値になり、応答が遅くなってしまう。しかし、８ビットＰＷＭは、デューティ比が５０％（2.5 Ｖ出力）の場合、周期（64μsec ）の半分（32μsec ）の時間での５Ｖと、他の半分（32μsec ）の時間での０Ｖとを合わせて、その周期で（64μsec 毎に）出力することにより、８ビットの精度、すなわち 5/28 ≒19.5ｍＶの分解能を達成する。従って、１４ビットＰＷＭと比較すると、８ビットＰＷＭは、電圧分解能が 26 大きく、サイクル時間が 1/26 に短くなるので、フィルタ定数は 1/212（＝1/4096）小さく、高速化を図ることができる。
【００２４】
【効果】本発明によれば、上記のように、ＰＷＭ信号のｍビットを１ビットとしてマイコンのプログラム上でｋビットのＰＷＭ信号になるように出力することにより、ｍビットの速い応答性と高い分解能を持つＤ／Ａコンバータが実現される。
【００２５】
【実施例】図１に示すように、本発明のＤ／Ａコンバータに用いられるマイコンは、従来のハードウエアによるＰＷＭタイマ１から出力される矩形波信号を、その上位（ｍ）ビット毎に一まとめにして下位（ｋ）ビット数生成する、ソフトウエアによるＰＷＭタイマ４を備える。これは、マイコンのプログラムで設定される。
【００２６】以下、本発明によるＰＷＭ方式Ｄ／Ａ変換について説明する。
【００２７】まず、従来の技術で説明したように、必要な分解能（Ｄ／Ａ変換のフルスケールと等価）をｎ（ビット），出力比をｘ（％），第１ＰＷＭのタイマのカウントクロック周波数をｆt (Hz)，供給される基準電圧をＶref （Ｖ），ｎビット中にＶref が出力されるべきカウント数をＣout ＝２n・ｘ／100 …(13)とする。このＣout を第１ＰＷＭ用上位ｍ（ビット）と、第２ＰＷＭ用下位ｋ（ビット）とに分割し、分割された上位ｍ（ビット）部分のカウント数をＣm ，下位ｋ（ビット）部分のカウント数をＣk とする。すなわち、
【００２８】
【数２】
∴ Ｃout ＝Ｃm・２k ＋Ｃk …(15)（Ｃm には２k のバイアスがかかっている）
実際の矩形波出力は、次の[1] 及び[2] の作業によって形成される。
【００２９】[1] 第１ＰＷＭのクロック周波数ｆt にて（Ｃm ＋１）クロックのＶref （Ｖ）を出力し、残りの｛２m −（Ｃm ＋１）｝クロックの０（Ｖ）を出力する第１ＰＷＭ出力波形を、第２ＰＷＭによりＣk フレーム数（周期）だけ出力する。
【００３０】[2] Ｃm クロックのＶref （Ｖ）を出力し、残りの（２m −Ｃm ）クロックの０（Ｖ）を出力する第１ＰＷＭ出力波形を、第２ＰＷＭにより（２k −Ｃk ）フレーム数（周期）だけ出力する。
【００３１】ここで、第１ＰＷＭのクロック周波数はｆt ，分解能（フルスケール）はｍ（ビット）であるから、第１ＰＷＭの周期（１フレーム時間）Ｔ1 は、Ｔ1 ＝２m・１／ｆt （ｓ） …(16)となる。また、上記[1] 及び[2] の作業によって１サイクルを形成しているので、第２ＰＷＭの周期Ｔ2 （＝ＰＷＭトータル周期Ｔt ）は、 Ｔt ＝Ｔ2 ＝Ｃk・Ｔ1 ＋ (２k −Ｃk)・Ｔ1 ＝（Ｃk ＋２k −Ｃk)・Ｔ1 ＝２k・（２m・１／ｆt ）＝２k+m・１／ｆt ＝２n・１／ｆt ＝Ｔ …(17)となり、前述した従来のＰＷＭ周期Ｔと等しい。
【００３２】図２は、本発明において、従来のＰＷＭ出力波形の例（図１０）と同等の出力を生成するＰＷＭ出力波形を示す。ここで、Ｖref ＝５（Ｖ），ｎ＝14（ビット），ｍ＝８（ビット），ｋ＝６（ビット）
Ｃout ＝8160，Ｃm ＝127 ，Ｃk ＝ 32 ，２k ＝ 64 ，ｆt ＝4,000,000 (Hz)，Ｔ1 ＝ 64 （μｓ）， Ｔt ＝Ｔ2 ＝ 4.096（ｍｓ）
である。この場合、第１ＰＷＭ出力（ｍ＝８ビット）は、Ｃm ＋１＝ 128（クロック）の５（Ｖ）と、２m −（Ｃm ＋１）＝ 128（クロック）の０（Ｖ）とを、Ｃk ＝32（フレーム）含む波形であり、第２ＰＷＭ出力（ｋ＝６ビット）は、Ｃm ＝ 127（クロック）の５（Ｖ）と、２m −Ｃm ＝ 129（クロック）の０（Ｖ）とを、２k −Ｃk ＝32（フレーム）含む波形である。
【００３３】次に、本発明によるＰＷＭ出力波形がＰＷＭトータル周期Ｔt 内でＶref （Ｖ）と０（Ｖ）とで囲む面積をＰt を求める。
【００３４】まず、ＰＷＭトータル周期Ｔt では、上記のように[1] 及び[2] の作業で１サイクルを形成しているので、上記面積Ｐt は、[1] の作業で囲まれる面積Ｐ1 と[2] の作業で囲まれる面積Ｐ2 との和である。ここで、Ｐ1 及びＰ2 は、Ｐ1 ＝Ｖref・ (Ｃm ＋１)・Ｃk・１／ｆt …(18)Ｐ2 ＝Ｖref・Ｃm ・(２k −Ｃk)・１／ｆt …(19)であるから、 Ｐt ＝Ｐ1 ＋Ｐ2 ＝Ｖref・{(Ｃm ＋１)・Ｃk ＋Ｃm ・(２k −Ｃk)}・１／ｆt ＝Ｖref ・(Ｃm・２k ＋Ｃk)・１／ｆt ＝Ｖref・Ｃout・１／ｆt …(20)となり、従来の矩形波が１ＰＷＭ周期Ｔで囲む面積Ｐp に等しい。
【００３５】従って、本発明によるＰＷＭ出力波形を、後段のフィルタで完全に積分したとすれば、得られるアナログ電圧は、従来のものと等しくなる。これは、従来よりも速い応答性をもって同等のアナログ出力が得られるということである。
【００３６】Ｄ／Ａ変換は、上記のようにＰＷＭ出力波形をローパスフィルタに通して積分することによって行われるので、ＰＷＭの波形成分により後段のフィルタ条件が決定される。
【００３７】このフィルタ条件に関して、本発明によるＰＷＭ波形は、前述のように２つのＰＷＭ波形が重なり合うことによって構成されているので、後段のローパスフィルタは、２つのＰＷＭ波形に対して次の２つのフィルタ条件(1),(2) を満足すればよい。
【００３８】(1) 第１ＰＷＭ波形に対して第１ＰＷＭ波形は、周期を除いて前述の従来方式による矩形波と基本的に同一である。従って、第１ＰＷＭ波形を積分するフィルタ条件を決める第１項までのフーリエ級数Ｗ1(n=1)は Ｗ1(n=1)＝Ｖref・{1/2＋2/π・sin(ｎ・2π・t/T1)} (−T/2 ≦ｔ＜ T/2）
…(21)であり、必要な分解能はＶref/2nとなるので、後段のフィルタ条件は、「周波数1/Ｔ1 ，副振幅２・(Ｖref・2/π) の正弦波を、副振幅Ｖref ／2nまで減衰させること」に相当する。
【００３９】故に、第１ＰＷＭ波形に対する後段のフィルタの設計ポイントは、 周波数 Ｆ1 ＝１／Ｔ1 ＝１／ (２m・１／ｆt)＝ｆt ／２m ＝ｆt ／２n-k （∵ｎ＝ｍ＋ｋ）
＝１／２-k・(ｆt ／２n) ＝２k・ (ｆt ／２n) ＝２k・１／Ｔ …(22)にて、減衰量 Ｇ1 ＝20・log{(Ｖref/2n)/( 2・Ｖref・2/π)}＝20・log(π/2n+2) …(23)となる。
【００４０】このフィルタ設計ポイントを、前述の従来方式によるＰＷＭ出力のフィルタ設計ポイントの式(10)と比較すると、後段のフィルタに必要な減衰量は同じであるが、その周波数は、従来方式での周波数Ｆ（＝１／Ｔ）の２k 倍も高い周波数へシフトしている。
【００４１】(2) 第２ＰＷＭ波形に対して第２ＰＷＭの矩形波は多少複雑ではあるが、等価的に以下のように考えられる。
【００４２】まず、第１ＰＷＭの矩形波は完全に積分されていると仮定する（実際のフィルタは、前述の第１ＰＷＭ波形のフィルタ条件を満足しているので、この仮定で問題ない）。
【００４３】第２ＰＷＭ波形は、前記[1] 及び[2] の作業により１周期を形成している。ここで、上記仮定によると、第２ＰＷＭ波形が上記[1] の作業時に出力している電圧Ｖs1と、上記[2] の作業時に出力している電圧Ｖs2は、それぞれＶs1＝Ｖref・（Ｃm ＋１）／２m …(24)Ｖs2＝Ｖref・Ｃm ／２m …(25)となる。また、第２ＰＷＭの周期Ｔt(＝Ｔ2)は Ｔt ＝２(k+m)・１／ft＝２n・１／ft＝Ｔ (ｓ) …(26)であるから、結果的に第２ＰＷＭ波形は、周期Ｔt ，副振幅Ｖs ＝Ｖs1−Ｖs2の矩形波出力とみなすことができる。
【００４４】図２の場合、Ｖref ＝５（Ｖ），Ｃm ＝127 ，２m ＝256 であるから、Ｖs1＝ 5・(127 ＋ 1)/256 ＝2.5 （Ｖ）
Ｖs2＝ 5・ 127/256 ＝2.48（Ｖ）
であり、第２ＰＷＭ波形は、図３に示すようになる。
【００４５】従って、第２ＰＷＭ波形のフィルタ条件を決めるフーリエ級数Ｗ2(n=1)（デューティ比50:50 の波形、すなわちＣk ＝2k／2 ＝２k-1 のときの波形）は、 Ｗ2(n=1)＝ (Ｖs1＋Ｖs2)/2 ＋Ｖs・{2／πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋{(Ｖs1−Ｖs2) ・{2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)}＋ {Ｖref・{(Ｃm +1)/2m} −Ｖref・ (Ｃm/2m) ・{2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋{(Ｃm+1)−Ｃm}/2m・Ｖref・ {2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋(1/2m) ・Ｖref・{ 2/πsin(ｎ・2π・t/Tt)} …(27) （−Tt/2≦ｔ＜ T/2）
となる。図４は、この波形を示す。
【００４６】必要な分解能はＶref/2nであるから、第２ＰＷＭのフィルタ条件は、「周波数1/Ｔt(＝1/Ｔ) ，副振幅 2・(1/2m)・( Ｖref・2/π) の正弦波を、副振幅Ｖref ／２n まで減衰させること」に相当する。
【００４７】故に、第２ＰＷＭ波形に対する後段のフィルタの設計ポイントは、周波数 Ｆ2 ＝1/Ｔ にて 減衰量 Ｇ2 ＝20・log{(Ｖref/2n)/(2・(1/2m)・Ｖref・2/π)} ＝20・log{(π/2n+2)／(1/2m)} ＝20・log{(π/2n+2)・2m)} ＝20・log{(π/2n+2)＋20・log(2m) …(28)となる。このフィルタ設計ポイントを前述の従来方式によるＰＷＭ出力のフィルタ設計ポイントの式(10)と比較すると、後段のフィルタの設計周波数は同じであるが、その減衰量は、従来よりも20・log(2m)だけ軽減されている（∵２m ＞１）。
【００４８】上記(1),(2) の条件をフィルタの設計ポイントとしてまとめると、図５（Ａ）に示すようになる。すなわち、図２の例の場合、ｎ＝14(bit) ，ｍ＝8(bit)，ｋ＝6(bit)，ｆt ＝4,000,000(Hz) ，Ｔ＝2n・1/ft(ｓ) ＝4.096(ｍｓ)であるから、図１１（Ａ）に示した従来のフィルタ設計ポイントとの対比において、本発明における第１ＰＷＭのフィルタ設計ポイントは、 周波数 Ｆ1 ＝1/Ｔ1 ＝2k・(1/Ｔ) ＝26・(1/4.096・10-3) ＝15.625(kHz) （従来の周波数の2n＝64倍へシフト）
減衰量 Ｇ1 ＝20・log (π/2n+2)＝20・log (π/214+2) ≒20・log(0.000047937) ＝−86.4(dＢ) （従来と同一）
第２ＰＷＭのフィルタ設計ポイントは、 周波数 Ｆ2 ＝1/Ｔ＝1/4.096(ｍｓ) ≒244(Hz) （従来と同一）
減衰量 Ｇ2 ＝20・log{(π/2n+2)＋20・log(2m) ≒20・log(0.000047937) ＋20・log(256) ＝−86.4(dＢ) ＋48.2(dＢ) ＝−38.2(dＢ) （従来より48(dＢ) 軽減）
となる。
【００４９】ここで図６及び図７を参照して、本発明におけるＰＷＭタイマによりＰＷＭ出力を生成する動作を説明する。
【００５０】まず、マイコン内に設定される記憶部（バッファ）を次のように定義する。
【００５１】
ｘ ：出力したいカウント値をセットしておくバッファｘm ：ｘの上位ｍビットを保存しておくバッファｘk ：ｘの下位ｋビットを保存しておくバッファＣ ：ソフトウエアによるＰＷＭ出力用バッファＤ ：ハードウエアによるＰＷＭ出力用バッファ図６に示す基本動作では、初めのステップ１でＣを０にセットし（Ｃ＝０）、次のステップ２で演算を実行する。そして、ステップ３で、演算の結果を出力したいカウント値をｘにセットして、初めに戻る。
【００５２】次に、図７は、ハードウエアのＰＷＭタイマに対する割り込み動作を示す。この動作では、初めのステップ１１で“Ｃ＝０？”を判定する。Ｃ＝０ならば、次のステップ１２及び１３で、ｘの上位ｍビットをｘm に、ｘの下位ｋビットをｘk にそれぞれ格納する。一方、ステップ１１の判定でＣ＝０でないときは、次のステップ１４において“Ｃ≧ｘk ？”を判定する。これが“ＹＥＳ”ならば、ステップ１５でｘm をＤにセットし、“ＮＯ”ならば、ステップ１６で（ｘm ＋１）をＤにセットする。そして、ステップ１７でＣ＝Ｃ＋１、すなわちバッファＣの値に１を加える。次に、ステップ１８において“Ｃ≧２k ？”を判定し、“ＮＯ”ならば、初めに戻り、“ＹＥＳ”ならば、ステップ１９でＣ＝０、すなわちＣを０にセットして、初めに戻る。
【００５３】本発明によれば、上記のような第１ＰＷＭ出力及び第２ＰＷＭ出力を用いてＤ／Ａ変換を行うので、ＰＷＭタイマの後段に設けられるフィルタを前述のＲＣ２段のローパスフィルタで構成した場合、前記と同様にＣ＝0.1 μＦで固定したとき、抵抗値は、従来の方式ではＲ＝ 910(kΩ) であったが、本発明ではＲ＝68(kΩ) となる。
【００５４】この定数におけるステップ応答特性は、図５R>５（Ｂ）に示すように、63％応答で約 22 ｍｓ，99.9％応答で約 200ｍｓである。従って、本発明によれば、従来の方式（図１１（Ｂ））と比較して、応答が約10倍も速いＤ／Ａコンバータが得られる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図。
【図２】本発明におけるＰＷＭ波形の例を示す図。
【図３】図２の第１ＰＷＭ波形に対する第２ＰＷＭ波形を示す図。
【図４】第２ＰＷＭ波形のフィルタ条件を決めるフーリエ級数の波形を示す図。
【図５】本発明によるフィルタ設計ポイント及び応答特性を示す図。
【図６】本発明の基本動作を示すフローチャート。
【図７】本発明においてＰＷＭタイマに対する割り込み動作を示すフローチャート。
【図８】従来のＤ／Ａコンバータの基本構成を示す図。
【図９】図８の具体的な回路構成を示す図。
【図１０】従来のＰＷＭ波形の例を示す図。
【図１１】従来のフィルタ設計ポイント及び応答特性を示す図。
【符号の説明】
１…ハードウエアによるＰＷＭタイマ、２…ローパスフィルタ、３…電圧／電流変換器、４…ソフトウエアによるＰＷＭタイマ、２１…ＲＣフィルタ、２２…抵抗、２３…スイッチング素子、３１…オペアンプ、３２…トランジスタ、３３…抵抗。
【０００１】
【産業上の利用分野】本発明は、パルス幅変調（ＰＷＭ）方式のディジタル／アナログ変換器（以下、Ｄ／Ａコンバータという）に関する。これは、例えば、マイクロコンピュータ（以下、マイコンという）を内蔵した圧力検出器において、マイコンからのディジタル出力を所定のアナログ信号（例えば４〜２０ｍＡの電流）に変換するために用いられるが、このような検出器のみに適用が限られるものではない。
【０００２】
【従来の技術】従来知られているＰＷＭ方式のディジタル／アナログ変換（Ｄ／Ａ変換）は、マイコンを用いた回路で次のように行われている。すなわち、図８に示すように、マイコンに内蔵されたＰＷＭタイマ１（或いは通常のＩＣで構成されたタイマ）から出力される矩形波信号（ディジタル信号）を、ローパスフィルタ２に通して所望の出力リプル（変動幅）以下にすることにより、直流電圧出力（アナログ信号）に変換し、この電圧出力を電圧／電流変換器３で、後の処理に必要な電流出力（例えば４〜２０ｍＡ）に変換している。
【０００３】具体的な回路構成としては、図９に示すように、ローパスフィルタ２は、基本的にＲＣ２段のフィルタ２１で構成し、このＲＣフィルタ２１に所定の基準電圧源（Ｖref ）２２と、上記ＰＷＭタイマ１からの矩形波信号でオン・オフ制御されるトランジスタから成るスイッチング素子２３とを接続し、スイッチング素子２３のオン・オフに応じて基準電圧Ｖref 又は０（Ｖ）を入力する。また、電圧／電流変換器３は、オペアンプ３１とその出力でオン・オフするトランジスタ３２と出力電流が流れる抵抗３３とから成る。
【０００４】この方式は、ＰＷＭタイマの後段（出力側）に接続されるローパスフィルタとして上記のようなＲＣフィルタを設ければよいので、構成が簡単で安価なＤ／Ａコンバータが実現できるという利点を有する。以下、このＰＷＭ方式Ｄ／Ａ変換について、より詳細に説明する。
【０００５】まず、上記タイマからのＰＷＭ信号は、一般に必要な分解能（Ｄ／Ａ変換のフルスケールと等価）をｎ（ビット），出力比をｘ（％），タイマのカウントクロック周波数をｆt (Hz)，供給される基準電圧をＶref （Ｖ）としたとき、Ｔ＝２n・１／ｆt （ｓ：秒） …(1)を１ＰＷＭ周期とし、その１周期内においてタイマカウンタの出力クロック数Ｃout ＝２n・ｘ／100 …(2)に相当する時間Ｔp ＝Ｃout・１／ｆt （ｓ） …(3)の間、基準電圧Ｖref （Ｖ）を出力し、残りの時間 Ｔi ＝Ｔ−Ｔp ＝２n・１／ｆt −Ｃout・１／ｆt （ｓ） …(4) の間は０（Ｖ）を出力する矩形波として、出力される。
【０００６】後述のように、Ｄ／Ａ変換は、この矩形波出力がＶref （Ｖ）と０（Ｖ）とで囲む面積を時間軸方向に積分することにより、実現される。この矩形波が１ＰＷＭ周期Ｔで囲む面積は、Ｐp ＝Ｖref・Ｔp ＝Ｖref・Ｃout・１／ｆt …(5)となる。
【０００７】上記の矩形波出力の例を、図１０に示す。これは、ｎ＝14（ビット），ｘ＝49.80469（％），ｆt ＝ 4（ＭHz），Ｖref ＝ 5（Ｖ）の場合であり、これらの数値を上記式(1) 〜(4) に代入すると、Ｔ＝ 214 ・ 1／4000000 ＝4.096 （ｍｓ）
Ｃout ＝ 214・49.80469／100 ＝8160Ｔp ＝8160 ・ 1／4000000 ＝2.04（ｍｓ）
Ｔi ＝ 4.096−2.04＝2.056 （ｍｓ）
の矩形波信号となっている。
【０００８】次に、Ｄ／Ａ変換は、上記基準電圧Ｖref の矩形波信号を、後段に接続したフィルタで積分することにより、実現される。上の例（図１０）では、この矩形波が完全にフィルタリング（積分）されたとすれば、得られるアナログ電圧は、Ｖout ＝Ｖref・Ｃout/２n ＝ 5 ・ 8160/214 ＝ 2.490234 （Ｖ）
の一定電圧出力値になるはずである。しかしながら、実際のフィルタを設計する場合は、応答時間とのトレードオフにより、出力変動（リップル）を仕様上必要な分解能以下に抑える点が、設計ポイントとなる。
【０００９】ここで、後段のローパスフィルタにとって最も厳しい矩形波のフィルタリング条件（すなわち、フィルタの設計条件）は、周波数が最低で振幅が最大の矩形、すなわちデューティ比50：50の矩形波である。このデューティ比50：50の基本矩形波
【００１０】
【数１】
のフーリエ級数Ｗx は、 Ｗx ＝ 1/2＋1/π・Σ1/n・{1−(-1)n}sin(n・x) …(7) （−π≦ｘ≦π； ｎ＝１，２，３，・・・・，∞）
であり、後段のフィルタリング条件は、上式においてｎ＝１の正弦波、すなわち Ｗx(n=1)＝ 1/2＋2/π・sin(x) （−π≦ｘ≦π） …(8) によって決定される。
【００１１】前記ＰＷＭ信号の条件（一ＰＷＭ周期Ｔのうち時間Ｔp の間は基準電圧Ｖrefを出力し、残りの時間Ｔi の間は０を出力すること）に従えば、フィルタリング条件を決定する正弦波は、 Ｗx(n=1)＝Ｖref・{1/2＋2/π・sin(ｎ・2π・t/T)} （−T/2 ≦ｔ≦ T/2）
…(9) であり、必要な分解能はＶref ／2nとなるので、後段のフィルタリング条件は、「周波数１／Ｔ，副振幅２・(Ｖref・２／π）の正弦波を、副振幅Ｖref ／２n まで減衰させること」に相当する（「副振幅」とは振幅の２倍の大きさである）。このフィルタの設計ポイントは、周波数 Ｆ＝１／Ｔ（Hz）において 減衰量 Ｇ＝20・log{(Ｖref/2n) /(2・Ｖref・2/π)}＝20・log(π/2n+2) …(10)となる。
【００１２】図１０の例において、デューティ比50：50の矩形波のフーリエ級数Ｗf は、 Ｗf ＝ 5・{ 1/2＋1/π・Σ1/n・{1−(-1)n}sin(ｎ・2π・t/T)} …(11) （−T/2 ≦ｔ≦ T/2； ｎ＝１，２，３，・・・・，∞）
となり、矩形波のフィルタリング条件は、上式においてｎ＝１の正弦波Ｗf(n=1)＝ 5/2＋ 10/π・sin(x) …(12)（−π≦ｘ≦π ∵ｘ＝ 2π・t/T ）
によって決定される。後段のフィルタは、副振幅 ＶW ＝２・(５・２／π）≒ 6.3662 （Ｖ）
周波数 ＦW ＝１／Ｔ＝ 1／4.096 ≒ 244 （Hz）
の正弦波を、仕様上必要な分解能以下の振幅に減衰させることが、設計ポイントになる。
【００１３】図１０の例では、必要な分解能がｎ＝14ビット長であるので、フィルタの設計ポイントは、周波数 ＦW ≒ 244（Hz）において 減衰量 ＧW ＝20・log{(5/214)／ＶW } ≒20・log(0.000047937) ＝−86.4（ｄＢ）
となる。ここで、ＶW ＝５（Ｖ）とすると、フィルタの減衰量はＧW ＝20・log{(5/214)／5 } ≒20・log(0.000061035)＝−84.3（ｄＢ）
である（図１１（Ａ））。
【００１４】従って、このＰＷＭ出力を使用してＤ／Ａ変換を実現するために、後段のフィルタを前述のＲＣ２段のローパスフィルタで構成する場合、Ｃ＝0.1 μＦ（固定）とすると、Ｒ＝ 910（ｋΩ）となる。このフィルタ定数でのステップ応答特性は、図１１（Ｂ）に示すように、63％応答で約 300ｍｓ、99.9％応答で約 2ｓとなり、応答の遅いＤ／Ａコンバータとなる。
【００１５】
【発明が解決しようとする課題】上記のような従来のＰＷＭ方式では、高分解能のＤ／Ａコンバータを得るためには、
【００１６】
【００１７】他方、
【００１８】従って、本発明の目的は、上記のように安価なフィルタを用いるＰＷＭ方式のＤ／Ａコンバータにおいて、フィルタ定数を重くする（つまり、応答性を悪くする）ことなく、高分解能を実現できるＤ／Ａコンバータを提供することにある。
【００１９】
【課題を解決するための手段】本発明は、前述のＰＷＭ信号として所定パルス幅の矩形波信号を出力するＰＷＭタイマと、その出力側に接続したフィルタとを備え、このフィルタに上記矩形波信号を入力することによりディジタル／アナログ変換を行うパルス幅変調方式のディジタル／アナログ変換器であって、上記矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１ＰＷＭ信号と下位ビットの第２ＰＷＭ信号とで構成され、第２ＰＷＭ信号は、予め設定したプログラムにより、第１ＰＷＭ信号のビット数（ｍ）を１ビットとして下位ビット数（ｋ）生成されることを特徴とする。
【００２０】上記ディジタル／アナログ変換器では、第１ＰＷＭ信号と第２ＰＷＭ信号の波形成分により上記フィルタ回路の設計条件が決定される。
【００２１】
【作用】本発明では、ＰＷＭタイマから出力されるＰＷＭ信号は、必要な分解能ｎ（ビット）を上位ｍ（ビット）と下位ｋ（ビット）とに分割し（すなわち、ｎ＝ｍ＋ｋ）、ｍビットＰＷＭ（以下、第１ＰＷＭという）波形と、この第１ＰＷＭ出力波形の１フレーム（１周期）を１ビットとするｋビットＰＷＭ（以下、第２ＰＷＭという）波形とを重ね合わせた矩形波とする。そして、ｍビットの第１ＰＷＭ信号は、従来と同様マイコンに内蔵されたタイマ（ハードウエア）で生成すると共に、そのｍビットを１ビットとするｋビットの第２ＰＷＭ信号を、マイコンのプログラム（ソフトウエアによるタイマ）により生成する。
【００２２】本発明では、例えば、８ビットと１４ビットのＰＷＭ信号を発生するタイマの場合、８ビットのＰＷＭ信号はそのままで、応答性の悪い１４ビットのＰＷＭ信号をマイコンのソフトウエアで処理する、すなわち、８ビットのＰＷＭ信号を１ビットとみなし、マイコンのプログラム上で６ビットのＰＷＭになるように出力することにより、高速化を図ることができる。
【００２３】具体的には、１４ビットＰＷＭ信号の場合、前述のように周期は 4ｍsec で、そのＰＷＭ出力電圧は、一定の電圧幅（例えば０Ｖと５Ｖの電圧範囲）の時間比例により決定されるので、その電圧変動を所定の電圧値（ 5/214≒0.3 ｍＶ）以下に抑えるために、ＲＣフィルタの定数は非常に大きな値になり、応答が遅くなってしまう。しかし、８ビットＰＷＭは、デューティ比が５０％（2.5 Ｖ出力）の場合、周期（64μsec ）の半分（32μsec ）の時間での５Ｖと、他の半分（32μsec ）の時間での０Ｖとを合わせて、その周期で（64μsec 毎に）出力することにより、８ビットの精度、すなわち 5/28 ≒19.5ｍＶの分解能を達成する。従って、１４ビットＰＷＭと比較すると、８ビットＰＷＭは、電圧分解能が 26 大きく、サイクル時間が 1/26 に短くなるので、フィルタ定数は 1/212（＝1/4096）小さく、高速化を図ることができる。
【００２４】
【効果】本発明によれば、上記のように、ＰＷＭ信号のｍビットを１ビットとしてマイコンのプログラム上でｋビットのＰＷＭ信号になるように出力することにより、ｍビットの速い応答性と高い分解能を持つＤ／Ａコンバータが実現される。
【００２５】
【実施例】図１に示すように、本発明のＤ／Ａコンバータに用いられるマイコンは、従来のハードウエアによるＰＷＭタイマ１から出力される矩形波信号を、その上位（ｍ）ビット毎に一まとめにして下位（ｋ）ビット数生成する、ソフトウエアによるＰＷＭタイマ４を備える。これは、マイコンのプログラムで設定される。
【００２６】以下、本発明によるＰＷＭ方式Ｄ／Ａ変換について説明する。
【００２７】まず、従来の技術で説明したように、必要な分解能（Ｄ／Ａ変換のフルスケールと等価）をｎ（ビット），出力比をｘ（％），第１ＰＷＭのタイマのカウントクロック周波数をｆt (Hz)，供給される基準電圧をＶref （Ｖ），ｎビット中にＶref が出力されるべきカウント数をＣout ＝２n・ｘ／100 …(13)とする。このＣout を第１ＰＷＭ用上位ｍ（ビット）と、第２ＰＷＭ用下位ｋ（ビット）とに分割し、分割された上位ｍ（ビット）部分のカウント数をＣm ，下位ｋ（ビット）部分のカウント数をＣk とする。すなわち、
【００２８】
【数２】
∴ Ｃout ＝Ｃm・２k ＋Ｃk …(15)（Ｃm には２k のバイアスがかかっている）
実際の矩形波出力は、次の[1] 及び[2] の作業によって形成される。
【００２９】[1] 第１ＰＷＭのクロック周波数ｆt にて（Ｃm ＋１）クロックのＶref （Ｖ）を出力し、残りの｛２m −（Ｃm ＋１）｝クロックの０（Ｖ）を出力する第１ＰＷＭ出力波形を、第２ＰＷＭによりＣk フレーム数（周期）だけ出力する。
【００３０】[2] Ｃm クロックのＶref （Ｖ）を出力し、残りの（２m −Ｃm ）クロックの０（Ｖ）を出力する第１ＰＷＭ出力波形を、第２ＰＷＭにより（２k −Ｃk ）フレーム数（周期）だけ出力する。
【００３１】ここで、第１ＰＷＭのクロック周波数はｆt ，分解能（フルスケール）はｍ（ビット）であるから、第１ＰＷＭの周期（１フレーム時間）Ｔ1 は、Ｔ1 ＝２m・１／ｆt （ｓ） …(16)となる。また、上記[1] 及び[2] の作業によって１サイクルを形成しているので、第２ＰＷＭの周期Ｔ2 （＝ＰＷＭトータル周期Ｔt ）は、 Ｔt ＝Ｔ2 ＝Ｃk・Ｔ1 ＋ (２k −Ｃk)・Ｔ1 ＝（Ｃk ＋２k −Ｃk)・Ｔ1 ＝２k・（２m・１／ｆt ）＝２k+m・１／ｆt ＝２n・１／ｆt ＝Ｔ …(17)となり、前述した従来のＰＷＭ周期Ｔと等しい。
【００３２】図２は、本発明において、従来のＰＷＭ出力波形の例（図１０）と同等の出力を生成するＰＷＭ出力波形を示す。ここで、Ｖref ＝５（Ｖ），ｎ＝14（ビット），ｍ＝８（ビット），ｋ＝６（ビット）
Ｃout ＝8160，Ｃm ＝127 ，Ｃk ＝ 32 ，２k ＝ 64 ，ｆt ＝4,000,000 (Hz)，Ｔ1 ＝ 64 （μｓ）， Ｔt ＝Ｔ2 ＝ 4.096（ｍｓ）
である。この場合、第１ＰＷＭ出力（ｍ＝８ビット）は、Ｃm ＋１＝ 128（クロック）の５（Ｖ）と、２m −（Ｃm ＋１）＝ 128（クロック）の０（Ｖ）とを、Ｃk ＝32（フレーム）含む波形であり、第２ＰＷＭ出力（ｋ＝６ビット）は、Ｃm ＝ 127（クロック）の５（Ｖ）と、２m −Ｃm ＝ 129（クロック）の０（Ｖ）とを、２k −Ｃk ＝32（フレーム）含む波形である。
【００３３】次に、本発明によるＰＷＭ出力波形がＰＷＭトータル周期Ｔt 内でＶref （Ｖ）と０（Ｖ）とで囲む面積をＰt を求める。
【００３４】まず、ＰＷＭトータル周期Ｔt では、上記のように[1] 及び[2] の作業で１サイクルを形成しているので、上記面積Ｐt は、[1] の作業で囲まれる面積Ｐ1 と[2] の作業で囲まれる面積Ｐ2 との和である。ここで、Ｐ1 及びＰ2 は、Ｐ1 ＝Ｖref・ (Ｃm ＋１)・Ｃk・１／ｆt …(18)Ｐ2 ＝Ｖref・Ｃm ・(２k −Ｃk)・１／ｆt …(19)であるから、 Ｐt ＝Ｐ1 ＋Ｐ2 ＝Ｖref・{(Ｃm ＋１)・Ｃk ＋Ｃm ・(２k −Ｃk)}・１／ｆt ＝Ｖref ・(Ｃm・２k ＋Ｃk)・１／ｆt ＝Ｖref・Ｃout・１／ｆt …(20)となり、従来の矩形波が１ＰＷＭ周期Ｔで囲む面積Ｐp に等しい。
【００３５】従って、本発明によるＰＷＭ出力波形を、後段のフィルタで完全に積分したとすれば、得られるアナログ電圧は、従来のものと等しくなる。これは、従来よりも速い応答性をもって同等のアナログ出力が得られるということである。
【００３６】Ｄ／Ａ変換は、上記のようにＰＷＭ出力波形をローパスフィルタに通して積分することによって行われるので、ＰＷＭの波形成分により後段のフィルタ条件が決定される。
【００３７】このフィルタ条件に関して、本発明によるＰＷＭ波形は、前述のように２つのＰＷＭ波形が重なり合うことによって構成されているので、後段のローパスフィルタは、２つのＰＷＭ波形に対して次の２つのフィルタ条件(1),(2) を満足すればよい。
【００３８】(1) 第１ＰＷＭ波形に対して第１ＰＷＭ波形は、周期を除いて前述の従来方式による矩形波と基本的に同一である。従って、第１ＰＷＭ波形を積分するフィルタ条件を決める第１項までのフーリエ級数Ｗ1(n=1)は Ｗ1(n=1)＝Ｖref・{1/2＋2/π・sin(ｎ・2π・t/T1)} (−T/2 ≦ｔ＜ T/2）
…(21)であり、必要な分解能はＶref/2nとなるので、後段のフィルタ条件は、「周波数1/Ｔ1 ，副振幅２・(Ｖref・2/π) の正弦波を、副振幅Ｖref ／2nまで減衰させること」に相当する。
【００３９】故に、第１ＰＷＭ波形に対する後段のフィルタの設計ポイントは、 周波数 Ｆ1 ＝１／Ｔ1 ＝１／ (２m・１／ｆt)＝ｆt ／２m ＝ｆt ／２n-k （∵ｎ＝ｍ＋ｋ）
＝１／２-k・(ｆt ／２n) ＝２k・ (ｆt ／２n) ＝２k・１／Ｔ …(22)にて、減衰量 Ｇ1 ＝20・log{(Ｖref/2n)/( 2・Ｖref・2/π)}＝20・log(π/2n+2) …(23)となる。
【００４０】このフィルタ設計ポイントを、前述の従来方式によるＰＷＭ出力のフィルタ設計ポイントの式(10)と比較すると、後段のフィルタに必要な減衰量は同じであるが、その周波数は、従来方式での周波数Ｆ（＝１／Ｔ）の２k 倍も高い周波数へシフトしている。
【００４１】(2) 第２ＰＷＭ波形に対して第２ＰＷＭの矩形波は多少複雑ではあるが、等価的に以下のように考えられる。
【００４２】まず、第１ＰＷＭの矩形波は完全に積分されていると仮定する（実際のフィルタは、前述の第１ＰＷＭ波形のフィルタ条件を満足しているので、この仮定で問題ない）。
【００４３】第２ＰＷＭ波形は、前記[1] 及び[2] の作業により１周期を形成している。ここで、上記仮定によると、第２ＰＷＭ波形が上記[1] の作業時に出力している電圧Ｖs1と、上記[2] の作業時に出力している電圧Ｖs2は、それぞれＶs1＝Ｖref・（Ｃm ＋１）／２m …(24)Ｖs2＝Ｖref・Ｃm ／２m …(25)となる。また、第２ＰＷＭの周期Ｔt(＝Ｔ2)は Ｔt ＝２(k+m)・１／ft＝２n・１／ft＝Ｔ (ｓ) …(26)であるから、結果的に第２ＰＷＭ波形は、周期Ｔt ，副振幅Ｖs ＝Ｖs1−Ｖs2の矩形波出力とみなすことができる。
【００４４】図２の場合、Ｖref ＝５（Ｖ），Ｃm ＝127 ，２m ＝256 であるから、Ｖs1＝ 5・(127 ＋ 1)/256 ＝2.5 （Ｖ）
Ｖs2＝ 5・ 127/256 ＝2.48（Ｖ）
であり、第２ＰＷＭ波形は、図３に示すようになる。
【００４５】従って、第２ＰＷＭ波形のフィルタ条件を決めるフーリエ級数Ｗ2(n=1)（デューティ比50:50 の波形、すなわちＣk ＝2k／2 ＝２k-1 のときの波形）は、 Ｗ2(n=1)＝ (Ｖs1＋Ｖs2)/2 ＋Ｖs・{2／πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋{(Ｖs1−Ｖs2) ・{2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)}＋ {Ｖref・{(Ｃm +1)/2m} −Ｖref・ (Ｃm/2m) ・{2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋{(Ｃm+1)−Ｃm}/2m・Ｖref・ {2/πsin(ｎ・2π・t/Tt)} ＝Ｖref・{(2・Ｃm+1)/2(m+1)} ＋(1/2m) ・Ｖref・{ 2/πsin(ｎ・2π・t/Tt)} …(27) （−Tt/2≦ｔ＜ T/2）
となる。図４は、この波形を示す。
【００４６】必要な分解能はＶref/2nであるから、第２ＰＷＭのフィルタ条件は、「周波数1/Ｔt(＝1/Ｔ) ，副振幅 2・(1/2m)・( Ｖref・2/π) の正弦波を、副振幅Ｖref ／２n まで減衰させること」に相当する。
【００４７】故に、第２ＰＷＭ波形に対する後段のフィルタの設計ポイントは、周波数 Ｆ2 ＝1/Ｔ にて 減衰量 Ｇ2 ＝20・log{(Ｖref/2n)/(2・(1/2m)・Ｖref・2/π)} ＝20・log{(π/2n+2)／(1/2m)} ＝20・log{(π/2n+2)・2m)} ＝20・log{(π/2n+2)＋20・log(2m) …(28)となる。このフィルタ設計ポイントを前述の従来方式によるＰＷＭ出力のフィルタ設計ポイントの式(10)と比較すると、後段のフィルタの設計周波数は同じであるが、その減衰量は、従来よりも20・log(2m)だけ軽減されている（∵２m ＞１）。
【００４８】上記(1),(2) の条件をフィルタの設計ポイントとしてまとめると、図５（Ａ）に示すようになる。すなわち、図２の例の場合、ｎ＝14(bit) ，ｍ＝8(bit)，ｋ＝6(bit)，ｆt ＝4,000,000(Hz) ，Ｔ＝2n・1/ft(ｓ) ＝4.096(ｍｓ)であるから、図１１（Ａ）に示した従来のフィルタ設計ポイントとの対比において、本発明における第１ＰＷＭのフィルタ設計ポイントは、 周波数 Ｆ1 ＝1/Ｔ1 ＝2k・(1/Ｔ) ＝26・(1/4.096・10-3) ＝15.625(kHz) （従来の周波数の2n＝64倍へシフト）
減衰量 Ｇ1 ＝20・log (π/2n+2)＝20・log (π/214+2) ≒20・log(0.000047937) ＝−86.4(dＢ) （従来と同一）
第２ＰＷＭのフィルタ設計ポイントは、 周波数 Ｆ2 ＝1/Ｔ＝1/4.096(ｍｓ) ≒244(Hz) （従来と同一）
減衰量 Ｇ2 ＝20・log{(π/2n+2)＋20・log(2m) ≒20・log(0.000047937) ＋20・log(256) ＝−86.4(dＢ) ＋48.2(dＢ) ＝−38.2(dＢ) （従来より48(dＢ) 軽減）
となる。
【００４９】ここで図６及び図７を参照して、本発明におけるＰＷＭタイマによりＰＷＭ出力を生成する動作を説明する。
【００５０】まず、マイコン内に設定される記憶部（バッファ）を次のように定義する。
【００５１】
ｘ ：出力したいカウント値をセットしておくバッファｘm ：ｘの上位ｍビットを保存しておくバッファｘk ：ｘの下位ｋビットを保存しておくバッファＣ ：ソフトウエアによるＰＷＭ出力用バッファＤ ：ハードウエアによるＰＷＭ出力用バッファ図６に示す基本動作では、初めのステップ１でＣを０にセットし（Ｃ＝０）、次のステップ２で演算を実行する。そして、ステップ３で、演算の結果を出力したいカウント値をｘにセットして、初めに戻る。
【００５２】次に、図７は、ハードウエアのＰＷＭタイマに対する割り込み動作を示す。この動作では、初めのステップ１１で“Ｃ＝０？”を判定する。Ｃ＝０ならば、次のステップ１２及び１３で、ｘの上位ｍビットをｘm に、ｘの下位ｋビットをｘk にそれぞれ格納する。一方、ステップ１１の判定でＣ＝０でないときは、次のステップ１４において“Ｃ≧ｘk ？”を判定する。これが“ＹＥＳ”ならば、ステップ１５でｘm をＤにセットし、“ＮＯ”ならば、ステップ１６で（ｘm ＋１）をＤにセットする。そして、ステップ１７でＣ＝Ｃ＋１、すなわちバッファＣの値に１を加える。次に、ステップ１８において“Ｃ≧２k ？”を判定し、“ＮＯ”ならば、初めに戻り、“ＹＥＳ”ならば、ステップ１９でＣ＝０、すなわちＣを０にセットして、初めに戻る。
【００５３】本発明によれば、上記のような第１ＰＷＭ出力及び第２ＰＷＭ出力を用いてＤ／Ａ変換を行うので、ＰＷＭタイマの後段に設けられるフィルタを前述のＲＣ２段のローパスフィルタで構成した場合、前記と同様にＣ＝0.1 μＦで固定したとき、抵抗値は、従来の方式ではＲ＝ 910(kΩ) であったが、本発明ではＲ＝68(kΩ) となる。
【００５４】この定数におけるステップ応答特性は、図５R>５（Ｂ）に示すように、63％応答で約 22 ｍｓ，99.9％応答で約 200ｍｓである。従って、本発明によれば、従来の方式（図１１（Ｂ））と比較して、応答が約10倍も速いＤ／Ａコンバータが得られる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図。
【図２】本発明におけるＰＷＭ波形の例を示す図。
【図３】図２の第１ＰＷＭ波形に対する第２ＰＷＭ波形を示す図。
【図４】第２ＰＷＭ波形のフィルタ条件を決めるフーリエ級数の波形を示す図。
【図５】本発明によるフィルタ設計ポイント及び応答特性を示す図。
【図６】本発明の基本動作を示すフローチャート。
【図７】本発明においてＰＷＭタイマに対する割り込み動作を示すフローチャート。
【図８】従来のＤ／Ａコンバータの基本構成を示す図。
【図９】図８の具体的な回路構成を示す図。
【図１０】従来のＰＷＭ波形の例を示す図。
【図１１】従来のフィルタ設計ポイント及び応答特性を示す図。
【符号の説明】
１…ハードウエアによるＰＷＭタイマ、２…ローパスフィルタ、３…電圧／電流変換器、４…ソフトウエアによるＰＷＭタイマ、２１…ＲＣフィルタ、２２…抵抗、２３…スイッチング素子、３１…オペアンプ、３２…トランジスタ、３３…抵抗。
【特許請求の範囲】
【請求項１】所定パルス幅の矩形波信号を出力するタイマと、該タイマの出力側に接続したフィルタとを備え、該フィルタに前記矩形波信号を入力することによりディジタル／アナログ変換を行うパルス幅変調方式のディジタル／アナログ変換器において、前記矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１信号と下位ビットの第２信号とで構成され、前記第２信号は、予め設定したプログラムにより、前記第１信号のビット数（ｍ）を１ビットとして前記下位ビット数（ｋ）生成されることを特徴とするディジタル／アナログ変換器。
【請求項２】請求項１記載のディジタル／アナログ変換器において、前記第１信号と前記第２信号の波形成分により前記フィルタ回路の設計条件を決定するようにしたことを特徴とするディジタル／アナログ変換器。
【請求項１】所定パルス幅の矩形波信号を出力するタイマと、該タイマの出力側に接続したフィルタとを備え、該フィルタに前記矩形波信号を入力することによりディジタル／アナログ変換を行うパルス幅変調方式のディジタル／アナログ変換器において、前記矩形波信号は、必要な分解能を表わすビット数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）とに分割して得られる上位ビットの第１信号と下位ビットの第２信号とで構成され、前記第２信号は、予め設定したプログラムにより、前記第１信号のビット数（ｍ）を１ビットとして前記下位ビット数（ｋ）生成されることを特徴とするディジタル／アナログ変換器。
【請求項２】請求項１記載のディジタル／アナログ変換器において、前記第１信号と前記第２信号の波形成分により前記フィルタ回路の設計条件を決定するようにしたことを特徴とするディジタル／アナログ変換器。
【図１】
【図２】
【図３】
【図６】
【図４】
【図５】
【図８】
【図７】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図６】
【図４】
【図５】
【図８】
【図７】
【図９】
【図１０】
【図１１】
【公開番号】特開平８−２１３９１０
【公開日】平成８年（１９９６）８月２０日
【国際特許分類】
【出願番号】特願平７−１６１５６
【出願日】平成７年（１９９５）２月２日
【出願人】（０００００６６６６）山武ハネウエル株式会社 (1,808)
【公開日】平成８年（１９９６）８月２０日
【国際特許分類】
【出願日】平成７年（１９９５）２月２日
【出願人】（０００００６６６６）山武ハネウエル株式会社 (1,808)
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