レベルシフト回路
【課題】占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、主に、第１の信号（ＶＩＮ）をレベルシフトして第２の信号（Ｖｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ１）を出力するＣＭＯＳインバータ回路部３２、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するＤ−ＦＦ素子３５、を含む出力バッファ部３０と、を備える。
【解決手段】レベルシフト回路１は、主に、第１の信号（ＶＩＮ）をレベルシフトして第２の信号（Ｖｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ１）を出力するＣＭＯＳインバータ回路部３２、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するＤ−ＦＦ素子３５、を含む出力バッファ部３０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関する。
【背景技術】
【０００２】
従来の技術として第１のバッファ回路と、ローパスフィルタと、第２のバッファ回路と、を備えた半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
この半導体装置は、第１のバッファ回路にて電源とのノードの切り離しを行い、ローパスフィルタにて電源の立ち上がりに対してノイズの除去を行い、第２のバッファ回路にて波形の整形を行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の半導体装置は、ローパスフィルタを構成するコンデンサ及び抵抗等の素子が、他の回路を構成する電子部品と比べて大きな面積を占有する問題、及び温度変化や素子のバラツキに起因する容量値と抵抗値の変動が大きく、安定して機能させるための容量値と抵抗値の最適化が困難となる問題があった。
【０００６】
従って、本発明の目的は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号を出力する論理回路部、及び第４の信号と第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備えたレベルシフト回路を提供する。
【発明の効果】
【０００８】
本発明によれば、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態に係るレベルシフト回路の回路図である。
【図２】図２（ａ）は、第１の実施の形態に係る遅延回路部の第１のインバータに入力する信号Ｓ１の波形図であり、（ｂ）は、第１のインバータが出力する信号Ｓ２の波形図であり、（ｃ）は、第ｍのインバータから出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＥＯＲ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【図３】図３は、（ａ）は、第２の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部から出力される信号Ｓ５の波形図であり、（ｅ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【図４】図４は、（ａ）は、第３の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＮＡＮＤ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５の波形図であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【発明を実施するための形態】
【００１０】
（実施の形態の要約）
実施の形態に係るレベルシフト回路は、第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号を出力する論理回路部、及び第４の信号と第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備える。
【００１１】
[第１の実施の形態]
図１は、第１の実施の形態に係るレベルシフト回路の回路図である。
【００１２】
このレベルシフト回路１は、例えば、外部から供給された外部電圧ＶＢＢを、外部電圧ＶＢＢよりも低い電圧にレベルシフトさせる電子回路である。
【００１３】
レベルシフト回路１は、図１に示すように、主に、第１の信号（ＶＩＮ）をレベルシフトして第２の信号（Ｖｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ１）を出力するＣＭＯＳインバータ回路部３２（第１のＣＭＯＳインバータ回路部）、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するフリップフロップ素子としてのＤ−ＦＦ素子３５、を含むバッファ回路部としての出力バッファ部３０と、を備える。
【００１４】
さらに、レベルシフト回路１は、クランプ部２０と、Ｄ−ＦＦ素子３５から出力される第６の信号（Ｓ６）を反転させた第７の信号（ＶＯＵＴ）を出力する、ｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂで構成されたＣＭＯＳインバータ回路部３６（第２のＣＭＯＳインバータ回路部）と、を備えている。
【００１５】
（レベルシフト部１０の構成）
レベルシフト部１０は、１２Ｖレンジの振幅を有するバッテリ系の入力信号ＶＩＮが入力される入力バッファであり、例えば、定電流源１１と、ｐｎｐバイポーラトランジスタである入力トランジスタ１２と、入力トランジスタ１２のベースに接続された入力抵抗１４と、同じくｐｎｐバイポーラトランジスタである入力トランジスタ１３と、入力トランジスタ１３のコレクタに接続されたｎＭＯＳトランジスタ１６とからなる差動増幅回路を入力段に備えている。
【００１６】
２つの入力トランジスタ１２及び入力トランジスタ１３は、互いに同一特性を有し、逆耐圧特性を確保する上ではラテラル型ｐｎｐトランジスタであることが望ましい。また、入力トランジスタ１２及び入力トランジスタ１３は、互いにエミッタ結合され、１２Ｖの外部電圧ＶＢＢに接続した定電流源１１からの一定のバイアス電流が各エミッタに供給される。入力信号ＶＩＮがベースに入力される側の入力トランジスタ１２のコレクタは、直接、フレームグランド（以下、単に「グランド」という。）に接続され、他方、ｎＭＯＳトランジスタ１６をコレクタ負荷とする側の入力トランジスタ１３のベースとコレクタとは短絡している。つまり、レベルシフト部１０が出力する第２の信号（これを「中間信号Ｖｍ」という）のグランドに対する電位が、入力信号ＶＩＮの同相成分に相当する電位となるように回路構成されている。また、入力段をバイポーラトランジスタによる差動増幅回路で構成することにより、スイッチングの高速化が図られている。
【００１７】
入力トランジスタ１３のコレクタ負荷であるｎＭＯＳトランジスタ１６は、同じくｎＭＯＳトランジスタ１７とともにカレントミラー回路を構成している。ゲートドレイン間が短絡する側のｎＭＯＳトランジスタ１７のドレインには定電流源１５が接続され、常時一定のドレイン電流が供給される。このように入力トランジスタ１３の負荷をアクティブ負荷で構成することにより、入力信号ＶＩＮに対する電力増幅率を向上させている。
【００１８】
（クランプ部２０の構成）
クランプ部２０は、ｎｐｎバイポーラトランジスタ２１のベースとエミッタとを短絡したダイオード接続により構成される。ｎｐｎバイポーラトランジスタ２１のコレクタ（カソード）は５Ｖの内部電圧ＶＣＣに接続し、エミッタ（アノード）はレベルシフト部１０の出力（中間信号Ｖｍ）のノードに接続している。すなわち、クランプ部２０は、レベルシフト部１０が出力する中間信号Ｖｍの振幅を内部電圧ＶＣＣの５Ｖにダイオード順方向電圧降下分０．６Ｖを加えた約５．６Ｖにクランプしてそれ以下に制限するように構成されている。
【００１９】
（出力バッファ部３０の構成）
出力バッファ部３０は、その初段にｐＭＯＳトランジスタ３２ａと、ｎＭＯＳトランジスタ３２ｂと、から構成されたＣＭＯＳインバータ回路部３２を備えている。このｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂのゲートには、クランプ部２０を介してレベルシフト部１０から出力された中間信号Ｖｍが入力する。
【００２０】
ｐＭＯＳトランジスタ３２ａのソースは、５Ｖの内部電圧ＶＣＣの電源ラインが接続され、ドレインは、ｎＭＯＳトランジスタ３２ｂのドレインと接続されている。ｎＭＯＳトランジスタ３２ｂのソースは、グランドに接続されている。ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ａのドレインは、中間信号Ｖｍを反転させた信号Ｓ１が出力される。
【００２１】
出力バッファ部３０は、その中段に遅延回路部３３、論理回路部３４及びＤ−ＦＦ素子３５を備えている。
【００２２】
遅延回路部３３は、例えば、図１に示すように、偶数個の第１のインバータ３３ａ〜第ｍのインバータ３３ｍ（ｍは偶数）により、入力した信号Ｓ１を遅延させた信号Ｓ３を出力するように構成されている。
【００２３】
この遅延回路部３３を構成する一のインバータは、例えば、入力した信号Ｓ１を遅延時間Ｔａだけ遅延させた信号Ｓ２とするように構成されている。つまり、入力した信号Ｓ１は、Ｔｄ（Ｔａ×ｍ）時間遅れた信号Ｓ３として出力される。遅延回路部３３から出力された信号Ｓ３は、Ｄ−ＦＦ素子３５のＤ入力、及びＥＯＲ素子３４ａに入力する。
【００２４】
論理回路部３４は、一例として、ＥＯＲ素子３４ａ及びインバータ３４ｂを備えて構成されている。
【００２５】
ＥＯＲ素子３４ａは、排他的論理和（ＥＯＲ）を演算する論理素子である。ＥＯＲ素子３４ａは、２つの入力端子と１つの出力端子を有し、入力端子の一方にＨｉとなる信号（以下Ｈと記載する。）が入力し、他方にＬｏとなる信号（以下Ｌと記載する。）が入力した場合のみ、Ｈを出力するように構成されている。
【００２６】
このＥＯＲ素子３４ａの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＥＯＲ素子３４ａは、入力する信号Ｓ１と信号Ｓ３に基づいて排他的論理和を演算して信号Ｓ４を出力する。この信号Ｓ４は、インバータ３４ｂに入力する。
【００２７】
インバータ３４ｂは、入力した信号Ｓ４を反転させた信号Ｓ５を出力する。この信号Ｓ５は、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００２８】
Ｄ−ＦＦ素子３５は、Ｄ型フリップフロップ素子であり、ＣＫ端子に入力する信号のＬからＨの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にＤ端子に入力する信号と、が異なる場合に、Ｄ端子に入力した信号をラッチしてＱ端子から出力するように構成されている。
【００２９】
このＤ−ＦＦ素子３５のＣＫ端子は、論理回路部３４の出力側と接続され、信号Ｓ５が入力する。また、Ｄ端子は、遅延回路部３３に接続され、信号Ｓ３が入力する。そして、Ｑ端子は、信号Ｓ６を出力する。
【００３０】
出力バッファ部３０は、その後段に、ｐＭＯＳトランジスタ３６ａと、ｎＭＯＳトランジスタ３６ｂと、から構成された第２のＣＭＯＳインバータ回路部としてのＣＭＯＳインバータ回路部３６を備えている。このｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂのゲートには、Ｄ−ＦＦ素子３５から出力された信号Ｓ６が入力する。
【００３１】
ｐＭＯＳトランジスタ３６ａのソースは、５Ｖの内部電圧ＶＣＣの電源ラインに接続され、ドレインは、ｎＭＯＳトランジスタ３６ｂのドレインと接続されている。ｎＭＯＳトランジスタ３６ｂのソースは、グランドに接続されている。ｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂのドレインからは、信号Ｓ６を反転させた出力電圧ＶＯＵＴが出力される。
【００３２】
以下に、本実施の形態に係るレベルシフト回路１の動作を、各図を参照しながら説明する。まず、出力バッファ部３０に入力する中間信号Ｖｍの生成について説明する。
【００３３】
（中間信号Ｖｍの生成）
レベルシフト部１０に低電位（Ｌ）の入力信号ＶＩＮが入力されると、入力トランジスタ１２を流れる電流のほうが入力トランジスタ１３を流れるよりも大きくなる。したがって、入力トランジスタ１３のコレクタ出力である中間信号Ｖｍの電位が下がる。入力トランジスタ１３のベースとコレクタとは短絡しているので、中間信号Ｖｍの電位は、入力トランジスタ１２のベース電流による入力抵抗１４の電圧降下分を無視すれば、入力信号ＶＩＮとほぼ同電位となる。
【００３４】
入力信号ＶＩＮが０〜５．６Ｖの範囲では、レベルシフト部１０が出力する中間信号Ｖｍは、入力信号のＶＩＮとほぼ同電位で変化する。入力信号ＶＩＮが５．６Ｖ以上になると、入力トランジスタ１３のコレクタ電流がクランプ部２０を介して電源ラインＶＣＣに流れるため、中間信号Ｖｍの振幅が５．６Ｖに保持される。この中間信号Ｖｍは、出力バッファ部３０に入力する。続いて、以下では、出力バッファ部３０のノイズを除去する動作について説明する。
【００３５】
（出力バッファ部３０のノイズ除去動作）
図２（ａ）は、第１の実施の形態に係る遅延回路部の第１のインバータに入力する信号Ｓ１の波形図であり、（ｂ）は、第１のインバータが出力する信号Ｓ２の波形図であり、（ｃ）は、第ｍのインバータから出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＥＯＲ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【００３６】
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図２（ａ）の時間ｔ１に示すノイズを含む信号であるとき、遅延回路部３３の第１のインバータ３３ａから出力される信号Ｓ１を反転した信号Ｓ２は、図２（ｂ）に示すように、信号Ｓ１から遅延時間Ｔａ遅れた時間ｔ２にＨからＬに切り替わる信号となる。
【００３７】
従って、ｍ個のインバータを含む遅延回路部３３が出力する信号Ｓ３は、例えば、図２（ｃ）に示すように、時間ｔ１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ４にＬからＨに切り替わる信号となる。
【００３８】
論理回路部３４のＥＯＲ素子３４ａの一方の入力端子には、図２（ａ）に示す信号Ｓ１が入力し、他方の入力端子には、図２（ｃ）に示す信号Ｓ３が入力するので、ＥＯＲ素子３４ａは、両者の排他的論理和を演算することで、時間ｔ１と時間ｔ４にＬからＨに切り替わる、図２（ｄ）に示す信号Ｓ４を出力する。
【００３９】
ＥＯＲ素子３４ａから出力される信号Ｓ４は、図２（ｅ）に示すように、インバータ３４ｂにより反転された信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００４０】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にＤ端子に入力する信号と、が異なる場合に、Ｄ端子に入力した信号Ｓ３をラッチする。このトリガとなる時間は、図２（ｅ）に示すように、時間ｔ３と時間ｔ５である。
【００４１】
しかし、時間ｔ３において、Ｄ−ＦＦ素子３５のＤ端子に入力する信号Ｓ３は、図２（ｃ）に示すように、Ｌであり、Ｄ−ＦＦ素子３５が保持していた信号と同じであることから、図２（ｆ）に示すように、ラッチせずにＱ端子からＬとなる信号Ｓ６を出力する。
【００４２】
また、時間ｔ５において、Ｄ−ＦＦ素子３５のＤ端子に入力する信号Ｓ３は、図２（ｃ）に示すように、Ｌであり、Ｄ−ＦＦ素子３５が保持していた信号と同じであることから、図２（ｆ）に示すように、ラッチせずにＱ端子からＬとなる信号Ｓ６を出力する。
【００４３】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００４４】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００４５】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図２（ａ）の時間ｔ６においてＬからＨに切り替わる信号であるとき、遅延回路部３３の第１のインバータ３３ａから出力される信号Ｓ１を反転した信号Ｓ２は、図２（ｂ）に示すように、信号Ｓ１から遅延時間Ｔａ遅れた時間ｔ７にＨからＬに切り替わる信号となる。
【００４６】
従って、ｍ個のインバータを含む遅延回路部３３が出力する信号Ｓ３は、例えば、図２（ｃ）に示すように、時間ｔ６からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ８にＬからＨに切り替わる信号となる。
【００４７】
論理回路部３４のＥＯＲ素子３４ａの一方の入力端子には、図２（ａ）に示す信号Ｓ１が入力し、他方の入力端子には、図２（ｃ）に示す信号Ｓ３が入力するので、ＥＯＲ素子３４ａは、両者の排他的論理和を演算することで、時間ｔ８にＨからＬに切り替わる、図２（ｄ）に示す信号Ｓ４を出力する。
【００４８】
ＥＯＲ素子３４ａから出力される信号Ｓ４は、図２（ｅ）に示すように、インバータ３４ｂにより反転した信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００４９】
Ｄ−ＦＦ素子３５は、保持していたがＬであり、時間ｔ８におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＱ端子から信号Ｓ６として出力する。
【００５０】
ＣＭＯＳインバータ回路部３６は、入力した信号Ｓ６を反転させた信号ＶＯＵＴを出力する。
【００５１】
（第１の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、コンデンサや抵抗を含んで構成されるフィルタの代わりに、インバータと論理回路とを用いて構成されている。論理回路部３４は、コンデンサや抵抗と比べて占有面積が小さい。また、論理回路部３４は、Ｈ又はＬの信号に基づいて動作するので、温度変化や素子のバラツキの影響を受け難い。従って、レベルシフト回路１は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００５２】
また、レベルシフト回路１は、遅延回路部３３によって生じる信号の遅延総時間Ｔｄを調整することで、連続して発生するノイズを除去することができる。この遅延総時間Ｔｄの調整は、遅延回路部３３のインバータの数を調整することで容易に行うことができる。
【００５３】
［第２の実施の形態］
第２の実施の形態は、論理回路部３４としてＡＮＤ素子を用いている点で第１の実施の形態と異なっている。
【００５４】
図３は、（ａ）は、第２の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部から出力される信号Ｓ５の波形図であり、（ｅ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。なお、以下の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００５５】
本実施の形態に係るレベルシフト回路１は、ＡＮＤ素子３４ｃを含んで論理回路部３４が形成されている。
【００５６】
ＡＮＤ素子３４ｃは、論理積（ＡＮＤ）を演算する論理素子である。ＡＮＤ素子３４ｃは、２つの入力端子と１つの出力端子を有し、両方の入力端子にＨが入力した場合のみＨを出力し、他の組み合わせではＬを出力するように構成されている。
【００５７】
このＡＮＤ素子３４ｃの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＡＮＤ素子３４ｃは、入力する信号Ｓ１と信号Ｓ３に基づいて論理積を演算して信号Ｓ５を出力する。
【００５８】
以下に、本実施の形態に係るレベルシフト回路１の動作を説明する。
【００５９】
（出力バッファ部３０のノイズ除去動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図３（ｂ）の時間ｔ１１に示すノイズを含む信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図３（ｃ）に示すように、時間ｔ１１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ１２にＬからＨに切り替わる信号となる。
【００６０】
論理回路部３４のＡＮＤ素子３４ｃの一方の入力端子には、図３（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図３（ｃ）に示す信号Ｓ３が入力する。ＡＮＤ素子３４ｃは、両者の論理積を演算する。ＡＮＤ素子３４ｃは、両方の入力端子にＨが入力した場合のみ、Ｈを出力するので、遅延総時間Ｔｄの間は、Ｌの信号Ｓ５を出力する。
【００６１】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５に信号をラッチするためのトリガが存在しないため、図３（ｅ）に示すように、それまで保持していたＬとなる信号Ｓ６を出力する。
【００６２】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ１１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００６３】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００６４】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図３（ｂ）の時間ｔ１３においてＬからＨに切り替わる信号であるとき、遅延回路部３３から出力される信号Ｓ３は、図３（ｃ）に示すように、信号Ｓ１から遅延総時間Ｔｄ遅れた時間ｔ１４にＬからＨに切り替わる信号となる。
【００６５】
論理回路部３４のＡＮＤ素子３４ｃの一方の入力端子には、図３（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図３（ｃ）に示す信号Ｓ３が入力するので、ＡＮＤ素子３４ｃは、両者の論理積を演算することで、時間ｔ１４にＬからＨに切り替わる、図３（ｄ）に示す信号Ｓ５を出力する。
【００６６】
Ｄ−ＦＦ素子３５は、保持していた信号がＬであり、時間ｔ１４におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＨとなる信号Ｓ６を出力する。
【００６７】
（第２の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、論理回路部３４としてＡＮＤ素子３４ｃを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００６８】
［第３の実施の形態］
第３の実施の形態は、論理回路部３４としてＮＡＮＤ素子とインバータを用いている点で上記の実施の形態と異なっている。
【００６９】
図４は、（ａ）は、第３の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＮＡＮＤ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５の波形図であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。なお、以下の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００７０】
本実施の形態に係るレベルシフト回路１は、ＮＡＮＤ素子３４ｄと、インバータ３４ｅと、を含んで論理回路部３４が形成されている。
【００７１】
ＮＡＮＤ素子３４ｄは、否定論理積（ＮＡＮＤ）を演算する論理素子である。本実施の形態に係るＮＡＮＤ素子３４ｄは、２つの入力端子と１つの出力端子を有し、両方の入力端子にＨが入力した場合のみＬを出力し、他の組み合わせではＬを出力するように構成されている。
【００７２】
このＮＡＮＤ素子３４ｄの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＮＡＮＤ素子３４ｄは、入力する信号Ｓ１と信号Ｓ３に基づいて否定論理積を演算して信号Ｓ４を出力する。インバータ３４ｅは、ＮＡＮＤ素子３４ｄから出力された信号Ｓ４を反転させた信号Ｓ５を出力する。
【００７３】
以下に、本実施の形態に係るレベルシフト回路１の動作を説明する。
【００７４】
（出力バッファ部３０のノイズ除去動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図４（ｂ）の時間ｔ２１に示すノイズを含む信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図４（ｃ）に示すように、時間ｔ２１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ２２にＬからＨに切り替わる信号となる。
【００７５】
論理回路部３４のＮＡＮＤ素子３４ｄの一方の入力端子には、図４（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図４（ｃ）に示す信号Ｓ３が入力するので、ＮＡＮＤ素子３４ｄは、両者の否定論理積を演算する。ＮＡＮＤ素子３４ｄは、入力端子の全てにＨが入力しないとＬとならないので、図２（ｄ）に示すＨとなる信号Ｓ４を出力する。
【００７６】
ＮＡＮＤ素子３４ｄから出力される信号Ｓ４は、図４（ｅ）に示すように、インバータ３４ｅにより反転された信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００７７】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５に信号をラッチするためのトリガが存在しないため、図４（ｆ）に示すように、それまで保持していたＬとなる信号Ｓ６を出力する。
【００７８】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ２１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００７９】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００８０】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図４（ｂ）の時間ｔ２３においてＬからＨに切り替わる信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図４（ｃ）に示すように、時間ｔ２３からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ２４にＬからＨに切り替わる信号となる。
【００８１】
論理回路部３４のＮＡＮＤ素子３４ｄの一方の入力端子には、図４（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図４（ｃ）に示す信号Ｓ３が入力するので、ＮＡＮＤ素子３４ｄは、両者の否定論理積を演算することで、時間ｔ２４にＨからＬに切り替わる、図４（ｄ）に示す信号Ｓ４を出力する。
【００８２】
ＮＡＮＤ素子３４ｄから出力される信号Ｓ４は、図４（ｅ）に示すように、インバータ３４ｅにより反転した信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００８３】
Ｄ−ＦＦ素子３５は、保持していた信号がＬであり、時間ｔ２４におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＨとなる信号Ｓ６を出力する。
【００８４】
（第３の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、論理回路部３４としてＮＡＮＤ素子３４ｃとインバータ３４ｅを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００８５】
上記の実施の形態において、論理回路部３３の一例を示したが、これらに限定されず、論理素子を含んで同様の機能を有する回路であれば使用可能である。
【００８６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
Ｓ１〜Ｓ６…信号
Ｔａ…遅延時間
Ｔｄ…遅延総時間
ＶＢＢ…外部電圧
ＶＣＣ…内部電圧
ＶＩＮ…入力信号
ＶＯＵＴ…出力電圧
Ｖｍ…中間信号
ｔ１〜ｔ８…時間
ｔ１１〜ｔ１４…時間
ｔ２１〜ｔ２４…時間
１…レベルシフト回路
１０…レベルシフト部
１１…定電流源
１２…入力トランジスタ
１３…入力トランジスタ
１４…入力抵抗
１５…定電流源
１６、１７…ｎＭＯＳトランジスタ
２０…クランプ部
２１…バイポーラトランジスタ
３０…出力バッファ部
３２…インバータ回路部
３２ａ…ｐＭＯＳトランジスタ
３２ｂ…ｎＭＯＳトランジスタ
３３…遅延回路部
３３ａ…第１のインバータ
３３ｍ…第ｍのインバータ
３４…論理回路部
３４ａ…ＥＯＲ素子
３４ｂ…インバータ
３４ｃ…ＡＮＤ素子
３４ｄ…ＮＡＮＤ素子
３４ｅ…インバータ
３５…Ｄ−ＦＦ素子
３６…ＣＭＯＳインバータ回路部
３６ａ…ｐＭＯＳトランジスタ
３６ｂ…ｎＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、レベルシフト回路に関する。
【背景技術】
【０００２】
従来の技術として第１のバッファ回路と、ローパスフィルタと、第２のバッファ回路と、を備えた半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
この半導体装置は、第１のバッファ回路にて電源とのノードの切り離しを行い、ローパスフィルタにて電源の立ち上がりに対してノイズの除去を行い、第２のバッファ回路にて波形の整形を行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の半導体装置は、ローパスフィルタを構成するコンデンサ及び抵抗等の素子が、他の回路を構成する電子部品と比べて大きな面積を占有する問題、及び温度変化や素子のバラツキに起因する容量値と抵抗値の変動が大きく、安定して機能させるための容量値と抵抗値の最適化が困難となる問題があった。
【０００６】
従って、本発明の目的は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号を出力する論理回路部、及び第４の信号と第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備えたレベルシフト回路を提供する。
【発明の効果】
【０００８】
本発明によれば、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態に係るレベルシフト回路の回路図である。
【図２】図２（ａ）は、第１の実施の形態に係る遅延回路部の第１のインバータに入力する信号Ｓ１の波形図であり、（ｂ）は、第１のインバータが出力する信号Ｓ２の波形図であり、（ｃ）は、第ｍのインバータから出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＥＯＲ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【図３】図３は、（ａ）は、第２の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部から出力される信号Ｓ５の波形図であり、（ｅ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【図４】図４は、（ａ）は、第３の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＮＡＮＤ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５の波形図であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【発明を実施するための形態】
【００１０】
（実施の形態の要約）
実施の形態に係るレベルシフト回路は、第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号を出力する論理回路部、及び第４の信号と第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、を備える。
【００１１】
[第１の実施の形態]
図１は、第１の実施の形態に係るレベルシフト回路の回路図である。
【００１２】
このレベルシフト回路１は、例えば、外部から供給された外部電圧ＶＢＢを、外部電圧ＶＢＢよりも低い電圧にレベルシフトさせる電子回路である。
【００１３】
レベルシフト回路１は、図１に示すように、主に、第１の信号（ＶＩＮ）をレベルシフトして第２の信号（Ｖｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ１）を出力するＣＭＯＳインバータ回路部３２（第１のＣＭＯＳインバータ回路部）、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するフリップフロップ素子としてのＤ−ＦＦ素子３５、を含むバッファ回路部としての出力バッファ部３０と、を備える。
【００１４】
さらに、レベルシフト回路１は、クランプ部２０と、Ｄ−ＦＦ素子３５から出力される第６の信号（Ｓ６）を反転させた第７の信号（ＶＯＵＴ）を出力する、ｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂで構成されたＣＭＯＳインバータ回路部３６（第２のＣＭＯＳインバータ回路部）と、を備えている。
【００１５】
（レベルシフト部１０の構成）
レベルシフト部１０は、１２Ｖレンジの振幅を有するバッテリ系の入力信号ＶＩＮが入力される入力バッファであり、例えば、定電流源１１と、ｐｎｐバイポーラトランジスタである入力トランジスタ１２と、入力トランジスタ１２のベースに接続された入力抵抗１４と、同じくｐｎｐバイポーラトランジスタである入力トランジスタ１３と、入力トランジスタ１３のコレクタに接続されたｎＭＯＳトランジスタ１６とからなる差動増幅回路を入力段に備えている。
【００１６】
２つの入力トランジスタ１２及び入力トランジスタ１３は、互いに同一特性を有し、逆耐圧特性を確保する上ではラテラル型ｐｎｐトランジスタであることが望ましい。また、入力トランジスタ１２及び入力トランジスタ１３は、互いにエミッタ結合され、１２Ｖの外部電圧ＶＢＢに接続した定電流源１１からの一定のバイアス電流が各エミッタに供給される。入力信号ＶＩＮがベースに入力される側の入力トランジスタ１２のコレクタは、直接、フレームグランド（以下、単に「グランド」という。）に接続され、他方、ｎＭＯＳトランジスタ１６をコレクタ負荷とする側の入力トランジスタ１３のベースとコレクタとは短絡している。つまり、レベルシフト部１０が出力する第２の信号（これを「中間信号Ｖｍ」という）のグランドに対する電位が、入力信号ＶＩＮの同相成分に相当する電位となるように回路構成されている。また、入力段をバイポーラトランジスタによる差動増幅回路で構成することにより、スイッチングの高速化が図られている。
【００１７】
入力トランジスタ１３のコレクタ負荷であるｎＭＯＳトランジスタ１６は、同じくｎＭＯＳトランジスタ１７とともにカレントミラー回路を構成している。ゲートドレイン間が短絡する側のｎＭＯＳトランジスタ１７のドレインには定電流源１５が接続され、常時一定のドレイン電流が供給される。このように入力トランジスタ１３の負荷をアクティブ負荷で構成することにより、入力信号ＶＩＮに対する電力増幅率を向上させている。
【００１８】
（クランプ部２０の構成）
クランプ部２０は、ｎｐｎバイポーラトランジスタ２１のベースとエミッタとを短絡したダイオード接続により構成される。ｎｐｎバイポーラトランジスタ２１のコレクタ（カソード）は５Ｖの内部電圧ＶＣＣに接続し、エミッタ（アノード）はレベルシフト部１０の出力（中間信号Ｖｍ）のノードに接続している。すなわち、クランプ部２０は、レベルシフト部１０が出力する中間信号Ｖｍの振幅を内部電圧ＶＣＣの５Ｖにダイオード順方向電圧降下分０．６Ｖを加えた約５．６Ｖにクランプしてそれ以下に制限するように構成されている。
【００１９】
（出力バッファ部３０の構成）
出力バッファ部３０は、その初段にｐＭＯＳトランジスタ３２ａと、ｎＭＯＳトランジスタ３２ｂと、から構成されたＣＭＯＳインバータ回路部３２を備えている。このｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂのゲートには、クランプ部２０を介してレベルシフト部１０から出力された中間信号Ｖｍが入力する。
【００２０】
ｐＭＯＳトランジスタ３２ａのソースは、５Ｖの内部電圧ＶＣＣの電源ラインが接続され、ドレインは、ｎＭＯＳトランジスタ３２ｂのドレインと接続されている。ｎＭＯＳトランジスタ３２ｂのソースは、グランドに接続されている。ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ａのドレインは、中間信号Ｖｍを反転させた信号Ｓ１が出力される。
【００２１】
出力バッファ部３０は、その中段に遅延回路部３３、論理回路部３４及びＤ−ＦＦ素子３５を備えている。
【００２２】
遅延回路部３３は、例えば、図１に示すように、偶数個の第１のインバータ３３ａ〜第ｍのインバータ３３ｍ（ｍは偶数）により、入力した信号Ｓ１を遅延させた信号Ｓ３を出力するように構成されている。
【００２３】
この遅延回路部３３を構成する一のインバータは、例えば、入力した信号Ｓ１を遅延時間Ｔａだけ遅延させた信号Ｓ２とするように構成されている。つまり、入力した信号Ｓ１は、Ｔｄ（Ｔａ×ｍ）時間遅れた信号Ｓ３として出力される。遅延回路部３３から出力された信号Ｓ３は、Ｄ−ＦＦ素子３５のＤ入力、及びＥＯＲ素子３４ａに入力する。
【００２４】
論理回路部３４は、一例として、ＥＯＲ素子３４ａ及びインバータ３４ｂを備えて構成されている。
【００２５】
ＥＯＲ素子３４ａは、排他的論理和（ＥＯＲ）を演算する論理素子である。ＥＯＲ素子３４ａは、２つの入力端子と１つの出力端子を有し、入力端子の一方にＨｉとなる信号（以下Ｈと記載する。）が入力し、他方にＬｏとなる信号（以下Ｌと記載する。）が入力した場合のみ、Ｈを出力するように構成されている。
【００２６】
このＥＯＲ素子３４ａの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＥＯＲ素子３４ａは、入力する信号Ｓ１と信号Ｓ３に基づいて排他的論理和を演算して信号Ｓ４を出力する。この信号Ｓ４は、インバータ３４ｂに入力する。
【００２７】
インバータ３４ｂは、入力した信号Ｓ４を反転させた信号Ｓ５を出力する。この信号Ｓ５は、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００２８】
Ｄ−ＦＦ素子３５は、Ｄ型フリップフロップ素子であり、ＣＫ端子に入力する信号のＬからＨの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にＤ端子に入力する信号と、が異なる場合に、Ｄ端子に入力した信号をラッチしてＱ端子から出力するように構成されている。
【００２９】
このＤ−ＦＦ素子３５のＣＫ端子は、論理回路部３４の出力側と接続され、信号Ｓ５が入力する。また、Ｄ端子は、遅延回路部３３に接続され、信号Ｓ３が入力する。そして、Ｑ端子は、信号Ｓ６を出力する。
【００３０】
出力バッファ部３０は、その後段に、ｐＭＯＳトランジスタ３６ａと、ｎＭＯＳトランジスタ３６ｂと、から構成された第２のＣＭＯＳインバータ回路部としてのＣＭＯＳインバータ回路部３６を備えている。このｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂのゲートには、Ｄ−ＦＦ素子３５から出力された信号Ｓ６が入力する。
【００３１】
ｐＭＯＳトランジスタ３６ａのソースは、５Ｖの内部電圧ＶＣＣの電源ラインに接続され、ドレインは、ｎＭＯＳトランジスタ３６ｂのドレインと接続されている。ｎＭＯＳトランジスタ３６ｂのソースは、グランドに接続されている。ｐＭＯＳトランジスタ３６ａとｎＭＯＳトランジスタ３６ｂのドレインからは、信号Ｓ６を反転させた出力電圧ＶＯＵＴが出力される。
【００３２】
以下に、本実施の形態に係るレベルシフト回路１の動作を、各図を参照しながら説明する。まず、出力バッファ部３０に入力する中間信号Ｖｍの生成について説明する。
【００３３】
（中間信号Ｖｍの生成）
レベルシフト部１０に低電位（Ｌ）の入力信号ＶＩＮが入力されると、入力トランジスタ１２を流れる電流のほうが入力トランジスタ１３を流れるよりも大きくなる。したがって、入力トランジスタ１３のコレクタ出力である中間信号Ｖｍの電位が下がる。入力トランジスタ１３のベースとコレクタとは短絡しているので、中間信号Ｖｍの電位は、入力トランジスタ１２のベース電流による入力抵抗１４の電圧降下分を無視すれば、入力信号ＶＩＮとほぼ同電位となる。
【００３４】
入力信号ＶＩＮが０〜５．６Ｖの範囲では、レベルシフト部１０が出力する中間信号Ｖｍは、入力信号のＶＩＮとほぼ同電位で変化する。入力信号ＶＩＮが５．６Ｖ以上になると、入力トランジスタ１３のコレクタ電流がクランプ部２０を介して電源ラインＶＣＣに流れるため、中間信号Ｖｍの振幅が５．６Ｖに保持される。この中間信号Ｖｍは、出力バッファ部３０に入力する。続いて、以下では、出力バッファ部３０のノイズを除去する動作について説明する。
【００３５】
（出力バッファ部３０のノイズ除去動作）
図２（ａ）は、第１の実施の形態に係る遅延回路部の第１のインバータに入力する信号Ｓ１の波形図であり、（ｂ）は、第１のインバータが出力する信号Ｓ２の波形図であり、（ｃ）は、第ｍのインバータから出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＥＯＲ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。
【００３６】
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図２（ａ）の時間ｔ１に示すノイズを含む信号であるとき、遅延回路部３３の第１のインバータ３３ａから出力される信号Ｓ１を反転した信号Ｓ２は、図２（ｂ）に示すように、信号Ｓ１から遅延時間Ｔａ遅れた時間ｔ２にＨからＬに切り替わる信号となる。
【００３７】
従って、ｍ個のインバータを含む遅延回路部３３が出力する信号Ｓ３は、例えば、図２（ｃ）に示すように、時間ｔ１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ４にＬからＨに切り替わる信号となる。
【００３８】
論理回路部３４のＥＯＲ素子３４ａの一方の入力端子には、図２（ａ）に示す信号Ｓ１が入力し、他方の入力端子には、図２（ｃ）に示す信号Ｓ３が入力するので、ＥＯＲ素子３４ａは、両者の排他的論理和を演算することで、時間ｔ１と時間ｔ４にＬからＨに切り替わる、図２（ｄ）に示す信号Ｓ４を出力する。
【００３９】
ＥＯＲ素子３４ａから出力される信号Ｓ４は、図２（ｅ）に示すように、インバータ３４ｂにより反転された信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００４０】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、それまで保持していた信号と、トリガとなる時間にＤ端子に入力する信号と、が異なる場合に、Ｄ端子に入力した信号Ｓ３をラッチする。このトリガとなる時間は、図２（ｅ）に示すように、時間ｔ３と時間ｔ５である。
【００４１】
しかし、時間ｔ３において、Ｄ−ＦＦ素子３５のＤ端子に入力する信号Ｓ３は、図２（ｃ）に示すように、Ｌであり、Ｄ−ＦＦ素子３５が保持していた信号と同じであることから、図２（ｆ）に示すように、ラッチせずにＱ端子からＬとなる信号Ｓ６を出力する。
【００４２】
また、時間ｔ５において、Ｄ−ＦＦ素子３５のＤ端子に入力する信号Ｓ３は、図２（ｃ）に示すように、Ｌであり、Ｄ−ＦＦ素子３５が保持していた信号と同じであることから、図２（ｆ）に示すように、ラッチせずにＱ端子からＬとなる信号Ｓ６を出力する。
【００４３】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００４４】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００４５】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図２（ａ）の時間ｔ６においてＬからＨに切り替わる信号であるとき、遅延回路部３３の第１のインバータ３３ａから出力される信号Ｓ１を反転した信号Ｓ２は、図２（ｂ）に示すように、信号Ｓ１から遅延時間Ｔａ遅れた時間ｔ７にＨからＬに切り替わる信号となる。
【００４６】
従って、ｍ個のインバータを含む遅延回路部３３が出力する信号Ｓ３は、例えば、図２（ｃ）に示すように、時間ｔ６からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ８にＬからＨに切り替わる信号となる。
【００４７】
論理回路部３４のＥＯＲ素子３４ａの一方の入力端子には、図２（ａ）に示す信号Ｓ１が入力し、他方の入力端子には、図２（ｃ）に示す信号Ｓ３が入力するので、ＥＯＲ素子３４ａは、両者の排他的論理和を演算することで、時間ｔ８にＨからＬに切り替わる、図２（ｄ）に示す信号Ｓ４を出力する。
【００４８】
ＥＯＲ素子３４ａから出力される信号Ｓ４は、図２（ｅ）に示すように、インバータ３４ｂにより反転した信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００４９】
Ｄ−ＦＦ素子３５は、保持していたがＬであり、時間ｔ８におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＱ端子から信号Ｓ６として出力する。
【００５０】
ＣＭＯＳインバータ回路部３６は、入力した信号Ｓ６を反転させた信号ＶＯＵＴを出力する。
【００５１】
（第１の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、コンデンサや抵抗を含んで構成されるフィルタの代わりに、インバータと論理回路とを用いて構成されている。論理回路部３４は、コンデンサや抵抗と比べて占有面積が小さい。また、論理回路部３４は、Ｈ又はＬの信号に基づいて動作するので、温度変化や素子のバラツキの影響を受け難い。従って、レベルシフト回路１は、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００５２】
また、レベルシフト回路１は、遅延回路部３３によって生じる信号の遅延総時間Ｔｄを調整することで、連続して発生するノイズを除去することができる。この遅延総時間Ｔｄの調整は、遅延回路部３３のインバータの数を調整することで容易に行うことができる。
【００５３】
［第２の実施の形態］
第２の実施の形態は、論理回路部３４としてＡＮＤ素子を用いている点で第１の実施の形態と異なっている。
【００５４】
図３は、（ａ）は、第２の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部から出力される信号Ｓ５の波形図であり、（ｅ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。なお、以下の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００５５】
本実施の形態に係るレベルシフト回路１は、ＡＮＤ素子３４ｃを含んで論理回路部３４が形成されている。
【００５６】
ＡＮＤ素子３４ｃは、論理積（ＡＮＤ）を演算する論理素子である。ＡＮＤ素子３４ｃは、２つの入力端子と１つの出力端子を有し、両方の入力端子にＨが入力した場合のみＨを出力し、他の組み合わせではＬを出力するように構成されている。
【００５７】
このＡＮＤ素子３４ｃの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＡＮＤ素子３４ｃは、入力する信号Ｓ１と信号Ｓ３に基づいて論理積を演算して信号Ｓ５を出力する。
【００５８】
以下に、本実施の形態に係るレベルシフト回路１の動作を説明する。
【００５９】
（出力バッファ部３０のノイズ除去動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図３（ｂ）の時間ｔ１１に示すノイズを含む信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図３（ｃ）に示すように、時間ｔ１１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ１２にＬからＨに切り替わる信号となる。
【００６０】
論理回路部３４のＡＮＤ素子３４ｃの一方の入力端子には、図３（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図３（ｃ）に示す信号Ｓ３が入力する。ＡＮＤ素子３４ｃは、両者の論理積を演算する。ＡＮＤ素子３４ｃは、両方の入力端子にＨが入力した場合のみ、Ｈを出力するので、遅延総時間Ｔｄの間は、Ｌの信号Ｓ５を出力する。
【００６１】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５に信号をラッチするためのトリガが存在しないため、図３（ｅ）に示すように、それまで保持していたＬとなる信号Ｓ６を出力する。
【００６２】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ１１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００６３】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００６４】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図３（ｂ）の時間ｔ１３においてＬからＨに切り替わる信号であるとき、遅延回路部３３から出力される信号Ｓ３は、図３（ｃ）に示すように、信号Ｓ１から遅延総時間Ｔｄ遅れた時間ｔ１４にＬからＨに切り替わる信号となる。
【００６５】
論理回路部３４のＡＮＤ素子３４ｃの一方の入力端子には、図３（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図３（ｃ）に示す信号Ｓ３が入力するので、ＡＮＤ素子３４ｃは、両者の論理積を演算することで、時間ｔ１４にＬからＨに切り替わる、図３（ｄ）に示す信号Ｓ５を出力する。
【００６６】
Ｄ−ＦＦ素子３５は、保持していた信号がＬであり、時間ｔ１４におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＨとなる信号Ｓ６を出力する。
【００６７】
（第２の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、論理回路部３４としてＡＮＤ素子３４ｃを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００６８】
［第３の実施の形態］
第３の実施の形態は、論理回路部３４としてＮＡＮＤ素子とインバータを用いている点で上記の実施の形態と異なっている。
【００６９】
図４は、（ａ）は、第３の実施の形態に係るレベルシフト回路の出力バッファ部の一部を示す回路図であり、（ｂ）は、遅延回路部に入力する信号Ｓ１の波形図であり、（ｃ）は、遅延回路部から出力される信号Ｓ３の波形図であり、（ｄ）は、論理回路部のＮＡＮＤ素子から出力される信号Ｓ４の波形図であり、（ｅ）は、論理回路部のインバータから出力される信号Ｓ５の波形図であり、（ｆ）は、Ｄ−ＦＦ素子のＱ端子から出力される信号Ｓ６の波形図である。なお、以下の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００７０】
本実施の形態に係るレベルシフト回路１は、ＮＡＮＤ素子３４ｄと、インバータ３４ｅと、を含んで論理回路部３４が形成されている。
【００７１】
ＮＡＮＤ素子３４ｄは、否定論理積（ＮＡＮＤ）を演算する論理素子である。本実施の形態に係るＮＡＮＤ素子３４ｄは、２つの入力端子と１つの出力端子を有し、両方の入力端子にＨが入力した場合のみＬを出力し、他の組み合わせではＬを出力するように構成されている。
【００７２】
このＮＡＮＤ素子３４ｄの一方の入力端子には、ＭＯＳインバータ回路部３２から出力された信号Ｓ１が入力し、他方の入力端子には、遅延回路部３３から出力された信号Ｓ３が入力する。また、ＮＡＮＤ素子３４ｄは、入力する信号Ｓ１と信号Ｓ３に基づいて否定論理積を演算して信号Ｓ４を出力する。インバータ３４ｅは、ＮＡＮＤ素子３４ｄから出力された信号Ｓ４を反転させた信号Ｓ５を出力する。
【００７３】
以下に、本実施の形態に係るレベルシフト回路１の動作を説明する。
【００７４】
（出力バッファ部３０のノイズ除去動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図４（ｂ）の時間ｔ２１に示すノイズを含む信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図４（ｃ）に示すように、時間ｔ２１からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ２２にＬからＨに切り替わる信号となる。
【００７５】
論理回路部３４のＮＡＮＤ素子３４ｄの一方の入力端子には、図４（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図４（ｃ）に示す信号Ｓ３が入力するので、ＮＡＮＤ素子３４ｄは、両者の否定論理積を演算する。ＮＡＮＤ素子３４ｄは、入力端子の全てにＨが入力しないとＬとならないので、図２（ｄ）に示すＨとなる信号Ｓ４を出力する。
【００７６】
ＮＡＮＤ素子３４ｄから出力される信号Ｓ４は、図４（ｅ）に示すように、インバータ３４ｅにより反転された信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００７７】
Ｄ−ＦＦ素子３５は、ＣＫ端子に入力する信号Ｓ５に信号をラッチするためのトリガが存在しないため、図４（ｆ）に示すように、それまで保持していたＬとなる信号Ｓ６を出力する。
【００７８】
従って、Ｄ−ＦＦ素子３５から出力される信号Ｓ６は、時間ｔ２１で入力したノイズが除去された信号となってＣＭＯＳインバータ回路部３６に入力することとなる。
【００７９】
続いて、以下では、出力バッファ部３０の動作について説明する。
【００８０】
（出力バッファ部３０の動作）
出力バッファ部３０のＣＭＯＳインバータ回路部３２から出力された信号Ｓ１が、例えば、図４（ｂ）の時間ｔ２３においてＬからＨに切り替わる信号であるとき、遅延回路部３３が出力する信号Ｓ３は、例えば、図４（ｃ）に示すように、時間ｔ２３からＴｄ（Ｔａ×ｍ）時間遅れた時間ｔ２４にＬからＨに切り替わる信号となる。
【００８１】
論理回路部３４のＮＡＮＤ素子３４ｄの一方の入力端子には、図４（ｂ）に示す信号Ｓ１が入力し、他方の入力端子には、図４（ｃ）に示す信号Ｓ３が入力するので、ＮＡＮＤ素子３４ｄは、両者の否定論理積を演算することで、時間ｔ２４にＨからＬに切り替わる、図４（ｄ）に示す信号Ｓ４を出力する。
【００８２】
ＮＡＮＤ素子３４ｄから出力される信号Ｓ４は、図４（ｅ）に示すように、インバータ３４ｅにより反転した信号Ｓ５とされ、Ｄ−ＦＦ素子３５のＣＫ端子に入力する。
【００８３】
Ｄ−ＦＦ素子３５は、保持していた信号がＬであり、時間ｔ２４におけるＤ端子に入力する信号Ｓ３がＨであることから、ＣＫ端子に入力する信号Ｓ５のＬからＨの切り替わりをトリガとして、保持していた信号をラッチしてＨとなる信号Ｓ６を出力する。
【００８４】
（第３の実施の形態の効果）
本実施の形態に係るレベルシフト回路１は、論理回路部３４としてＮＡＮＤ素子３４ｃとインバータ３４ｅを用いているので、抵抗及びコンデンサを含んで構成されるフィルタによってノイズを除去する場合に比べて、占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができる。
【００８５】
上記の実施の形態において、論理回路部３３の一例を示したが、これらに限定されず、論理素子を含んで同様の機能を有する回路であれば使用可能である。
【００８６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
Ｓ１〜Ｓ６…信号
Ｔａ…遅延時間
Ｔｄ…遅延総時間
ＶＢＢ…外部電圧
ＶＣＣ…内部電圧
ＶＩＮ…入力信号
ＶＯＵＴ…出力電圧
Ｖｍ…中間信号
ｔ１〜ｔ８…時間
ｔ１１〜ｔ１４…時間
ｔ２１〜ｔ２４…時間
１…レベルシフト回路
１０…レベルシフト部
１１…定電流源
１２…入力トランジスタ
１３…入力トランジスタ
１４…入力抵抗
１５…定電流源
１６、１７…ｎＭＯＳトランジスタ
２０…クランプ部
２１…バイポーラトランジスタ
３０…出力バッファ部
３２…インバータ回路部
３２ａ…ｐＭＯＳトランジスタ
３２ｂ…ｎＭＯＳトランジスタ
３３…遅延回路部
３３ａ…第１のインバータ
３３ｍ…第ｍのインバータ
３４…論理回路部
３４ａ…ＥＯＲ素子
３４ｂ…インバータ
３４ｃ…ＡＮＤ素子
３４ｄ…ＮＡＮＤ素子
３４ｅ…インバータ
３５…Ｄ−ＦＦ素子
３６…ＣＭＯＳインバータ回路部
３６ａ…ｐＭＯＳトランジスタ
３６ｂ…ｎＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、
ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、前記第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、前記第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、前記第３の信号及び前記第４の信号が入力して第５の信号を出力する論理回路部、及び前記第４の信号と前記第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、
を備えたレベルシフト回路。
【請求項２】
前記論理回路部は、ＥＯＲ素子とインバータ素子とを含んで構成される請求項１に記載のレベルシフト回路。
【請求項３】
前記論理回路部は、ＡＮＤ素子を含んで構成される請求項１に記載のレベルシフト回路。
【請求項４】
前記論理回路部は、ＮＡＮＤ素子とインバータ素子を含んで構成される請求項１に記載のレベルシフト回路。
【請求項５】
さらに、前記フリップフロップ素子から出力される第６の信号を反転させた第７の信号を出力する、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成された第２のＣＭＯＳインバータ回路部を備えた請求項１乃至４のいずれか１項に記載のレベルシフト回路。
【請求項１】
第１の信号をレベルシフトして第２の信号を出力するレベルシフト部と、
ｐＭＯＳトランジスタとｎＭＯＳトランジスタを含み、前記第２の信号を反転させた第３の信号を出力する第１のＣＭＯＳインバータ回路部、偶数個のインバータ素子を含み、前記第３の信号を遅延させた第４の信号を生成する遅延回路部、論理素子を含み、前記第３の信号及び前記第４の信号が入力して第５の信号を出力する論理回路部、及び前記第４の信号と前記第５の信号が入力するフリップフロップ素子、を含むバッファ回路部と、
を備えたレベルシフト回路。
【請求項２】
前記論理回路部は、ＥＯＲ素子とインバータ素子とを含んで構成される請求項１に記載のレベルシフト回路。
【請求項３】
前記論理回路部は、ＡＮＤ素子を含んで構成される請求項１に記載のレベルシフト回路。
【請求項４】
前記論理回路部は、ＮＡＮＤ素子とインバータ素子を含んで構成される請求項１に記載のレベルシフト回路。
【請求項５】
さらに、前記フリップフロップ素子から出力される第６の信号を反転させた第７の信号を出力する、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成された第２のＣＭＯＳインバータ回路部を備えた請求項１乃至４のいずれか１項に記載のレベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−８５０１６（Ｐ２０１３−８５０１６Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２１５６８（Ｐ２０１１−２２１５６８）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００００３５５１）株式会社東海理化電機製作所 (3,198)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００００３５５１）株式会社東海理化電機製作所 (3,198)
【Ｆターム（参考）】
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