半導体装置およびその製造方法

【課題】流れる電流の大きさのバラツキを抑制するとともに、効率よく製造することが可能な半導体装置を提供すること。
【解決手段】アノード１およびカソード２と、アノード２に導通するドレイン領域およびカソード２に導通するソース領域を有するｎ型半導体層３と、カソード２に導通するゲート領域を有するｐ型半導体層４と、を備える定電流ダイオードＡ１であって、ｎ型半導体層３には、その表面にカソード２が接続され、その裏面にアノード１が接続されており、ｐ型半導体層４は、それぞれがｎ型半導体層３の表面から裏面に向かって延びる１対の壁部からなる複数の壁部対４１ａが、ｎ型半導体層３の厚さ方向と直角である方向に配列された構成とされており、ｎ型半導体層３の表面側部分のうち、複数の壁部対４１ａに挟まれた部分が、上記ソース領域となるｎ⁺型半導体層３２とされている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、流れる電流の大きさを一定とすることが可能な定電流ダイオードとして構成された半導体装置に関する。
【背景技術】
【０００２】
たとえば発光ダイオードに供給する電流の大きさを、この発光ダイオードの仕様に応じた大きさに制御する手段として、定電流ダイオードと呼ばれる半導体装置が用いられている。定電流ダイオードの構造は、ソース領域とゲート領域とを短絡させた電界効果トランジスタ（ＦＥＴ）に相当する（たとえば、特許文献１参照）。図６は、従来の定電流ダイオードの一例である定電流ダイオードＸを示している。アノード９１は、金属層９７を介してｎ⁺型半導体層９３ａに導通している。カソード９２は、基板として構成されたｐ型半導体層９４ａに接続されている。ｐ型半導体層９４ａには、ｎ^-型半導体層９３ｃがエピタキシャル成長されている。２つのアイソレーション部９４ｂは、ｎ^-型半導体層９３ｃを分離するためのものである。２つのアイソレーション部９４ｂ間には、ｐ型半導体層９４ｃおよびｎ⁺型半導体層９３ａ，９３ｂが形成されている。定電流ダイオードＸにおいては、ｎ⁺型半導体層９３ａがドレイン領域として、ｎ⁺型半導体層９３ｂがソース領域として、ｐ型半導体層９４ｃがゲート領域として、それぞれ機能する。ｎ⁺型半導体層９３ｂとｐ型半導体層９４ｃとは、金属層９６によって互いに導通している。絶縁層９５は、金属層９６，９７が不当な部位と導通することを防止するためのものである。このような構成により、定電流ダイオードＸは、アノード９１とカソード９２間の電圧によらず、一定の大きさの電流を流すことが可能に構成されている。
【０００３】
しかしながら、定電流ダイオードＸに流れる電流の大きさは、ｐ型半導体層９４ａのアクセプタ濃度、ｎ^-型半導体層９３ｃの厚さ、およびｐ型半導体層９４ｃの深さによって決定される。このため、基板としてのｐ型半導体層９４ａを製造する際に添加するアクセプタの濃度に誤差があったり、ｎ^-型半導体層９３ｃを成長させる厚さが不正確であったり、ｐ型半導体層９４ｃを形成するためにアクセプタを拡散させる深さの精度が十分でなかったりすると、定電流ダイオードＸを流れる電流の大きさがばらつきやすいという問題があった。
【０００４】
また、定電流ダイオードＸを製造するには、ｎ^-型半導体層９３ｃをエピタキシャル成長させた後に、アイソレーション部９４ｂ、ｐ型半導体層９４ｃ、およびｎ⁺型半導体層９３ａ，９３ｂを形成するためにアクセプタまたはドナーの拡散処理を３回程度行う必要がある。各拡散処理においては、アクセプタまたはドナーを拡散させる領域を露出させるマスクを配置することと、ドナーまたはアクセプタを打ち込むこととが行われる。このように、拡散処理を繰り返し行う必要があるため、定電流ダイオードＸの製造効率の向上が阻害されていた。
【０００５】
【特許文献１】特開昭５８−２１８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した事情のもとで考え出されたものであって、流れる電流の大きさのバラツキを抑制するとともに、効率よく製造することが可能な半導体装置およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００７】
本発明の第１の側面によって提供される半導体装置は、アノードおよびカソードと、上記アノードに導通するドレイン領域および上記カソードに導通するソース領域を有するｎ型半導体層と、上記カソードに導通するゲート領域を有するｐ型半導体層と、を備える半導体装置であって、上記ｎ型半導体層には、その表面に上記カソードが接続され、その裏面に上記アノードが接続されており、上記ｐ型半導体層は、それぞれが上記ｎ型半導体層の表面から裏面に向かって延びる１対の壁部からなる複数の壁部対が、上記ｎ型半導体層の厚さ方向と直角である方向に配列された構成とされており、上記ｎ型半導体層の表面側部分のうち、上記複数の壁部対に挟まれた部分が、上記ソース領域とされていることを特徴としている。
【０００８】
このような構成によれば、上記半導体装置に流れる電流の大きさは、上記ｎ型半導体層のうち隣り合う上記壁部対に挟まれた部分の幅によって決定される。上記壁部対は、たとえば、上記ｎ型半導体層にエッチングによって複数のトレンチを設けた後に、これらのトレンチの内面にアクセプタを拡散させることによって形成することができる。これらのトレンチどうしの間隔は、比較的正確に仕上げることが可能である。したがって、上記半導体装置に流れる電流の大きさのバラツキを抑制することができる。また、上記半導体装置を製造する際にマスクを用いた拡散処理が必須となるのは上記ｐ型半導体層を形成するときのみである。したがって、上記半導体装置の製造効率を向上させることができる。
【０００９】
本発明の好ましい実施の形態においては、上記ｐ型半導体層は、それぞれが上記壁部対のうち上記ｎ型半導体層の裏面寄りにある部分どうしが連結された複数のＵ字状部からなる。このような構成によれば、上記ｎ型半導体層のうち上記ドレイン領域となる部分と上記カソードとが不当に導通することを防止することができる。
【００１０】
本発明の好ましい実施の形態においては、上記壁部対を構成する上記１対の壁部の間には、絶縁部材が介在する。このような構成によれば、上記ｎ型半導体層のうち上記ドレイン領域となる部分と上記カソードとが不当に導通することを防止するのに、より好ましい。
【００１１】
本発明の第２の側面によって提供される半導体装置の製造方法は、表面側に位置するソース領域および裏面側に位置するドレイン領域となるべき部分を有するｎ型半導体層に対して、エッチングにより表面に開口する複数の凹部を形成する工程と、上記凹部の内面からアクセプタを添加することにより、それぞれが上記ｎ型半導体層の厚さ方向に延びる１対の壁部からなる複数の壁部対を有するｐ型半導体層を形成する工程と、上記ドレイン領域となるべき部分にアノードを導通させる工程と、上記ソース領域となるべき部分およびゲート領域としての上記ｐ型半導体層にカソードを導通させる工程と、を有することを特徴としている。
【００１２】
このような構成によれば、上記ｎ型半導体層のうち上記複数の壁部対に挟まれた部分の幅を正確に仕上げることが可能である。これにより、上記半導体装置にながれる電流の大きさを所望の値とすることができる。また、上記製造方法においては、たとえばマスクを用いた拡散処理の回数を削減することが可能であり、製造効率の向上を図ることができる。
【００１３】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１５】
図１は、本発明に係る半導体装置の一例を示している。本実施形態の定電流ダイオードＡ１は、アノード１、カソード２、ｎ型半導体層３、ｐ型半導体層４、絶縁部材５、絶縁層６、および金属層７を備えており、アノード１とカソード２との間の電圧の大きさによらず、一定の大きさの電流を流すことが可能に構成されている。定電流ダイオードＡ１は、平面視寸法が、０．４ｍｍ角程度となるように仕上げられている。
【００１６】
アノード１は、電流が流れ込んでくる側の電極であり、いわゆる陽極と呼ばれるものである。アノード１は、ｎ型半導体層３裏面側部分であるｎ^-型半導体層３１に接続されている。
【００１７】
カソード２は、定電流ダイオードＡ１から電流が流れ出る側の電極であり、いわゆる陰極と呼ばれるものである。カソード２は、金属層７に接続されている。
【００１８】
ｎ型半導体層３は、たとえばＳｉにドナーとしてのＰが添加された材質からなり、ｎ^-型半導体層３１およびｎ⁺型半導体層３２を備えている。ｎ^-型半導体層３１は、定電流ダイオードＡ１を製造するときの土台となる部分であり、たとえばＳｉにＰが添加された材質からなる基板である。これとは異なり、別の基板（図示略）にｎ^-型半導体層３１をエピタキシャル成長させた後に、上記基板を除去することにより定電流ダイオードＡ１を製造してもよい。ｎ^-型半導体層３１のうち、アノード１と接続された部分は、ドレイン領域として機能する。
【００１９】
ｎ⁺型半導体層３２は、ｎ型半導体層３の表面側部分であり、ｎ^-型半導体層３１の材質よりもドナーであるＰの添加濃度が高い材質からなる。ｎ⁺型半導体層３２は、金属層７を介してカソード２と導通しており、ソース領域として機能する。ｎ⁺型半導体層３２の形成は、ｎ^-型半導体層３１の表面側部分にＰを添加することによって行われる。本実施形態においては、ｎ型半導体層３は、６２５μｍ程度の厚さの基板を定電流ダイオードＡ１の製造完了段階において１５０μｍ程度の厚さに研削したものである。
【００２０】
ｐ型半導体層４は、たとえばＳｉにアクセプタであるＢが添加された材質からなり、ゲート領域として機能する。ｐ型半導体層４は、金属層７を介してカソード２と導通しており、またｎ⁺型半導体層３２と接している。このように、ゲート領域としてのｐ型半導体層４に専用のゲート電極が接続されておらず、カソード２と導通していることにより、定電流ダイオードＡ１はアノード１およびカソード２間の電圧によらず一定の大きさの電流を流すことが可能となっている。
【００２１】
ｐ型半導体層４は、複数のＵ字状部４１からなる。複数のＵ字状部４１は、ｎ型半導体層３の厚さ方向と直角である方向において一定のピッチで配列されており、ｎ⁺型半導体層３２を挟んでいる。Ｕ字状部４１は、断面Ｕ字状とされており、ｎ型半導体層３の表側からｎ型半導体層３の裏面に向かって進入している。Ｕ字状部４１は、壁部対４１ａを有している。壁部対４１ａは、ｎ型半導体層３の厚さ方向に延びる１対の壁部からなる。壁部対４１ａのうちｎ型半導体層３の裏面側方向にある部分どうしは、互いに連結されている。Ｕ字状部４１の内側は、絶縁部材５によって埋められている。絶縁部材５は、たとえばＳｉＯ₂からなる。
【００２２】
本実施形態においては、ｐ型半導体層４は、ｎ型半導体層３の厚さ方向における寸法が５μｍ程度とされている。また、壁部対４１ａは、これに含まれる壁部の厚さが１μｍ程度、１対の壁部の間隔が０．５〜２．０μｍ程度とされている。隣り合うＵ字状部４１どうしの間隔は、２〜３μｍ程度である。
【００２３】
絶縁層６は、たとえばＳｉＯ₂からなり、ｎ型半導体層３およびｐ型半導体層４の一部ずつを露出させている。
【００２４】
金属層７は、たとえばＡｌからなり、ｎ型半導体層３およびｐ型半導体層４のうち絶縁層６から露出した部分と接している。金属層７とｎ型半導体層３およびｐ型半導体層４とは、互いの接合状態がオーミックコンタクトとされている。
【００２５】
次に、定電流ダイオードＡ１の製造方法の一例について、以下に説明する。
【００２６】
まず、図２に示すように、ｎ^-型半導体層３１となる基板を用意する。この基板の表面側部分に対してドナーとしてのＰを添加することにより、ｎ⁺型半導体層３２を形成する。次に、たとえばエッチングを用いてｎ型半導体層３に複数の細長状のトレンチ３ａを形成する。これらのトレンチ３ａは、ｎ⁺型半導体層３２を貫通し、その先端がｎ^-型半導体層３１に達する形状およびサイズとする。
【００２７】
次に、マスクを用いてトレンチ３ａの内面からｎ型半導体層３に対してアクセプタであるＢを拡散させる。これにより、図３に示すように、複数のＵ字状部４１からなるｐ型半導体層４が得られる。この後は、トレンチ３ａの内部をＳｉＯ₂で埋めることにより、絶縁部材５を形成する。また、たとえばスパッタ法を用いて絶縁層６および金属層７を形成する。そして、アノード１およびカソード２を接続することにより、定電流ダイオードＡ１が完成する。
【００２８】
次に、定電流ダイオードＡ１の作用について説明する。
【００２９】
本実施形態によれば、定電流ダイオードＡ１に流れる電流の大きさは、ｎ^-型半導体層３１のうち隣り合うＵ字状部４１どうしに挟まれた部分の幅によって決定される。隣り合うＵ字状部４１どうしの間隔は、複数のトレンチ３ａのピッチから壁部対４１ａの厚さを除いたものとなる。これらのトレンチ３ａは、エッチングによって正確なピッチで形成することが可能である。また、壁部対４１ａの厚さを制御することは、たとえば図４に示すｐ型半導体層９４ｃの拡散深さを制御することに比べて容易である。したがって、定電流ダイオードＡ１に流れる電流の大きさを所望の値とするのに適している。
【００３０】
ｐ型半導体層４を複数のＵ字状部４１からなる構成とすれば、ｎ^-型半導体層３１の表面は、ｐ型半導体層４およびｎ⁺型半導体層３２によって完全に覆われることとなる。これにより、金属層７とｎ^-型半導体層３１とが不当に導通することを防止することができる。さらに、Ｕ字状部４１の内部を絶縁部材５によって埋めておくことは、金属層７とｎ^-型半導体層３１との導通を防止するのに好適である。
【００３１】
定電流ダイオードＡ１の製造工程においては、ドナーおよびアクセプタの拡散処理をそれぞれ１回ずつ行えばよい。また、拡散処理においてマスクを用いることが必須となるのは、ｐ型半導体層４を形成するときだけである。したがって、たとえば図４に示された定電流ダイオードＸを製造する場合と比べて、マスクを用いた拡散処理の回数を削減することが可能であり、製造効率を向上させることができる。
【００３２】
図４および図５は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
【００３３】
図４は、本発明に係る半導体装置の第２実施形態を示している。本実施形態の定電流ダイオードＡ２は、導通部材７１を備える点が上述した実施形態と異なっている。導通部材７１は、たとえばＡｌからなり、Ｕ字状部４１の内部を埋めている。このような構成によれば、Ｕ字状部４１の両端面だけでなくその内面を利用してｐ型半導体層４とカソード２との導通を図ることが可能である。
【００３４】
図５は、本発明に係る半導体装置の第３実施形態を示している。本実施形態の定電流ダイオードＡ３は、ｐ型半導体層４が複数の壁部対４１ａによってのみ構成されており、Ｕ字状部４１は形成されていない。壁部対４１ａを構成する１対の壁部の間は、絶縁部材５によって埋められている。このような構成によっても、定電流ダイオードＡ３に流れる電流の大きさを所望の値とするとともに、製造効率を向上させることができる。絶縁部材５を設けておけば、ｎ^-型半導体層３１と金属層７とが不当に導通するおそれがない。
【００３５】
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
【００３６】
本発明で言う凹部は、溝状のトレンチに限定されず、たとえば断面円形状の開孔であってもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る半導体装置の第１実施形態を示す要部断面図である。
【図２】図１に示す半導体装置の製造方法の一例において、トレンチを形成する工程を示す要部断面図である。
【図３】図１に示す半導体装置の製造方法の一例において、アクセプタを拡散させる工程を示す要部断面図である。
【図４】本発明に係る半導体装置の第２実施形態を示す要部断面図である。
【図５】本発明に係る半導体装置の第３実施形態を示す要部断面図である。
【図６】従来の半導体装置の一例を示す要部断面図である。
【符号の説明】
【００３８】
Ａ１，Ａ２，Ａ３半導体装置
１アノード
２カソード
３ｎ型半導体層
３ａトレンチ（凹部）
４ｐ型半導体層（ゲート領域）
５絶縁部材
６絶縁層
７金属層
３１ｎ^-型半導体層（ドレイン領域）
３２ｎ⁺型半導体層（ソース領域）
４１Ｕ字状部
４１ａ壁部対

【特許請求の範囲】
【請求項１】
アノードおよびカソードと、
上記アノードに導通するドレイン領域および上記カソードに導通するソース領域を有するｎ型半導体層と、
上記カソードに導通するゲート領域を有するｐ型半導体層と、
を備える半導体装置であって、
上記ｎ型半導体層には、その表面に上記カソードが接続され、その裏面に上記アノードが接続されており、
上記ｐ型半導体層は、それぞれが上記ｎ型半導体層の表面から裏面に向かって延びる１対の壁部からなる複数の壁部対が、上記ｎ型半導体層の厚さ方向と直角である方向に配列された構成とされており、
上記ｎ型半導体層の表面側部分のうち、上記複数の壁部対に挟まれた部分が、上記ソース領域とされていることを特徴とする、半導体装置。
【請求項２】
上記ｐ型半導体層は、それぞれが上記壁部対のうち上記ｎ型半導体層の裏面寄りにある部分どうしが連結された複数のＵ字状部からなる、請求項１に記載の半導体装置。
【請求項３】
上記壁部対を構成する上記１対の壁部の間には、絶縁部材が介在する、請求項１または２に記載の半導体装置。
【請求項４】
表面側に位置するソース領域および裏面側に位置するドレイン領域となるべき部分を有するｎ型半導体層に対して、エッチングにより表面に開口する複数の凹部を形成する工程と、
上記凹部の内面からアクセプタを添加することにより、それぞれが上記ｎ型半導体層の厚さ方向に延びる１対の壁部からなる複数の壁部対を有するｐ型半導体層を形成する工程と、
上記ドレイン領域となるべき部分にアノードを導通させる工程と、
上記ソース領域となるべき部分およびゲート領域としての上記ｐ型半導体層にカソードを導通させる工程と、
を有することを特徴とする、半導体装置の製造方法。

【図１】