可変分周回路

【目的】帰還信号を入力するためのＡＮＤゲートやＯＲゲートを用いず、動作速度の高速化を図る。
【構成】回路Ｂの内部ゲートを利用し、トランスファゲート２４から出力される帰還信号ｆ２を直接、回路Ａの内部ゲートであるＮＯＲゲート３１，３２に帰還する。これにより、帰還信号ｆ２を回路Ａへ入力するための帰還用のゲート回路が省略でき、高速化が可能となる。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速の周波数シンセサイザ等に設けられる可変分周回路に関するものである。
【０００２】
【従来の技術】従来、この種の可変分周回路としては、例えば次のような文献に記載されるものがあり、その構成を図を用いて説明する。
文献；昭和５６年度電子通信学会総合全国大会予稿集、Ｓ７−４、山下他「１ＧＨＺ直接帰還型２−モジュラスプリスケーラＭＳＩ」Ｐ．３−２６４〜３−２６５図２は、前記文献に記載された従来の可変分周回路の一構成例を示す回路図である。この可変分周回路は、分周数切換信号ＭＣと帰還信号の論理をとる２入力ＡＮＤゲート１及び２入力ＯＲゲート２を有し、その出力側に、クロック信号Ｃによって動作する遅延型のフリップフロップ（以下、ＦＦという）１１，１２，１３が縦続接続されている。なお、図２中のＮ１はＡＮＤゲート１の出力側ノード、Ｎ２はＯＲゲート２の出力側ノードである。各ＦＦ１１〜１３は、データの入力端子Ｄ１１，Ｄ１２，Ｄ１３と、クロック入力端子ＣＫと、データの出力端子Ｑａ１１，Ｑａ１２，Ｑａ１３と、データの反転出力端子Ｑｂ１１，Ｑｂ１２，Ｑｂ１３とを、それぞれ有している。
【０００３】図３は図２のタイミングチャートであり、この図を参照しつつ、図２の回路動作を説明する。図２の可変分周回路では、分周数切換信号ＭＣが論理“Ｌ”のときに、ノードＮ１が“Ｌ”となり、ＦＦ１１，１２により、４分周を行う。また、分周数切換信号ＭＣが論理“Ｈ”のとき、ＡＮＤゲート１がスルー状態となり、ＦＦ１３と１２の論理和がＡＮＤゲート１及びＯＲゲート２を介してＦＦ１１に帰還し、５分周を行う。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構成の回路では、次のような課題があった。従来の可変分周回路では、分周数切換用のＡＮＤゲート１及び帰還用のＯＲゲート２がＦＦ１１，１２，１３の入力側に設けられているため、回路の最大動作周波数がＦＦ１３、ＡＮＤゲート１、及びＯＲゲート２の遅延時間の総和で制限される。そのため、帰還信号の入力するＡＮＤゲート１及びＯＲゲート２の遅延時間が高速化を阻害するという問題があった。
【０００５】これを解決するため、前記文献の技術では、ＡＮＤゲート１を省略し、ＦＦ１３にＡＮＤ機能を付加し、このＦＦ１３を分周数切換信号ＭＣで直接クリアすることにより、分周数の切換えを行うことにより、動作速度の高速化を図っている。集積回路化の際にＦＦ１１〜１３をほぼ同一の回路構成にすることが望ましいが、ＦＦ１３のみにＡＮＤ機能を付加するため、該ＦＦ１３の回路構成のみが他のＦＦ１，２と異なって回路パターン形成時等において不都合が生じる。しかも、ＡＮＤゲート１１を除去しても、帰還用のＯＲゲート２が必要となるので、そのＯＲゲート２の遅延時間によって依然として高速化が阻害され、未だ技術的に充分満足のゆく可変分周回路を提供することが困難であった。
【０００６】本発明は、前記従来技術が持っていた課題として、帰還信号の入力するゲート回路の遅延が回路の高速化を阻害する等といった点について解決した可変分周回路を提供するものである。
【０００７】
【課題を解決するための手段】第１の発明は、前記課題を解決するために、クロック信号によりオン，オフ動作して第１の帰還信号を転送する第１のトランスファゲート（以下、ＴＧという）と、前記第１のＴＧの出力と第２の帰還信号との論理をとる第１のゲート回路と、前記第１のゲート回路の出力を反転して該第１のゲート回路の入力側へ帰還する第１のインバータと、前記クロック信号に対して逆相の反転クロック信号によりオン，オフ動作して前記第１のゲート回路の出力を転送する第２のＴＧと、前記第２のＴＧの出力を反転して出力端子へ送出する第２のインバータと、前記第１のインバータの出力インピーダンスよりも低い出力インピーダンスを有し、前記第２のインバータの出力を反転して生成した前記第１の帰還信号を前記第１のＴＧへ帰還する第３のインバータとを備えている。
【０００８】さらに、前記第１のゲート回路の出力インピーダンスよりも高い出力インピーダンスを有し、前記第２のインバータの出力と前記第２の帰還信号との論理をとって前記第２のインバータの入力側へ帰還する第２のゲート回路と、前記クロック信号によりオン，オフ動作して前記第２のインバータの出力を転送する第３のＴＧと、前記第３のＴＧの出力と分周数切換信号との論理をとる第３のゲート回路と、前記第２のインバータの出力インピーダンスよりも高い出力インピーダンスを有し、前記第３のゲート回路の出力を反転して該第３のゲート回路の入力側へ帰還する第４のインバータと、前記反転クロック信号によりオン，オフ動作して前記第３のゲート回路の出力を転送する第４のＴＧと前記第４のＴＧの出力を反転する第５のインバータと、前記第３のゲート回路の出力インピーダンスよりも高い出力インピーダンスを有し、前記第５のインバータの出力と前記分周数切換信号との論理をとって生成した前記第２の帰還信号を前記第５のインバータの入力側と前記第１及び第２のゲート回路の入力側へ帰還する第４のゲート回路とが、設けられている。
【０００９】第２の発明によれば、第１の発明の可変分周回路において、前記第３のインバータを除去して前記出力端子を前記第１のＴＧの入力側及び前記第２のＴＧの出力側にのみ接続し、前記第２のゲート回路の出力インピーダンスを、前記第１のインバータの出力インピーダンスより低く、かつ前記第１のゲート回路の出力インピーダンスより高く設定している。
【００１０】第３の発明では、第１または第２の発明の可変分周回路において、前記第１，第２，第３及び第４のゲート回路を、２入力ＮＯＲゲートで構成している。
【００１１】
【作用】第１〜第３の発明によれば、以上のように可変分周回路を構成したので、第１〜第４のＴＧのオン，オフ動作により、第１のゲート回路と第１のインバータ、第２のインバータと第２のゲート回路、第３のゲート回路と第４のインバータ、及び第５のインバータと第４のゲート回路が、それぞれラッチ回路として動作する。また、分周数切換信号の論理レベルに応じて、第３，第４のゲート回路の開閉動作が制御され、第３，第４のＴＧ、第３，第４のゲート回路、及び第４，第５のインバータがシフトレジスタとして動作して第２の帰還信号が第１，第２のゲート回路へ帰還される。
【００１２】第１，第２のＴＧ、第１，第２のゲート回路、及び第１，第２のインバータは、リングカウンタとして動作する際に、第２の帰還信号によって該第１，第２のゲート回路の開閉動作が制御される。そのため、分周数切換信号の論理レベルに応じて分周数が変わる。このように、第４のＴＧから出力される第２の帰還信号を直接、内部の第１，第２のゲート回路に帰還するようにしたので、動作速度の高速化が図れる。従って、前記課題を解決できるのである。
【００１３】
【実施例】第１の実施例図１は、本発明の第１の実施例を示す可変分周回路の回路図である。この可変分周回路は、前段の回路Ａと後段の回路Ｂとで構成されている。回路Ａは、電界効果トランジスタ（ＦＥＴ）で構成された第１，第２のＴＧ２１，２２、第１，第２のゲート回路である２入力ＮＯＲゲート３１，３２、及び第１，第２，第３のインバータ４１，４２，４３を備えている。
【００１４】反転出力データを出力する出力端子５０には、第３のインバータ４３の出力側が接続されている。第３のインバータ４３は、第１の帰還信号ｆ１をノードＮ２４へ出力する回路であり、そのノードＮ２４には、クロック信号Ｃによりオン，オフ動作する第１のＴＧ２１を介してノードＮ２１が接続されている。ノードＮ２１と第２の帰還信号ｆ２とは、第１のＮＯＲゲート３１の入力側に接続され、その出力側ノードＮ２２が信号反転用の第１のインバータ４１を介してノードＮ２１にフィードバック接続されている。インバータ４１の出力インピーダンスは、第３のインバータ４３の出力インピーダンスより高く設定されている。そして、このインバータ４１とＮＯＲゲート３１とで、ラッチ回路が構成されている。ＮＯＲゲート３１の出力側ノードＮ２２は、反転クロック信号Ｃｎでオン，オフ動作する第２のＴＧ２２を介してノードＮ２３に接続されている。ノードＮ２３は、信号反転用の第２のインバータ４２を介して出力端子５０に接続され、その出力端子５０と第２の帰還信号ｆ２とが、第２のＮＯＲゲート３２を介してノード２３にフィードバック接続されている。ＮＯＲゲート３２は、インバータ４２と共にラッチ回路を構成するもので、該ＮＯＲゲート３２の出力インピーダンスが、ＮＯＲゲート３１の出力インピーダンスより高く設定されている。
【００１５】回路Ｂは、第３，第４のＴＧ２３，２４、第３，第４のゲート回路である２入力ＮＯＲゲート３３，３４、及び信号反転用の第４，第５のインバータ４４，４５を備えている。第３のＴＧ２３は、クロック信号Ｃによりオン，オフ動作するもので、その入力側が出力端子５２、その出力側がノードＮ２５に接続されている。ノード２５と分周数切換信号ＭＣとは、第３のＮＯＲゲート３３の入力側に接続され、その出力側ノードＮ２６が、第４のインバータ４４を介してノードＮ２５にフィードバック接続されている。第４のインバータ４４は、第３のＮＯＲゲート３３と共にラッチ回路を構成するもので、該インバータ４４の出力インピーダンスが、第２のインバータ４２の出力インピーダンスより高く設定されている。
【００１６】ノードＮ２６は、反転クロック信号Ｃｎによりオン，オフ動作する第４のＴＧ２４を介してノードＮ２７に接続されている。ノードＮ２７は、第２の帰還信号ｆ２を出力するもので、それには第５のインバータ４５が接続されている。インバータ４５の出力側ノードＮ２８と分周数切換信号ＭＣとは、第４のＮＯＲゲート３４を介してノードＮ２７にフィードバック接続されている。このＮＯＲゲート３４の出力インピーダンスは、第３のＮＯＲゲート３３の出力インピーダンスより高く設定されている。
【００１７】図４は図１のタイミングチャートであり、この図を参照しつつ、図１の回路動作（ａ），（ｂ）を説明する。
（ａ）分周数切換信号ＭＣ＝“Ｈ”（時刻ｔ０〜ｔ１）
例えば、時刻ｔ０〜ｔ１まで、分周数切換信号ＭＣが論理“Ｈ”とする。このとき、ＮＯＲゲート３４と３３の出力は、論理“Ｌ”に固定され、ＮＯＲゲート３１と３２の入力側ノードＮ２７が“Ｌ”に固定される。そのため、ＮＯＲゲート３１と３２は、それぞれノードＮ２１と出力端子５０の入力に対し、インバータとして動作する。
【００１８】ここで、クロック信号Ｃが“Ｌ”のとき、ＴＧ２１は遮断状態となり、ノードＮ２１の論理レベルと、それがＮＯＲゲート３１で反転したノードＮ２２の論理レベルが、インバータ４１とＮＯＲゲート３１によりラッチされる。このとき、反転クロック信号Ｃｎは“Ｈ”であり、ＴＧ２２が導通状態となる。ＮＯＲゲート３２の出力インピーダンスがＮＯＲゲート３１の出力インピーダンスより大きいため、ノードＮ２２の論理レベルはＴＧ２２を介してノードＮ２３へ伝達され、それがインバータ４２で反転されて出力端子５０へ出力される。即ち、ノードＮ２１と同じ論理レベルが出力端子５０へ出力され、それがインバータ４３で反転され、反転したレベルの第１の帰還信号ｆ１が、ノードＮ２４を介してＴＧ２１へ伝達される。
【００１９】次に、クロック信号Ｃが“Ｈ”となると、ＴＧ２１は導通状態となる。インバータ４１の出力インピーダンスは、インバータ４３の出力インピーダンスより大きい。そのため、ノードＮ２４上の第１の帰還信号ｆ１は、ＴＧ２１を介してノードＮ２１へ伝達され、それがＮＯＲゲート３１で反転されてノードＮ２２へ伝達される。
【００２０】このとき、反転クロック信号Ｃｎは“Ｌ”であり、ＴＧ２２が遮断状態となる。そのため、ノードＮ２３は、ＴＧ２３によって、ノード２２と切り離され、ノードＮ２３、出力端子５０、及びノードＮ２４の論理レベルは、インバータ４２及びＮＯＲゲート３２により構成されるラッチ回路により保持される。
【００２１】このように、分周数切換信号ＭＣが“Ｌ”のときは、図１の回路Ａのリングカウンタ動作により、入力クロック信号Ｃに対して１／２分周を行う。
【００２２】
（ｂ）分周数切換信号ＭＣ＝“Ｌ”（時刻ｔ１〜ｔ６…）
時刻ｔ１で、分周数切換信号ＭＣが“Ｈ”から“Ｌ”になると、ＮＯＲゲート３３と３４は、入力側のノードＮ２５とＮ２８に対してそれぞれインバータとして動作する。時刻ｔ２でクロック信号Ｃが“Ｈ”となると、ＴＧ２３は導通状態となる。インバータ４４の出力インピーダンスは、インバータ４２の出力インピーダンスより高い。そのため、出力端子５０の論理レベルは、ＴＧ２３を介してノードＮ２５へ伝達され、それがＮＯＲゲート３３で反転されてノードＮ２６へ伝達される。
【００２３】次に、クロック信号Ｃが“Ｌ”（反転クロック信号Ｃｎが“Ｈ”）となると、ＮＯＲゲート３４の出力インピーダンスがＮＯＲゲート３３の出力インピーダンスより高いため、ＮＯＲゲート２６の論理レベルがＴＧ２４を介してノードＮ２７へ伝達される。このように、分周数切換信号ＭＣが“Ｈ”のとき、後段の回路Ｂはシフトレジスタとして動作する。
【００２４】ＮＯＲゲート３１には、ノードＮ２４から第１の帰還信号ｆ１と、ノードＮ２７から第２の帰還信号ｆ２とが入力している。ノードＮ２７上の第２の帰還信号ｆ２は、回路Ｂにより、ノードＮ２１上の信号よりクロック１周期分遅延する。時刻ｔ１〜ｔ３までノードＮ２４上の第１の帰還信号ｆ１が“Ｈ”であり、時刻ｔ３〜ｔ５までノードＮ２７上の第２の帰還信号ｆ２が“Ｈ”である。時刻ｔ２でクロック信号Ｃが“Ｈ”となると、ノードＮ２４上の帰還信号ｆ１がＴＧ２１を介してＮ２１へ伝達される。ノードＮ２１の“Ｈ”レベルは、ＮＯＲゲート３１で反転されて“Ｌ”となり、時刻ｔ４まで、クロック１周期“Ｌ”が保持される。
【００２５】時刻ｔ４でクロック信号Ｃが“Ｈ”となると、ノードＮ２７上の帰還信号ｆ２が“Ｈ”であるから、ＮＯＲゲート３１の出力は“Ｌ”のままであり、このレベルが時刻ｔ６まで保持される。このように、分周数切換信号ＭＣが“Ｌ”の時は、回路Ｂからの第２の帰還信号ｆ２により、ＮＯＲゲート３１の出力は“Ｌ”レベルがクロック１周期伸長し、３分周が行われる。
【００２６】この第１の実施例では、次のような利点を有している。シフトレジスタとして動作する回路Ｂからの第２の帰還信号ｆ２は、従来のようにＡＮＤゲートやＯＲゲート等のゲートを介さずに、リングカウンタとして動作する回路Ａ内のＮＯＲゲート３１へ直接帰還する構成になっている。そのため、回路の最大動作周波数を決める信号経路のゲート段数が減り、高速な動作が可能となる。しかも、回路Ａと回路Ｂは、出力端子５０に接続されたインバータ４３を除けば、同一の回路構成であるため、回路形成パターンが簡単になり、集積回路化が容易となる。
【００２７】第２の実施例図５は、本発明の第２の実施例を示す可変分周回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。この可変分周回路では、図１の前段の回路Ａに代えて、回路Ａ−１が設けられている。回路Ａ−１では、回路Ａの第３のインバータ４３が除去され、出力端子５０が第１のＴＧ２１の入力側及びノードＮ２３に接続されている。そして、第２のＮＯＲゲート３２の出力インピーダンスは、第１のインバータ４１の出力インピーダンスより低く、かつ第１のＮＯＲゲート３１の出力インピーダンスより高く設定されている。なお、回路Ａ−１の出力側ノードＮ２９に接続された回路Ｂ中の第４のインバータ４４と第４のＮＯＲゲート３４の出力インピーダンスは、図１と同様に設定されている。
【００２８】この可変分周回路では、第２のＮＯＲゲート３２の出力インピーダンスが第１のインバータ４１の出力インピーダンスより低く、かつ第１のＮＯＲゲート３１の出力インピーダンスより高いため、“Ｈ”の反転クロック信号Ｃｎによって第２のＴＧ２２が導通状態となるとき、ＮＯＲゲート３１の出力側ノードＮ２２の論理レベルを、該ＴＧ２２及びノードＮ２３を介して出力端子５０へ出力できる。これにより、図１の第３のインバータ４３を取り除くことができ、図１より少ないゲート数で可変分周回路を構成できる。
【００２９】なお、本発明は上記実施例に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ｉ）図１及び図５では、第１〜第４のＴＧ２１〜２４をＦＥＴで構成しているが、バイポーラトランジスタや、論理ゲート等といった他のスイッチング素子で構成しても、上記実施例と同様の作用効果が得られる。
（ii）上記実施例の第１〜第４のＮＯＲゲート３１〜３４は、他のゲート回路で構成し、それに応じて回路構成を変更することにより、上記実施例とほぼ同様の作用効果が得られる。
（iii) 図１及び図５では、回路Ａ，Ａ−１と回路Ｂとの２段で可変分周回路回路を構成したが、これらとほぼ同様の回路を複数段縦続接続することにより、任意の分周数の可変分周回路を構成することも可能である。
【００３０】
【発明の効果】以上詳細に説明したように、第１の発明によれば、後段の第４のＴＧから出力される第２の帰還信号を、従来のようにＡＮＤゲートやＯＲゲート等のゲートを介さずに、前段の第１，第２のゲート回路に直接帰還するようにしたため、回路の最大動作周波数を決める信号経路のゲート段数が減り、高速な動作が可能となる。
【００３１】第２の発明によれば、第１の発明の可変分周回路から第３のインバータを除去したので、第１の発明の可変分周回路と同一の分周数を、少ないゲート数で生成できる。
【００３２】第３の発明によれば、第１〜第４のゲート回路を２入力ＮＯＲゲートで構成したので、第１，第２，第４，第５のインバータと共に、それぞれ少ない素子数でラッチ回路を構成でき、それによって回路構成の簡単化と動作速度の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す可変分周回路の回路図である。
【図２】従来の可変分周回路の回路図である。
【図３】図２のタイミングチャートである。
【図４】図１のタイミングチャートである。
【図５】本発明の第２の実施例を示す可変分周回路の回路図である。
【符号の説明】
２１〜２４第１〜第４のＴＧ
３１〜３４第１〜第４のＮＯＲゲート
４１〜４５第１〜第５のインバータ
５０出力端子
Ｃクロック信号
Ｃｎ反転クロック信号
ｆ１，ｆ２第１，第２帰還信号

【特許請求の範囲】
【請求項１】クロック信号によりオン，オフ動作して第１の帰還信号を転送する第１のトランスファゲートと、前記第１のトランスファゲートの出力と第２の帰還信号との論理をとる第１のゲート回路と、前記第１のゲート回路の出力を反転して該第１のゲート回路の入力側へ帰還する第１のインバータと、前記クロック信号に対して逆相の反転クロック信号によりオン，オフ動作して前記第１のゲート回路の出力を転送する第２のトランスファゲートと、前記第２のトランスファゲートの出力を反転して出力端子へ送出する第２のインバータと、前記第１のインバータの出力インピーダンスよりも低い出力インピーダンスを有し、前記第２のインバータの出力を反転して生成した前記第１の帰還信号を前記第１のトランスファゲートへ帰還する第３のインバータと、前記第１のゲート回路の出力インピーダンスよりも高い出力インピーダンスを有し、前記第２のインバータの出力と前記第２の帰還信号との論理をとって前記第２のインバータの入力側へ帰還する第２のゲート回路と、前記クロック信号によりオン，オフ動作して前記第２のインバータの出力を転送する第３のトランスファゲートと、前記第３のトランスファゲートの出力と分周数切換信号との論理をとる第３のゲート回路と、前記第２のインバータの出力インピーダンスよりも高い出力インピーダンスを有し、前記第３のゲート回路の出力を反転して該第３のゲート回路の入力側へ帰還する第４のインバータと、前記反転クロック信号によりオン，オフ動作して前記第３のゲート回路の出力を転送する第４のトランスファゲートと、前記第４のトランスファゲートの出力を反転する第５のインバータと、前記第３のゲート回路の出力インピーダンスよりも高い出力インピーダンスを有し、前記第５のインバータの出力と前記分周数切換信号との論理をとって生成した前記第２の帰還信号を前記第５のインバータの入力側と前記第１及び第２のゲート回路の入力側へ帰還する第４のゲート回路とを、備えたことを特徴とする可変分周回路。
【請求項２】請求項１記載の可変分周回路において、前記第３のインバータを除去して前記出力端子を前記第１のトランスファゲートの入力側及び前記第２のトランスファゲートの出力側にのみ接続し、前記第２のゲート回路の出力インピーダンスを、前記第１のインバータの出力インピーダンスより低く、かつ前記第１のゲート回路の出力インピーダンスより高く設定したことを特徴とする可変分周回路。
【請求項３】請求項１または２記載の可変分周回路において、前記１，第２，第３及び第４のゲート回路を、２入力ＮＯＲゲートで構成した可変分周回路。

【図１】