固体撮像装置
【課題】高精度にA/D変換を行い、固体撮像装置の規模の増加を最小限に抑える。
【解決手段】パルス遅延部101は、パルスを伝達する複数の遅延素子を含む。下位ビットラッチ部103は、停止信号を遅延させた遅延停止信号が入力されたときに複数の遅延素子の出力信号をラッチする。カウンタ部102は、複数の遅延素子の1つの出力信号に基づいてパルスの周回数をカウントする。第1の上位ビットラッチ部105は、停止信号が入力されたときにカウンタ部102の出力信号の少なくとも最下位ビットをラッチする。第2の上位ビットラッチ部104は、遅延停止信号が入力されたときにカウンタ部102の出力信号をラッチする。補正部013は、第1の上位ビットラッチ部105と第2の上位ビットラッチ部104の出力信号を比較した結果および下位ビットラッチ部103の出力信号に基づいて、カウンタ部102によるカウントの結果を補正する。
【解決手段】パルス遅延部101は、パルスを伝達する複数の遅延素子を含む。下位ビットラッチ部103は、停止信号を遅延させた遅延停止信号が入力されたときに複数の遅延素子の出力信号をラッチする。カウンタ部102は、複数の遅延素子の1つの出力信号に基づいてパルスの周回数をカウントする。第1の上位ビットラッチ部105は、停止信号が入力されたときにカウンタ部102の出力信号の少なくとも最下位ビットをラッチする。第2の上位ビットラッチ部104は、遅延停止信号が入力されたときにカウンタ部102の出力信号をラッチする。補正部013は、第1の上位ビットラッチ部105と第2の上位ビットラッチ部104の出力信号を比較した結果および下位ビットラッチ部103の出力信号に基づいて、カウンタ部102によるカウントの結果を補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素から出力されるアナログの電圧信号を二進数のデジタルデータに変換するアナログ・デジタル（以下では、「A/D」とする）変換を行う固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、固体撮像装置（以下では、「イメージセンサ」とする）を用いて撮像画像をデジタルデータとして取得し、その保存および編集を行うことができる撮像装置が広く普及している。このような撮像装置に用いるイメージセンサとしては、CCD（Charge Coupled Device）型イメージセンサが最も一般的で広く使用されていた。しかし、近年では、イメージセンサの一層の小型化、低消費力化の要望があり、CMOS（Complementary Metal Oxide Semiconductor）型イメージセンサが注目され、普及してきた。また、撮像装置の小型化、低消費電力化に伴い、イメージセンサに使用されるA/D変換回路についても、より小型で消費電力が小さいA/D変換回路が提案されている（例えば、特許文献1参照）。
【０００３】
このA/D変換回路は、複数の反転回路（遅延素子）をリング状に接続して構成したパルス遅延部を用いている。そして、入力信号としてのアナログ入力信号を各反転回路（遅延素子）の電源電圧として印加し、反転回路（遅延素子）におけるパルスの遅延時間が電源電圧によって変化することを利用し、A/D変換を行う期間（以下、「サンプリング期間」とする）内にパルスがパルス遅延部中を周回する数をカウントする。このカウント値を上位ビットとし、パルス遅延部中のパルスの位置をエンコードした値を下位ビットとして用い、この上位ビットと下位ビットの出力値を合成してアナログ入力信号のA/D変換を行う。
【０００４】
また、上記と同様のパルス遅延部を用い、任意のタイミングで入力される第1のパルスをパルス遅延部内で周回させると共にその周回数をカウントし、任意の位相差をもって入力される第2のパルスの入力タイミングにおける第1のパルスの周回位置を特定し、その特定位置と第1のパルスの周回数のカウント数により2つのパルスの位相差を検出するパルス位相差符号化回路が提案されている（例えば、特許文献2，3参照）。
【０００５】
特に特許文献2では、パルスの周回数をカウントするカウンタ部を2つ設け、それぞれのカウンタ部を異なるタイミングでカウントさせて、カウント動作が終了し出力値が安定した方のカウンタ部の出力値のみを使用することで、常に安定した状態のカウント値を用いて正確に位相差を検出できるようにしている。
【０００６】
また、特許文献3では、パルスの周回数をカウントするカウンタ部を1つにするとともにカウンタ部の出力値をラッチするラッチ部を2つ設け、それぞれのラッチ部を異なるタイミングで動作させることで、常に安定した状態のカウント値を用いることができ、特許文献2と同様の効果が得られる。特許文献2，3の技術を特許文献1に適用することで、同様にA/D変換回路の変換精度の向上を確保できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３０６４６４４号公報
【特許文献２】特許第２８６８２６６号公報
【特許文献３】特許第３４５５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、CMOS型イメージセンサの一例であって、各画素列もしくは複数画素列に対応してA/D変換回路を有するCMOS型イメージセンサ（カラムADC方式CMOS型イメージセンサ）に上記のA/D変換回路を適用すると以下の問題が生じる。以下ではその問題について説明する。
【０００９】
図23は、上記のA/D変換回路を用いたCMOS型イメージセンサの例を示している。図23に示すCMOS型イメージセンサは、画素部001、垂直走査部003、アナログ信号処理部004、A/D変換回路005、メモリ部006、出力部007、水平走査部008、および制御部009を備える。
【００１０】
画素部001は、行列状に配列された複数の画素002を有する。画素002は、入射した光に基づく画素信号を生成する。それぞれの画素002は、画素列毎に配置された画素信号出力線（垂直信号線）に接続されている。それぞれの画素002で生成された画素信号は、対応する画素信号出力線に出力される。
【００１１】
垂直走査部003は画素002へ各種制御信号を出力することによって画素002の露光動作や信号読み出し動作を制御する。アナログ信号処理部004は、画素002から出力されるアナログ画素信号にサンプル＆ホールド（S/H）等の処理を行う。A/D変換回路005は、アナログ信号処理部004によって処理されたアナログ画素信号をA/D変換し、デジタルデータを生成する。メモリ部006は、A/D変換結果であるデジタルデータを保持する。出力部007は、メモリ部006に保持されたデジタルデータを後段の処理回路へ出力する。水平走査部008は、メモリ部006からのデジタルデータの読み出しを制御する。制御部009は、A/D変換回路005へ制御信号010、011を出力することによって、A/D変換回路005の動作を制御する。
【００１２】
本例のCMOS型イメージセンサは、各画素列にA/D変換回路005、アナログ信号処理部004、メモリ部006を備える。各画素列において画素002からのアナログ信号はアナログ信号処理部004に出力される。アナログ信号処理部004は、アナログ信号を処理し、処理後のアナログ信号をA/D変換回路005に出力する。A/D変換回路005は、制御部009により制御され、制御部009からの制御信号010、011がH（High）となっている間に入力信号をA/D変換して、AD変換結果のデジタルデータをメモリ部006に出力する。A/D変換回路005を構成するカウンタ部0052の動作開始および動作停止は制御信号010によって制御され、A/D変換回路005を構成するパルス遅延部＆ラッチ部0051の動作開始および動作停止は制御信号010、制御信号011によって制御される。
【００１３】
このように構成されたCMOS型イメージセンサのA/D変換回路では、図23のようにパルス遅延部＆ラッチ部0051とカウンタ部0052は縦方向に並べて配置される。このため、制御信号010の配線長の差異に応じた遅延が発生する。この遅延によって、制御信号010がパルス遅延部＆ラッチ部0051に到達するタイミングとカウンタ部0052に到達するタイミングとが異なり（具体的には制御信号010がカウンタ部0052に到達するタイミングに遅延が発生し）、A/D変換結果に誤差を生じてしまう場合がある。
【００１４】
図24を参照して、この問題を説明する。図23では、制御信号010の配線に関して、カウンタ部0052への配線の方がパルス遅延部＆ラッチ部0051への配線よりも長いため、A点とB点で制御信号010にΔtだけ時間差が生じる。すなわち、制御信号010は、パルス遅延部＆ラッチ部0051に到達したタイミングからΔtだけ遅延したタイミングでカウンタ部0052に到達する。
【００１５】
図24に示すように、この遅延Δtの間にカウンタ部0052がパルス遅延部からの出力信号をカウントしてしまった場合、カウンタ部0052からの出力値（図24では11）が正常な出力値（図24では10）よりも1カウント大きくなる。このカウンタ部0052での1カウントの誤差は、カウンタ部0052の出力値（デジタルデータの上位ビットとなる）とパルス遅延部＆ラッチ部0051のパルス位置のエンコード結果（デジタルデータの下位ビットとなる）とを合成したA/D変換回路の出力結果としてみると、デジタルデータとして、下位ビットの出力ビット分のずれとなってしまう。
【００１６】
上述した図23、図24ではカウンタ部0052が制御信号010の遅延によって+1カウント分の誤カウントを行ってA/D変換結果に誤差を生じる例を挙げたが、制御信号010の配線方法によっては、パルス遅延部＆ラッチ部0051の方に制御信号010の遅延が生じ、カウンタ部0052が-1カウント分の誤カウントを行ってA/D変換結果に誤差を生じることも考えられる。
【００１７】
パルス遅延部＆ラッチ部0051の方に制御信号010の遅延が発生する場合には、特許文献2に記載の技術を特許文献1に適用することで結果的にA/D変換結果に誤差を生じないが、カウンタ部0052の方に制御信号010の遅延が発生する場合には、上述したようにA/D変換結果に誤差を生じてしまう。
【００１８】
また、上述した信号線の配線長の差異がない（もしくは小さい）場合でも、他の信号線からのクロック信号の重畳によりランダム的な信号のずれが生じる可能性がある。この場合、図23のA点、B点における制御信号010の遅延を例にすると、基準点からA点、B点までの長さが同じであっても、途中に重畳するクロック信号の影響により、A点における制御信号010がB点における制御信号010に対して遅延することもあれば、B点における制御信号010がA点における制御信号010に対して遅延することも考えられる。
【００１９】
また、特許文献2に記載のパルス位相差符号化回路ではカウンタ部を2つ設けるため、上述した例のようなカラムADC方式CMOS型イメージセンサでは、A/D変換回路を各画素列もしくは複数画素列に対応して配置すると、A/D変換回路の規模が大きくなり、結果としてチップサイズが大型化してしまう。
【００２０】
本発明は、上述した課題に鑑みてなされたものであって、高精度にA/D変換を行うことができ、規模の増加を最小限に抑えることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を解決するためになされたもので、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた遅延停止信号を出力する停止信号遅延部と、前記遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントするカウンタ部と、前記停止信号が入力されたときに前記カウンタ部の出力信号の少なくとも最下位ビットをラッチする第1の上位ビットラッチ部と、前記遅延停止信号が入力されたときに前記カウンタ部の出力信号をラッチする第2の上位ビットラッチ部と、前記第1の上位ビットラッチ部の出力信号と前記第2の上位ビットラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記カウンタ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００２２】
また、本発明の固体撮像装置において、前記第1の上位ビットラッチ部は、前記カウンタ部の出力信号の最下位ビットのみをラッチすることを特徴とする。
【００２３】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第2の上位ビットラッチ部に接続していることを特徴とする。
【００２４】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を遅延させる遅延量を制御することを特徴とする。
【００２５】
また、本発明は、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第1の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第3のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部の出力信号、前記第2のカウンタ・ラッチ部の出力信号、および前記第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００２６】
また、本発明の固体撮像装置において、前記第2のカウンタ・ラッチ部および前記第3のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする。
【００２７】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部、複数の前記第1のカウンタ・ラッチ部、および複数の前記第3のカウンタ・ラッチ部に接続していることを特徴とする。
【００２８】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号および前記第1の遅延停止信号を遅延させる遅延量を制御することを特徴とする。
【００２９】
また、本発明は、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部の出力信号および前記第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００３０】
また、本発明の固体撮像装置において、前記第2のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする。
【００３１】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第1のカウンタ・ラッチ部に接続していることを特徴とする。
【００３２】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を停止させる遅延量を制御することを特徴とする。
【発明の効果】
【００３３】
本発明の第1の態様によれば、第1の上位ビットラッチ部の出力信号と第2の上位ビットラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第1の上位ビットラッチ部のビット数をカウンタ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００３４】
本発明の第2の態様によれば、第1のカウンタ・ラッチ部の出力信号、第2のカウンタ・ラッチ部の出力信号、および第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部および第3のカウンタ・ラッチ部のビット数を第1のカウンタ・ラッチ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００３５】
本発明の第3の態様によれば、第1のカウンタ・ラッチ部の出力信号および第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部のビット数を第1のカウンタ・ラッチ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図３】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路内のパルス遅延部の構成を示す回路図である。
【図４】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図５】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路内のパルス遅延部の動作を示すタイミングチャートである。
【図６】本発明の第1の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図７】本発明の第1の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図８】本発明の第2の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図９】本発明の第2の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１０】本発明の第2の実施形態に係る固体撮像装置が備える停止信号遅延部の構成を示すブロック図である。
【図１１】本発明の第3の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１２】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１３】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図１４】本発明の第3の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図１５】本発明の第4の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１６】本発明の第4の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１７】本発明の第5の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１８】本発明の第5の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１９】本発明の第5の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図２０】本発明の第5の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図２１】本発明の第6の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２２】本発明の第6の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図２３】従来のCMOS型イメージセンサの構成を示すブロック図である。
【図２４】従来の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３７】
以下、図面を参照し、本発明の実施形態を説明する。
【００３８】
（第1の実施形態）
まず、本発明の第1の実施形態について説明する。図1は、本実施形態に係る固体撮像装置の構成を示し、図2は、本実施形態に係るA/D変換回路の構成を示している。以下では、図中の各構成について説明する。なお、本発明に係る各実施形態においては説明の簡便化のために、固体撮像装置の詳細な構成、A/D変換回路の詳細な構成および動作についてのみ説明し、固体撮像装置の詳細な動作については従来の一般的な固体撮像装置の動作や上述した動作と同様であるので省略する。
【００３９】
さらに、本発明に係る各実施形態においては説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に12ビットとして説明する。このビット数を12ビット以上に設定しても良いし、また12ビット以下に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。
【００４０】
同様に、A/D変換回路内の下位ビットラッチ部の出力のビット数を具体的に16ビットとして説明するが、下位ラッチ部の出力のビット数についても、A/D変換回路が出力できるデジタルデータの最大のビット数と同様にこれに限られるものではない。
【００４１】
図1を参照し、本実施形態の固体撮像装置について説明する。なお、図1中で用いている各構成要素において、上述した図23と同一の構成要素には同一の符号を付与し、説明を省略する。
【００４２】
図1における図23との相違点は、停止信号遅延部012、補正部013を新たに備え、A/D変換回路005の代わりにA/D変換回路100を備えた点である。停止制御部としての制御部009からスタートパルス信号PAが各列のA/D変換回路100へ出力され、サンプリングクロックである信号CK1が停止信号遅延部012および各列のA/D変換回路100へ出力される。スタートパルス信号PAによってサンプリングが開始され、サンプリングの開始から所定時間が経過した後、信号CK1によってサンプリングが停止するように制御が行われる。
【００４３】
停止信号遅延部012は、信号CK1を所定の時間だけ遅延させた信号CK2を各列のA/D変換回路100へ出力する。本実施形態では、停止信号遅延部012が信号CK1を遅延させる所定の時間は、後述するパルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間とする。以降では、停止信号遅延部012が信号CK1を遅延させる時間をΔtd1とする。
【００４４】
補正部013は、A/D変換回路100の出力信号とメモリ部006の出力信号を用いてカウント値を補正して、補正後のカウント値に基づく出力信号を出力部007へ出力する。これによって、後述するカウンタ部102のカウント動作を制御する信号CK1の遅延に起因してカウント値に発生する誤差を補正することが可能となる。この補正部013の動作については後述する。
【００４５】
次に、図2を参照し、本実施形態のA/D変換回路の構成を説明する。A/D変換回路100は、パルス遅延部101、カウンタ部102、下位ビットラッチ部103、第2の上位ビットラッチ部104、第1の上位ビットラッチ部105を備える。また、図2にはA/D変換回路100の周辺の構成要素として、停止信号遅延部012、メモリ部006、補正部013が改めて図示されている。
【００４６】
信号CK1、および信号CK1を所定時間だけ遅延させた信号CK2がカウンタ部102、第2の上位ビットラッチ部104、第1の上位ビットラッチ部105へ到達する際には、上述した信号線の配線長の差異やランダム的な遅延により、遅延が発生する。以降では、信号CK1が第1の上位ビットラッチ部105へ到達する際の遅延をΔt1とし、信号CK2がカウンタ部102および第2の上位ビットラッチ部104へ到達する際の遅延をΔt2とする。また、信号CK1がΔt1だけ遅延した信号を信号CK1´、信号CK2がΔt2だけ遅延した信号を信号CK2´とする。
【００４７】
図3はパルス遅延部101の構成を示している。パルス遅延部101は、入力した信号を遅延させる回路である2入力否定論理積回路NAND1，NAND2と、反転回路NOT1，NOT2と、偶数個の反転回路を直列に接続して構成される遅延部DE2~DE11，DE13~DE16とを備えて構成される。
【００４８】
パルス遅延部101の電源端子の一方は、アナログ信号処理部004から出力された画素信号であるアナログ入力信号Vinに接続され、他方はGNDに接続されており、アナログ入力信号Vinがパルス遅延部101の電源電圧として供給される。パルス遅延部101において、2入力否定論理積回路NAND1と反転回路NOT1が直列に接続され、また、反転回路NOT1と遅延部DE2~DE11もそれぞれ直列に接続されている。遅延部DE11の出力端子は反転回路NOT2の入力端子に接続され、反転回路NOT2の出力端子は2入力否定論理積回路NAND2の一方の入力端子に接続されている。2入力否定論理積回路NAND2の他方の入力端子には、遅延部DE5の出力端子が接続されている。
【００４９】
2入力否定論理積回路NAND2の出力端子は遅延部DE13の入力端子に接続され、遅延部DE13~DE16もそれぞれ直列に接続されている。遅延部DE16の出力端子はカウンタ部102の入力端子と2入力否定論理積回路NAND1の一方の入力端子に接続されており、パルス遅延部101はリング状の回路を構成している。2入力否定論理積回路NAND1の他方の入力端子には、A/D変換の開始を指示するスタートパルス信号PAが入力されている。また、反転回路NOT1、遅延部DE2~DE11、2入力否定論理積回路NAND2、遅延部DE13~DE16の出力端子は下位ビットラッチ部103へそれぞれ接続されている。
【００５０】
2入力否定論理積回路NAND1と反転回路NOT1は1段目の遅延素子を構成し、遅延部DE2~DE11はそれぞれ2段目~11段目の遅延素子を構成する。また、反転回路NOT2と2入力否定論理積回路NAND2は12段目の遅延素子を構成し、遅延部DE13~DE16はそれぞれ13段目~16段目の遅延素子を構成する。上述したように、遅延素子はリング状に接続されており、1段目の遅延素子の前段側の遅延素子は16段目の遅延素子である。各遅延素子は、前段側の遅延素子から出力されたパルス信号に対して、電源端子に入力されるアナログ入力信号Vinに基づく遅延時間を与えて出力する。
【００５１】
下位ビットラッチ部103は、パルス遅延部101からの出力信号R1〜R16を、信号CK2の周期に同期してラッチし、パルス遅延部101におけるパルスの位置に対応した信号をメモリ部006へ1ビットずつ順次出力する。
【００５２】
カウンタ部102には、パルス遅延部101の最後段の遅延部DE16の出力信号が入力されている。カウンタ部102は、この遅延部DE16の出力信号をカウントし、信号CK2´の周期に同期して、カウントした結果を第2の上位ビットラッチ部104および第1の上位ビットラッチ部105へ出力する。カウントの際、カウンタ部102はパルスがL（Low）からH（High）になったことを検出して、カウント値を1増加する。カウンタ部102がカウントした結果は、パルスがパルス遅延部101の遅延素子を周回した数（周回数）となる。
【００５３】
第2の上位ビットラッチ部104は、カウンタ部102がカウント結果として出力する信号のビット数と同じビット数の回路で構成されている。第2の上位ビットラッチ部104は、信号CK2´の周期に同期してカウンタ部102の全ビットの出力信号を保持し、メモリ部006へ信号を1ビットずつ順次出力する。
【００５４】
第1の上位ビットラッチ部105は、1ビットの回路で構成され、信号CK1´の周期に同期してカウンタ部102の出力信号の最下位ビットの状態を保持し、保持した状態に基づく信号を補正部013へ信号を出力する。つまり、第1の上位ビットラッチ部105は、第2の上位ビットラッチ部104がカウンタ部102の出力信号の最下位ビットの状態を保持した時点よりもΔtd1だけ前の時点におけるカウンタ部102の出力信号の最下位ビットの状態を保持する。
【００５５】
メモリ部006は、下位ビットラッチ部103の出力信号と第2の上位ビットラッチ部104の出力信号を順次記憶し、補正部013へ出力する。補正部013は、第1の上位ビットラッチ部105の出力信号とメモリ部006の出力信号（下位ビットラッチ部103の出力信号、第2の上位ビットラッチ部104の出力信号）とに基づいて、第2の上位ビットラッチ部104の出力信号が示す、カウンタ部102のカウント結果であるカウント値を補正し、補正後の信号を出力する。
【００５６】
次に、以上のように構成されたA/D変換回路100の動作を、図4および図5を参照して説明する。図4はA/D変換回路100の全体の動作を示し、図5はA/D変換回路100内のパルス遅延部101の動作を示している。
【００５７】
はじめに、A/D変換の対象となるアナログ入力信号VinがA/D変換回路100に入力され、図4に示すように信号CK1がLからHになり、そのΔt1後に信号CK1´がLからHになる。信号CK1がLからHになった時点からΔtd1が経過した後に信号CK2がLからHになり、その時点からΔt2が経過した後に信号CK2´がLからHになる。その後、スタートパルス信号PAがLからHになることでパルスがパルス遅延部101内の周回を開始する。また、カウンタ部102がカウント動作を開始し、信号CK2´がHである期間中、パルス遅延部101から出力されるパルスをカウントする。
【００５８】
パルス遅延部101を構成する2入力否定論理積回路NAND1，NAND2、反転回路NOT1，NOT2、遅延部DE2~DE11，DE13~DE16はそれぞれ、入力されたパルスを遅延させて出力する。出力信号R1~R16は、図5に示すように変化する。本実施形態では、2入力否定論理積回路NAND1に入力されたパルスに対して2入力否定論理積回路NAND1および反転回路NOT1によって与えられる遅延時間、反転回路NOT2に入力されたパルスに対して反転回路NOT2および2入力否定論理積回路NAND2によって与えられる遅延時間、各遅延部DE2~DE11，DE13~DE16に入力されたパルスに対して各遅延部DE2~DE11，DE13~DE16によって与えられる遅延時間がほぼ等しいとしている。遅延部DE11と遅延部DE13の間に反転回路NOT2および2入力否定論理積回路NAND2が配置され、遅延部DE5の出力信号が2入力否定論理積回路NAND2の一方の入力端子に入力されていることによって、状態がH，Lの間で交互に変化するパルスがパルス遅延部101内を周回し続けられるようになっている。
【００５９】
スタートパルス信号PAがLからHになったことに対応してパルス遅延部101の出力信号がLからHとなることによってカウント値が1になってしまうが、図示しない後段の信号処理により固体撮像素子のリセット電圧と信号電圧の差を求めることで、1カウント分が相殺され、正確なカウント値となる。また、常に1カウント多くなるので、図示しない後段の信号処理によりカウント値から1を差し引く（減算する）ようにしても良い。これは後述する各実施形態においても同様である。
【００６０】
サンプリング期間が終了し、信号CK1がHからLになると、そのΔt1後に信号CK1´がHからLになり、第1の上位ビットラッチ部105がカウンタ部102の最下位ビットの状態を保持する。信号CK1がHからLになった時点からΔtd1が経過した後に信号CK2がHからLになり、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16を保持する。信号CK2がHからLになった時点からΔt2が経過した後に信号CK2´がHからLになり、カウンタ部102がカウント動作を停止して、第2の上位ビットラッチ部104がカウント値を保持する。
【００６１】
図5に示すように、信号CK2がHからLになった時点からΔt2が経過した後の時点では、反転回路NOT1の出力信号R1がLからHに変化している。つまり、下位ビットラッチ部103がラッチしているパルス遅延部101内のパルスのエッジ位置は、反転回路NOT1の位置（パルス遅延部101内の遅延素子の1段目）になる。
【００６２】
本実施形態では、パルスがLからHに変化している位置をパルス遅延部101内のパルスの位置とする。図5において、出力信号R1~R16のうち隣り合う位置の出力信号の状態が異なり、かつ、前段側の出力信号がH、後段側の出力信号がLである場合に、前段側の位置がパルスの位置である。図5に示す状態の場合、信号CK2がHからLになった時点からΔt2が経過した後の時点では、反転回路NOT1（1段目の遅延素子）の出力信号R1がHであり、遅延部DE2（2段目の遅延素子）の出力信号R2がLであるため、パルスの位置は1段目の遅延素子である。
【００６３】
カウンタ部102がカウント動作を停止した後、第2の上位ビットラッチ部104と下位ビットラッチ部103の出力信号が順次メモリ部006へ出力され、メモリ部006で保持される。
【００６４】
補正部013は、メモリ部006が保持している第2の上位ビットラッチ部104の出力信号の最下位ビットと第1の上位ビットラッチ部105の出力信号とを比較し、この比較の結果と、メモリ部006が保持している下位ビットラッチ部103の信号とに基づいてカウント値を補正して、補正後の出力信号を出力部007へ出力する。出力部007の出力信号のうち、下位ビットラッチ部103の出力に相当する信号は、図示しないエンコーダ部によってパルスの検出位置に応じた値にエンコードされ、補正後のカウント値と合成される。
【００６５】
次に、図6を参照して、補正部013が行う補正処理を説明する。上述したようにAD変換期間が終了し、下位ビットラッチ部103の出力信号と第2の上位ビットラッチ部104の出力信号がメモリ部006に格納された後、補正部013は補正処理を開始する（ステップS100）。
【００６６】
補正部013は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS101）。この判断は、カウンタ部102のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部013は第2の上位ビットラッチ部104の出力値と、メモリ部006が保持しているカウント値の最下位ビットとを比較し、2つの値が一致するかどうかを判断する（ステップS102）。
【００６７】
本実施形態では、補正部013は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、カウンタ部102のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【００６８】
図4に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1の上位ビットラッチ部105がカウンタ部102の最下位ビットの状態をラッチしたタイミングをラッチタイミングT1とし、第2の上位ビットラッチ部104がカウンタ部102のカウント値をラッチしたタイミングをラッチタイミングT2とする。
【００６９】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおけるカウンタ部102のカウント値は、カウントを行った直後の値である。また、停止信号遅延部012が信号CK1を遅延させる時間Δtd1は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間である。このため、ラッチタイミングT1におけるカウンタ部102のカウント値は、カウントを行う前の値（基準タイミングTにおけるカウンタ部102のカウント値よりも1だけ小さい値）である。したがって、基準タイミングTにおけるカウンタ部102のカウント値と、ラッチタイミングT1におけるカウンタ部102のカウント値は異なる。
【００７０】
上記のことから、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と異なる場合には、ラッチタイミングT2におけるカウンタ部102のカウント値を基準タイミングTにおけるカウンタ部102のカウント値とみなすことができる。しかし、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と同一である場合には、ラッチタイミングT2におけるカウンタ部102のカウント値に1カウント分の不足があり、基準タイミングTにおけるカウンタ部102のカウント値とみなすことができないため、補正が必要となる。
【００７１】
ステップS102の判断の結果、2つの値が一致する場合には、補正部013は、メモリ部006が保持しているカウント値に1を加算して上位ビットとし（ステップS103）、補正処理を終了する（ステップS107）。一方、2つの値が一致しない場合には、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。
【００７２】
ステップS101の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、補正部013は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあるかどうかを判断する（ステップS104）。この判断は、ステップS101の判断と同様に、カウンタ部102のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあった場合、補正部013は第2の上位ビットラッチ部104の出力値と、メモリ部006が保持しているカウント値の最下位ビットとを比較し、2つの値が一致するかどうかを判断する（ステップS105）。
【００７３】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおけるカウンタ部102のカウント値は、カウントを行う直前の値である。また、停止信号遅延部012が信号CK1を遅延させる時間Δtd1はパルスの半周期分の時間であるため、ラッチタイミングT1におけるカウンタ部102のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおけるカウンタ部102のカウント値と、ラッチタイミングT1におけるカウンタ部102のカウント値は同一となっているはずである。
【００７４】
上記のことから、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と同一である場合には、ラッチタイミングT2におけるカウンタ部102のカウント値を基準タイミングTにおけるカウンタ部102のカウント値とみなすことができる。しかし、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と異なる場合には、ラッチタイミングT2におけるカウンタ部102のカウント値に1カウント分の余剰があり、基準タイミングTにおけるカウンタ部102のカウント値とみなすことができないため、補正が必要となる。
【００７５】
ステップS105の判断の結果、2つの値が一致する場合には、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。一方、2つの値が一致しない場合には、補正部013は、メモリ部006が保持しているカウント値から1を減算して上位ビットとし（ステップS106）、補正処理を終了する（ステップS107）。また、ステップS104の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にない場合、カウント値を補正する必要がないため、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。
【００７６】
図4では、ラッチタイミングT1および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT2におけるカウント値が5である。この場合、ステップS105において、2つの値が一致しないと判断され、ステップS106でラッチタイミングT2におけるカウント値から1が減算される。補正後のカウント値は、基準タイミングTにおけるカウント値とみなすことができる。
【００７７】
なお、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の13段目にある場合、上記に従った動作ではカウント値は補正されない。このためには、基準タイミングTからΔt2だけ遅れたラッチタイミングT2の時点でパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の16段目に到達していない必要がある。したがって、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルスがパルス遅延部101内の2段分の遅延素子を通過する時間よりもΔt2が小さい必要がある。
【００７８】
上述したように、本実施形態によれば、第1の上位ビットラッチ部105の出力信号（1ビット）と第2の上位ビットラッチ部104の出力信号の最下位ビットを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第1の上位ビットラッチ部105のビット数をカウンタ部102のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００７９】
なお、本実施形態における補正部013の処理内容は、図6で示した処理に限定されない。例えば、図7に示すように、パルス遅延部101内のパルスの位置が遅延素子の何段目にあるのかを一度で判断し（ステップS201）、その判断結果に応じた補正処理（ステップS202~S205）を行うようにしてもよく、結果として正しく補正されたカウンタ値が上位ビットとなればよい。これは後述する各実施形態においても同様である。
【００８０】
（第2の実施形態）
次に、本発明の第2の実施形態について説明する。図8は本実施形態に係る固体撮像装置の構成を示し、図9は本実施形態に係るA/D変換回路200の構成を示している。図8、図9中で用いている各構成要素において、図1、図2と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心に、本実施形態の各構成と動作について説明する。
【００８１】
本実施形態における第１の実施形態との相違点は、A/D変換回路100をA/D変換回路200に変更し、停止信号遅延部012を停止信号遅延部201に変更して、停止信号遅延部201を各A/D変換回路200内に備え、また、停止信号遅延部201にアナログ入力信号Vinが入力されている点である。
【００８２】
図10は停止信号遅延部201の構成を示している。停止信号遅延部201は、パルス遅延部101を構成する遅延部DE2~DE8，DE10~DE16と同等の遅延部DEを直列に接続した回路で構成されている。遅延部DEの電源端子の一方は、アナログ入力信号Vinに接続され、他方はGNDに接続されている。本実形態では、遅延部DE を8個（8段）用いて停止信号遅延部201を構成している。つまり、停止信号遅延部201は、パルス遅延部101が有する遅延素子の半分の段数の遅延素子で構成されている。
【００８３】
停止信号遅延部201はアナログ入力信号Vinで駆動されるため、アナログ入力信号Vinが変化しパルス遅延部101の出力信号の周期が変化すると、その変化に対応して停止信号遅延部201の遅延時間Δtも変化する。このため、信号CK2は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延していることになる。
【００８４】
A/D変換回路200、補正部013の動作は、上述した第1の実施形態におけるA/D変換回路100、補正部013の動作と同一であるため説明を省略する。
【００８５】
上述したように、本実施形態によれば、停止信号遅延部201をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【００８６】
（第3の実施形態）
次に、本発明の第3の実施形態について説明する。図11は本実施形態に係る固体撮像装置の構成を示し、図12は本実施形態に係るA/D変換回路300の構成を示している。図11、図12中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【００８７】
本実施形態における第1の実施形態との相違点は、A/D変換回路100をA/D変換回路300に、停止信号遅延部012を停止信号遅延部304に、補正部013を補正部305にそれぞれ変更し、カウンタ部102、第1の上位ビットラッチ部105、第2の上位ビットラッチ部104の代わりに第1のカウンタ・ラッチ部301、第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303をそれぞれ備えた点である。
【００８８】
停止信号遅延部304は、信号CK1を所定の時間だけ遅延させた信号CK2、および信号CK2をさらに所定の時間だけ遅延させた信号CK3を各列のA/D変換回路300へ出力する。本実施形態においても第1の実施形態と同様に、停止信号遅延部304が信号CK1およびCK2を遅延させる所定の時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間とする。以降では、停止信号遅延部304が信号CK1およびCK2を遅延させる時間をΔtd2とする。
【００８９】
上記から信号CK1、信号CK2、信号CK3の位相は以下の関係にある。ただし、φ（CK1）、φ（CK2）、φ（CK3）はそれぞれ信号CK1、信号CK2、信号CK3の位相を表し、φ（Δtd2）は時間Δtd2に相当する位相を表す。
φ（CK2）＝φ（CK1）+φ（Δtd2）
φ（CK3）＝φ（CK2）+φ（Δtd2）＝φ（CK1）+2×φ（Δtd2）
【００９０】
信号CK1、信号CK1を所定時間だけ遅延させた信号CK2、および信号CK2を所定時間だけ遅延させた信号CK3は、前述した配線長の差異により、第1のカウンタ・ラッチ部301、第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303へ到達する際にはそれぞれΔt3、Δt4、Δt5だけ遅延する。以降では、信号CK1がΔt3だけ遅延した信号を信号CK1´、信号CK2がΔt4だけ遅延した信号を信号CK2´、信号CK3がΔt5だけ遅延した信号を信号CK3´とする。
【００９１】
第1のカウンタ・ラッチ部301は、カウント機能およびラッチ機能を有する8ビットの回路で構成されている。第1のカウンタ・ラッチ部301には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK2´が入力されており、第1のカウンタ・ラッチ部301はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK2´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９２】
第2のカウンタ・ラッチ部302は、カウント機能およびラッチ機能を有する1ビットの回路で構成されている。第2のカウンタ・ラッチ部302には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK1´が入力されており、第2のカウンタ・ラッチ部302はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK1´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９３】
第3のカウンタ・ラッチ部303は、カウント機能およびラッチ機能を有する1ビットの回路で構成されている。第3のカウンタ・ラッチ部303には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK3´が入力されており、第3のカウンタ・ラッチ部303はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK3´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９４】
補正部305にはメモリ部006の出力信号が入力され、補正部305は、入力された信号に基づいて、第1のカウンタ・ラッチ部301の出力信号であるカウント値を補正し、補正後のカウント値に基づく信号を出力する。
【００９５】
次に、以上のように構成されたA/D変換回路300の動作を、図13を参照して説明する。はじめに、A/D変換の対象となるアナログ入力信号VinがA/D変換回路300に入力され、信号CK1がLからHになり、そのΔt3後に信号CK1´がLからHになる。信号CK1がLからHになった時点からΔtd2が経過した後に信号CK2がLからHになり、その時点からΔt4が経過した後に信号CK2´がLからHになる。信号CK2がLからHになった時点からΔtd2が経過した後に信号CK3がLからHになり、その時点からΔt5が経過した後に信号CK3´がLからHになる。その後、スタートパルス信号PAがLからHになることでパルスがパルス遅延部101内の周回を開始する。また、第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303がカウント動作を開始し、信号CK1´〜CK3´がHである期間中、パルス遅延部101から出力されるパルスをカウントする。
【００９６】
サンプリング期間が終了し、信号CK1がHからLになると、そのΔt3後に信号CK1´がHからLになり、第2のカウンタ・ラッチ部302がカウント動作を停止してカウント値を保持する。信号CK1がHからLになった時点からΔtd2が経過した後に信号CK2がHからLになり、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16を保持する。信号CK2がHからLになった時点からΔt4が経過した後に信号CK2´がHからLになり、第1のカウンタ・ラッチ部301がカウント動作を停止してカウント値を保持する。
【００９７】
信号CK2がHからLになった時点からΔtd2が経過した後に信号CK3がHからLになる。さらに、信号CK3がHからLになった時点からΔt5が経過した後に信号CK3´がHからLになり、第3のカウンタ・ラッチ部303がカウント動作を停止してカウント値を保持する。その後、第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303と下位ビットラッチ部103の出力信号が順次メモリ部006へ出力され、メモリ部006で保持される。
【００９８】
補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301の出力信号と第2のカウンタ・ラッチ部302の出力信号あるいは第3のカウンタ・ラッチ部303の出力信号とを比較し、この比較の結果とメモリ部006が保持している下位ビットラッチ部103の信号とに基づいてカウント値を補正して、補正後の出力信号を出力部007へ出力する。出力部007の出力信号のうち、下位ビットラッチ部103の出力に相当する信号は、図示しないエンコーダ部によってパルスの検出位置に応じた値にエンコードされ、補正後のカウント値と合成される。
【００９９】
次に、図14を参照して、補正部305が行う補正処理を説明する。上述したようにAD変換期間が終了し、下位ビットラッチ部103の出力信号と第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303の出力信号がメモリ部006に格納された後、補正部305は補正処理を開始する（ステップS300）。
【０１００】
補正部305は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS301）。この判断は、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第3のカウンタ・ラッチ部303のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS302）。
【０１０１】
本実施形態では、第1の実施形態と同様に、補正部305は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、第1のカウンタ・ラッチ部301のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【０１０２】
図13に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1のカウンタ・ラッチ部301がカウント値をラッチしたタイミングをラッチタイミングT1とし、第2のカウンタ・ラッチ部302がカウント値をラッチしたタイミングをラッチタイミングT2とし、第3のカウンタ・ラッチ部303がカウント値をラッチしたタイミングをラッチタイミングT3とする。
【０１０３】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行った直後の値である。また、停止信号遅延部304が信号CK2を遅延させる時間Δtd2は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間である。このため、ラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値は、カウントを行った後の値である。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値は同一である。
【０１０４】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の不足があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１０５】
ステップS302の判断の結果、2つの値が一致しない場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算して上位ビットとし（ステップS303）、補正処理を終了する（ステップS307）。一方、2つの値が一致する場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。
【０１０６】
ステップS301の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、補正部305は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあるかどうかを判断する（ステップS304）。この判断は、ステップS301の判断と同様に、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあった場合、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS305）。
【０１０７】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値である。また、停止信号遅延部304が信号CK1を遅延させる時間Δtd2はパルスの半周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は同一となっているはずである。
【０１０８】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の余剰があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１０９】
ステップS305の判断の結果、2つの値が一致する場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。一方、2つの値が一致しない場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS306）、補正処理を終了する（ステップS307）。また、ステップS304の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にない場合、カウント値を補正する必要がないため、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。
【０１１０】
図13では、ラッチタイミングT2および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT1およびT3におけるカウント値が5である。この場合、ステップS305において、2つの値が一致しないと判断され、ステップS306でラッチタイミングT1におけるカウント値から1が減算される。補正後のカウント値は、基準タイミングTにおけるカウント値とみなすことができる。
【０１１１】
なお、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の13段目にある場合、上記に従った動作ではカウント値は補正されない。このためには、基準タイミングTからΔt4だけ遅れたラッチタイミングT1の時点でパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の16段目に到達していない必要がある。したがって、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルスがパルス遅延部101内の2段分の遅延素子を通過する時間よりもΔt4が小さい必要がある。
【０１１２】
上述したように、本実施形態によれば、第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302あるいは第3のカウンタ・ラッチ部303のカウント値とを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部302および第3のカウンタ・ラッチ部303のビット数を第1のカウンタ・ラッチ部301のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【０１１３】
（第4の実施形態）
次に、本発明の第4の実施形態について説明する。図15は本実施形態に係る固体撮像装置の構成を示し、図16は本実施形態に係るA/D変換回路400の構成を示している。図15、図16中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第3の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【０１１４】
本実施形態と第3の実施形態の関係は、第2の実施形態と第1の実施形態の関係に相当する。本実施形態における第3の実施形態との相違点は、A/D変換回路300をA/D変換回路400に変更し、停止信号遅延部304を停止信号遅延部401に変更し、停止信号遅延部401を各A/D変換回路400内に備え、また、停止信号遅延部401にアナログ入力信号Vinが入力されている点である。
【０１１５】
停止信号遅延部401は、第2の実施形態における停止信号遅延部201と同様に遅延部DEを用いて構成されている。ただし、本実施形態の停止信号遅延部401は、遅延部DEを16個（16段）用いて構成されている。停止信号遅延部401が出力する信号CK2は8段目の遅延部DEの出力信号であり、停止信号遅延部401が出力する信号CK3は16段目の遅延部DEの出力信号である。つまり、信号CK2は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延し、信号CK3は信号CK1から常にパルス遅延部101の出力信号の1周期分だけ遅延していることになる。
【０１１６】
A/D変換回路400、補正部305の動作は、上述した第3の実施形態におけるA/D変換回路300、補正部305の動作と同一であるため説明を省略する。
【０１１７】
上述したように、本実施形態によれば、停止信号遅延部401をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【０１１８】
（第5の実施形態）
次に、本発明の第5の実施形態について説明する。図17は本実施形態に係る固体撮像装置の構成を示し、図18は本実施形態に係るA/D変換回路500の構成を示している。図17、図18中で用いている各構成要素において、上述した固体撮像装置及びA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第3の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１１９】
本実施形態における第3の実施形態との相違点は、A/D変換回路300をA/D変換回路500に、補正部305を補正部501に、停止信号遅延部304を停止信号遅延部502にそれぞれ変更し、第3のカウンタ・ラッチ部303を削除した点である。また、第1のカウンタ・ラッチ部301には信号CK3が入力されており、第1のカウンタ・ラッチ部301は、信号CK3を遅延させた信号CK3´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【０１２０】
また、本実施形態では、停止信号遅延部502が信号CK1およびCK2を遅延させる所定の時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間とする。以降では、停止信号遅延部502が信号CK1およびCK2を遅延させる時間をΔtd3とする。
【０１２１】
補正部501にはメモリ部006の出力信号が入力され、補正部501は、入力された信号に基づいて、第1のカウンタ・ラッチ部301の出力信号であるカウント値を補正し、補正後のカウント値に基づく信号を出力する。
【０１２２】
本実施形態におけるA/D変換回路500の動作は、上述した第3の実施形態の動作のうち第3のカウンタ・ラッチ部303に関する動作を除いた場合と同じであるため、説明を省略する。
【０１２３】
次に、図19、図20を参照して、補正部501が行う補正処理を説明する。AD変換期間が終了し、下位ビットラッチ部103の出力信号と第1のカウンタ・ラッチ部301および第2のカウンタ・ラッチ部302の出力信号がメモリ部006に格納された後、補正部501は補正処理を開始する（ステップS400）。補正部501は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にあるかどうかを判断する（ステップS401）。
【０１２４】
本実施形態では、第1の実施形態と同様に、補正部501は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、第1のカウンタ・ラッチ部301のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【０１２５】
図19に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1のカウンタ・ラッチ部301がカウント値をラッチしたタイミングをラッチタイミングT1とし、第2のカウンタ・ラッチ部302がカウント値をラッチしたタイミングをラッチタイミングT2とする。
【０１２６】
停止信号遅延部502が信号CK2を遅延させる時間Δtd3は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間であるため、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にある場合、ラッチタイミングT1におけるパルスの位置はパルス遅延部101内の遅延素子の6段目~12段目のいずれかの付近にある。
【０１２７】
このため、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値と、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は同一の値となり、カウント値を補正する必要がない。ステップS401の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。
【０１２８】
一方、ステップS401の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にない場合には、補正部501は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にあるかどうかを判断する（ステップS402）。この判断は、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS403）。
【０１２９】
停止信号遅延部502が信号CK2を遅延させる時間Δtd3は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間であるため、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にある場合、ラッチタイミングT1におけるパルスの位置はパルス遅延部101内の遅延素子の13段目~16段目、および1段目のいずれかの付近にある。したがって、ラッチタイミングT1において第1のカウンタ・ラッチ部301は、カウントを行った直後である可能性がある。
【０１３０】
一方、ラッチタイミングT2におけるパルスの位置はパルス遅延部101内の遅延素子の5段目~9段目のいずれかの付近にあるため、ラッチタイミングT2と基準タイミングTの間に第1のカウンタ・ラッチ部301はカウントを行っていない。このため、ラッチタイミングT2における第1のカウンタ・ラッチ部301のカウント値と、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は等しい。
【０１３１】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の余剰があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１３２】
ステップS403の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS404）、補正処理を終了する（ステップS412）。
【０１３３】
ステップS402の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にない場合には、補正部501は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS405）。この判断は、ステップS402の判断と同様に、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS406）。
【０１３４】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行った直後の値である。また、停止信号遅延部502が信号CK1を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１３５】
一方、停止信号遅延部502が信号CK2を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、第1のカウンタ・ラッチ部301は上記のように基準タイミングTの直前にカウントを行った後、基準タイミングTからラッチタイミングT1まではカウントを行っていない。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値と、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は同一であるはずである。つまり、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１３６】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の不足があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１３７】
ステップS406の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算して上位ビットとし（ステップS407）、補正処理を終了する（ステップS412）。一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。
【０１３８】
ステップS405の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、パルス遅延部101内のパルスの位置はパルス遅延部101内の遅延素子の14段目または15段目にある。続いて、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS408）。
【０１３９】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値である。また、停止信号遅延部502が信号CK1を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。さらに、停止信号遅延部502が信号CK2を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は、カウントを行った後の値となっているはずである。したがって、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１４０】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に誤差が生じていない。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の誤差が生じているため、補正が必要となる。また、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値であり、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は、カウントを行った後の値であるため、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値から1を減算した値である。
【０１４１】
ステップS408の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算し（ステップS409）、さらにそのカウント値から1を減算して上位ビットとし（ステップS410）、補正処理を終了する（ステップS412）。ステップS409の加算は1カウント分の誤差の補正であり、ステップS410の減算は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値に変換するための処理である。
【０１４２】
一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS411）、補正処理を終了する（ステップS412）。ステップS411の減算は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値に変換するための処理である。
【０１４３】
図19では、ラッチタイミングT2および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT1におけるカウント値が5である。この場合、ステップS408において、2つの値が一致しないと判断され、ステップS411でラッチタイミングT1におけるカウント値から1が減算され、基準タイミングTにおけるカウント値が算出される。
【０１４４】
上述したように、本実施形態によれば、第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部302のビット数を第1のカウンタ・ラッチ部301のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【０１４５】
（第6の実施形態）
次に、本発明の第6の実施形態について説明する。図21は本実施形態に係る固体撮像装置の構成を示し、図22は本実施形態に係るA/D変換回路600の構成を示している。図21、図22中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第5の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【０１４６】
本実施形態と第5の実施形態の関係は、第2の実施形態と第1の実施形態の関係あるいは第4の実施形態と第3の実施形態の関係に相当する。本実施形態における第5の実施形態との相違点は、A/D変換回路500をA/D変換回路600に変更し、停止信号遅延部502を停止信号遅延部601に変更し、停止信号遅延部601を各A/D変換回路600内に備え、また、停止信号遅延部601にアナログ入力信号Vinが入力されている点である。
【０１４７】
停止信号遅延部601は、遅延部DEを8個（8段）用いて構成されている。停止信号遅延部601が出力する信号CK2は4段目の遅延部DEの出力信号であり、停止信号遅延部601が出力する信号CK3は8段目の遅延部DEの出力信号である。つまり、信号CK2は信号CK1から常にパルス遅延部101の出力信号の1/4周期分だけ遅延し、信号CK3は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延していることになる。
【０１４８】
A/D変換回路600、補正部501の動作は、第5の実施形態におけるA/D変換回路500、補正部501の動作と同一であるため説明を省略する。
【０１４９】
上述したように、本実施形態によれば、停止信号遅延部601をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【０１５０】
以上、それぞれの実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。例えば、第1の実施形態および第2の実施形態における第1の上位ビットラッチ部105を2ビット以上の回路で構成しても良いが、1ビットの回路で構成することでその構成が最小になる。同様に、第3~第6の実施形態における第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303を2ビット以上の回路で構成しても良いが、1ビットの回路で構成することでその構成が最小になる。
【０１５１】
また、それぞれの実施形態において停止信号遅延部が信号CK1を遅延させる時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際のパルス遅延部101の出力信号の半周期分あるいは1/4周期分としたが、これに限られず、補正部が判定するパルス遅延部内の遅延素子の段数に応じて変更することが可能である。第1の実施形態を例とすると、停止信号遅延部012が信号CK1を遅延させる時間を、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際の遅延素子の3段分〜14段分の遅延時間としても同様の効果が得られる。
【０１５２】
また、第1の実施形態、第2の実施形態において第1の上位ビットラッチ部105の出力信号をメモリ部006へ出力し、補正部013がメモリ部006内の信号のみを用いて判断するようにしても同様の効果が得られる。
【０１５３】
また、固体撮像装置の画素信号出力線が1列ごとに配置されていることに限らず、複数の画素部で1つの画素信号出力線が共有され、画素信号出力線が複数列ごとに配置されていても同様の効果が得られる。
【０１５４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１５５】
001・・・画素部、002・・・画素、003・・・垂直走査部、004・・・アナログ信号処理部、005，100，200，300，400，500，600・・・ A/D変換回路、006・・・メモリ部、007・・・出力部、008・・・水平走査部、009・・・制御部（停止制御部）、0051・・・パルス遅延部＆ラッチ部、012，201，304，401，502，601・・・停止信号遅延部、013，305，501・・・補正部、101・・・パルス遅延部、102・・・カウンタ部、103・・・下位ビットラッチ部、104・・・第2の上位ビットラッチ部、105・・・第1の上位ビットラッチ部、301・・・第1のカウンタ・ラッチ部、302・・・第2のカウンタ・ラッチ部、303・・・第3のカウンタ・ラッチ部
【技術分野】
【０００１】
本発明は、画素から出力されるアナログの電圧信号を二進数のデジタルデータに変換するアナログ・デジタル（以下では、「A/D」とする）変換を行う固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、固体撮像装置（以下では、「イメージセンサ」とする）を用いて撮像画像をデジタルデータとして取得し、その保存および編集を行うことができる撮像装置が広く普及している。このような撮像装置に用いるイメージセンサとしては、CCD（Charge Coupled Device）型イメージセンサが最も一般的で広く使用されていた。しかし、近年では、イメージセンサの一層の小型化、低消費力化の要望があり、CMOS（Complementary Metal Oxide Semiconductor）型イメージセンサが注目され、普及してきた。また、撮像装置の小型化、低消費電力化に伴い、イメージセンサに使用されるA/D変換回路についても、より小型で消費電力が小さいA/D変換回路が提案されている（例えば、特許文献1参照）。
【０００３】
このA/D変換回路は、複数の反転回路（遅延素子）をリング状に接続して構成したパルス遅延部を用いている。そして、入力信号としてのアナログ入力信号を各反転回路（遅延素子）の電源電圧として印加し、反転回路（遅延素子）におけるパルスの遅延時間が電源電圧によって変化することを利用し、A/D変換を行う期間（以下、「サンプリング期間」とする）内にパルスがパルス遅延部中を周回する数をカウントする。このカウント値を上位ビットとし、パルス遅延部中のパルスの位置をエンコードした値を下位ビットとして用い、この上位ビットと下位ビットの出力値を合成してアナログ入力信号のA/D変換を行う。
【０００４】
また、上記と同様のパルス遅延部を用い、任意のタイミングで入力される第1のパルスをパルス遅延部内で周回させると共にその周回数をカウントし、任意の位相差をもって入力される第2のパルスの入力タイミングにおける第1のパルスの周回位置を特定し、その特定位置と第1のパルスの周回数のカウント数により2つのパルスの位相差を検出するパルス位相差符号化回路が提案されている（例えば、特許文献2，3参照）。
【０００５】
特に特許文献2では、パルスの周回数をカウントするカウンタ部を2つ設け、それぞれのカウンタ部を異なるタイミングでカウントさせて、カウント動作が終了し出力値が安定した方のカウンタ部の出力値のみを使用することで、常に安定した状態のカウント値を用いて正確に位相差を検出できるようにしている。
【０００６】
また、特許文献3では、パルスの周回数をカウントするカウンタ部を1つにするとともにカウンタ部の出力値をラッチするラッチ部を2つ設け、それぞれのラッチ部を異なるタイミングで動作させることで、常に安定した状態のカウント値を用いることができ、特許文献2と同様の効果が得られる。特許文献2，3の技術を特許文献1に適用することで、同様にA/D変換回路の変換精度の向上を確保できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３０６４６４４号公報
【特許文献２】特許第２８６８２６６号公報
【特許文献３】特許第３４５５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、CMOS型イメージセンサの一例であって、各画素列もしくは複数画素列に対応してA/D変換回路を有するCMOS型イメージセンサ（カラムADC方式CMOS型イメージセンサ）に上記のA/D変換回路を適用すると以下の問題が生じる。以下ではその問題について説明する。
【０００９】
図23は、上記のA/D変換回路を用いたCMOS型イメージセンサの例を示している。図23に示すCMOS型イメージセンサは、画素部001、垂直走査部003、アナログ信号処理部004、A/D変換回路005、メモリ部006、出力部007、水平走査部008、および制御部009を備える。
【００１０】
画素部001は、行列状に配列された複数の画素002を有する。画素002は、入射した光に基づく画素信号を生成する。それぞれの画素002は、画素列毎に配置された画素信号出力線（垂直信号線）に接続されている。それぞれの画素002で生成された画素信号は、対応する画素信号出力線に出力される。
【００１１】
垂直走査部003は画素002へ各種制御信号を出力することによって画素002の露光動作や信号読み出し動作を制御する。アナログ信号処理部004は、画素002から出力されるアナログ画素信号にサンプル＆ホールド（S/H）等の処理を行う。A/D変換回路005は、アナログ信号処理部004によって処理されたアナログ画素信号をA/D変換し、デジタルデータを生成する。メモリ部006は、A/D変換結果であるデジタルデータを保持する。出力部007は、メモリ部006に保持されたデジタルデータを後段の処理回路へ出力する。水平走査部008は、メモリ部006からのデジタルデータの読み出しを制御する。制御部009は、A/D変換回路005へ制御信号010、011を出力することによって、A/D変換回路005の動作を制御する。
【００１２】
本例のCMOS型イメージセンサは、各画素列にA/D変換回路005、アナログ信号処理部004、メモリ部006を備える。各画素列において画素002からのアナログ信号はアナログ信号処理部004に出力される。アナログ信号処理部004は、アナログ信号を処理し、処理後のアナログ信号をA/D変換回路005に出力する。A/D変換回路005は、制御部009により制御され、制御部009からの制御信号010、011がH（High）となっている間に入力信号をA/D変換して、AD変換結果のデジタルデータをメモリ部006に出力する。A/D変換回路005を構成するカウンタ部0052の動作開始および動作停止は制御信号010によって制御され、A/D変換回路005を構成するパルス遅延部＆ラッチ部0051の動作開始および動作停止は制御信号010、制御信号011によって制御される。
【００１３】
このように構成されたCMOS型イメージセンサのA/D変換回路では、図23のようにパルス遅延部＆ラッチ部0051とカウンタ部0052は縦方向に並べて配置される。このため、制御信号010の配線長の差異に応じた遅延が発生する。この遅延によって、制御信号010がパルス遅延部＆ラッチ部0051に到達するタイミングとカウンタ部0052に到達するタイミングとが異なり（具体的には制御信号010がカウンタ部0052に到達するタイミングに遅延が発生し）、A/D変換結果に誤差を生じてしまう場合がある。
【００１４】
図24を参照して、この問題を説明する。図23では、制御信号010の配線に関して、カウンタ部0052への配線の方がパルス遅延部＆ラッチ部0051への配線よりも長いため、A点とB点で制御信号010にΔtだけ時間差が生じる。すなわち、制御信号010は、パルス遅延部＆ラッチ部0051に到達したタイミングからΔtだけ遅延したタイミングでカウンタ部0052に到達する。
【００１５】
図24に示すように、この遅延Δtの間にカウンタ部0052がパルス遅延部からの出力信号をカウントしてしまった場合、カウンタ部0052からの出力値（図24では11）が正常な出力値（図24では10）よりも1カウント大きくなる。このカウンタ部0052での1カウントの誤差は、カウンタ部0052の出力値（デジタルデータの上位ビットとなる）とパルス遅延部＆ラッチ部0051のパルス位置のエンコード結果（デジタルデータの下位ビットとなる）とを合成したA/D変換回路の出力結果としてみると、デジタルデータとして、下位ビットの出力ビット分のずれとなってしまう。
【００１６】
上述した図23、図24ではカウンタ部0052が制御信号010の遅延によって+1カウント分の誤カウントを行ってA/D変換結果に誤差を生じる例を挙げたが、制御信号010の配線方法によっては、パルス遅延部＆ラッチ部0051の方に制御信号010の遅延が生じ、カウンタ部0052が-1カウント分の誤カウントを行ってA/D変換結果に誤差を生じることも考えられる。
【００１７】
パルス遅延部＆ラッチ部0051の方に制御信号010の遅延が発生する場合には、特許文献2に記載の技術を特許文献1に適用することで結果的にA/D変換結果に誤差を生じないが、カウンタ部0052の方に制御信号010の遅延が発生する場合には、上述したようにA/D変換結果に誤差を生じてしまう。
【００１８】
また、上述した信号線の配線長の差異がない（もしくは小さい）場合でも、他の信号線からのクロック信号の重畳によりランダム的な信号のずれが生じる可能性がある。この場合、図23のA点、B点における制御信号010の遅延を例にすると、基準点からA点、B点までの長さが同じであっても、途中に重畳するクロック信号の影響により、A点における制御信号010がB点における制御信号010に対して遅延することもあれば、B点における制御信号010がA点における制御信号010に対して遅延することも考えられる。
【００１９】
また、特許文献2に記載のパルス位相差符号化回路ではカウンタ部を2つ設けるため、上述した例のようなカラムADC方式CMOS型イメージセンサでは、A/D変換回路を各画素列もしくは複数画素列に対応して配置すると、A/D変換回路の規模が大きくなり、結果としてチップサイズが大型化してしまう。
【００２０】
本発明は、上述した課題に鑑みてなされたものであって、高精度にA/D変換を行うことができ、規模の増加を最小限に抑えることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を解決するためになされたもので、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた遅延停止信号を出力する停止信号遅延部と、前記遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントするカウンタ部と、前記停止信号が入力されたときに前記カウンタ部の出力信号の少なくとも最下位ビットをラッチする第1の上位ビットラッチ部と、前記遅延停止信号が入力されたときに前記カウンタ部の出力信号をラッチする第2の上位ビットラッチ部と、前記第1の上位ビットラッチ部の出力信号と前記第2の上位ビットラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記カウンタ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００２２】
また、本発明の固体撮像装置において、前記第1の上位ビットラッチ部は、前記カウンタ部の出力信号の最下位ビットのみをラッチすることを特徴とする。
【００２３】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第2の上位ビットラッチ部に接続していることを特徴とする。
【００２４】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を遅延させる遅延量を制御することを特徴とする。
【００２５】
また、本発明は、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第1の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第3のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部の出力信号、前記第2のカウンタ・ラッチ部の出力信号、および前記第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００２６】
また、本発明の固体撮像装置において、前記第2のカウンタ・ラッチ部および前記第3のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする。
【００２７】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部、複数の前記第1のカウンタ・ラッチ部、および複数の前記第3のカウンタ・ラッチ部に接続していることを特徴とする。
【００２８】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号および前記第1の遅延停止信号を遅延させる遅延量を制御することを特徴とする。
【００２９】
また、本発明は、行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、前記第1のカウンタ・ラッチ部の出力信号および前記第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、を有する固体撮像装置である。
【００３０】
また、本発明の固体撮像装置において、前記第2のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする。
【００３１】
また、本発明の固体撮像装置において、前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第1のカウンタ・ラッチ部に接続していることを特徴とする。
【００３２】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を停止させる遅延量を制御することを特徴とする。
【発明の効果】
【００３３】
本発明の第1の態様によれば、第1の上位ビットラッチ部の出力信号と第2の上位ビットラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第1の上位ビットラッチ部のビット数をカウンタ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００３４】
本発明の第2の態様によれば、第1のカウンタ・ラッチ部の出力信号、第2のカウンタ・ラッチ部の出力信号、および第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部および第3のカウンタ・ラッチ部のビット数を第1のカウンタ・ラッチ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００３５】
本発明の第3の態様によれば、第1のカウンタ・ラッチ部の出力信号および第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および下位ビットラッチ部の出力信号に基づいてカウント値を補正することによって、下位ビットラッチ部が複数の遅延素子の出力信号をラッチした時点のカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部のビット数を第1のカウンタ・ラッチ部のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図３】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路内のパルス遅延部の構成を示す回路図である。
【図４】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図５】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路内のパルス遅延部の動作を示すタイミングチャートである。
【図６】本発明の第1の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図７】本発明の第1の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図８】本発明の第2の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図９】本発明の第2の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１０】本発明の第2の実施形態に係る固体撮像装置が備える停止信号遅延部の構成を示すブロック図である。
【図１１】本発明の第3の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１２】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１３】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図１４】本発明の第3の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図１５】本発明の第4の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１６】本発明の第4の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１７】本発明の第5の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１８】本発明の第5の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図１９】本発明の第5の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図２０】本発明の第5の実施形態に係る固体撮像装置が備える補正部の動作を示すフローチャートである。
【図２１】本発明の第6の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２２】本発明の第6の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図２３】従来のCMOS型イメージセンサの構成を示すブロック図である。
【図２４】従来の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３７】
以下、図面を参照し、本発明の実施形態を説明する。
【００３８】
（第1の実施形態）
まず、本発明の第1の実施形態について説明する。図1は、本実施形態に係る固体撮像装置の構成を示し、図2は、本実施形態に係るA/D変換回路の構成を示している。以下では、図中の各構成について説明する。なお、本発明に係る各実施形態においては説明の簡便化のために、固体撮像装置の詳細な構成、A/D変換回路の詳細な構成および動作についてのみ説明し、固体撮像装置の詳細な動作については従来の一般的な固体撮像装置の動作や上述した動作と同様であるので省略する。
【００３９】
さらに、本発明に係る各実施形態においては説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に12ビットとして説明する。このビット数を12ビット以上に設定しても良いし、また12ビット以下に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。
【００４０】
同様に、A/D変換回路内の下位ビットラッチ部の出力のビット数を具体的に16ビットとして説明するが、下位ラッチ部の出力のビット数についても、A/D変換回路が出力できるデジタルデータの最大のビット数と同様にこれに限られるものではない。
【００４１】
図1を参照し、本実施形態の固体撮像装置について説明する。なお、図1中で用いている各構成要素において、上述した図23と同一の構成要素には同一の符号を付与し、説明を省略する。
【００４２】
図1における図23との相違点は、停止信号遅延部012、補正部013を新たに備え、A/D変換回路005の代わりにA/D変換回路100を備えた点である。停止制御部としての制御部009からスタートパルス信号PAが各列のA/D変換回路100へ出力され、サンプリングクロックである信号CK1が停止信号遅延部012および各列のA/D変換回路100へ出力される。スタートパルス信号PAによってサンプリングが開始され、サンプリングの開始から所定時間が経過した後、信号CK1によってサンプリングが停止するように制御が行われる。
【００４３】
停止信号遅延部012は、信号CK1を所定の時間だけ遅延させた信号CK2を各列のA/D変換回路100へ出力する。本実施形態では、停止信号遅延部012が信号CK1を遅延させる所定の時間は、後述するパルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間とする。以降では、停止信号遅延部012が信号CK1を遅延させる時間をΔtd1とする。
【００４４】
補正部013は、A/D変換回路100の出力信号とメモリ部006の出力信号を用いてカウント値を補正して、補正後のカウント値に基づく出力信号を出力部007へ出力する。これによって、後述するカウンタ部102のカウント動作を制御する信号CK1の遅延に起因してカウント値に発生する誤差を補正することが可能となる。この補正部013の動作については後述する。
【００４５】
次に、図2を参照し、本実施形態のA/D変換回路の構成を説明する。A/D変換回路100は、パルス遅延部101、カウンタ部102、下位ビットラッチ部103、第2の上位ビットラッチ部104、第1の上位ビットラッチ部105を備える。また、図2にはA/D変換回路100の周辺の構成要素として、停止信号遅延部012、メモリ部006、補正部013が改めて図示されている。
【００４６】
信号CK1、および信号CK1を所定時間だけ遅延させた信号CK2がカウンタ部102、第2の上位ビットラッチ部104、第1の上位ビットラッチ部105へ到達する際には、上述した信号線の配線長の差異やランダム的な遅延により、遅延が発生する。以降では、信号CK1が第1の上位ビットラッチ部105へ到達する際の遅延をΔt1とし、信号CK2がカウンタ部102および第2の上位ビットラッチ部104へ到達する際の遅延をΔt2とする。また、信号CK1がΔt1だけ遅延した信号を信号CK1´、信号CK2がΔt2だけ遅延した信号を信号CK2´とする。
【００４７】
図3はパルス遅延部101の構成を示している。パルス遅延部101は、入力した信号を遅延させる回路である2入力否定論理積回路NAND1，NAND2と、反転回路NOT1，NOT2と、偶数個の反転回路を直列に接続して構成される遅延部DE2~DE11，DE13~DE16とを備えて構成される。
【００４８】
パルス遅延部101の電源端子の一方は、アナログ信号処理部004から出力された画素信号であるアナログ入力信号Vinに接続され、他方はGNDに接続されており、アナログ入力信号Vinがパルス遅延部101の電源電圧として供給される。パルス遅延部101において、2入力否定論理積回路NAND1と反転回路NOT1が直列に接続され、また、反転回路NOT1と遅延部DE2~DE11もそれぞれ直列に接続されている。遅延部DE11の出力端子は反転回路NOT2の入力端子に接続され、反転回路NOT2の出力端子は2入力否定論理積回路NAND2の一方の入力端子に接続されている。2入力否定論理積回路NAND2の他方の入力端子には、遅延部DE5の出力端子が接続されている。
【００４９】
2入力否定論理積回路NAND2の出力端子は遅延部DE13の入力端子に接続され、遅延部DE13~DE16もそれぞれ直列に接続されている。遅延部DE16の出力端子はカウンタ部102の入力端子と2入力否定論理積回路NAND1の一方の入力端子に接続されており、パルス遅延部101はリング状の回路を構成している。2入力否定論理積回路NAND1の他方の入力端子には、A/D変換の開始を指示するスタートパルス信号PAが入力されている。また、反転回路NOT1、遅延部DE2~DE11、2入力否定論理積回路NAND2、遅延部DE13~DE16の出力端子は下位ビットラッチ部103へそれぞれ接続されている。
【００５０】
2入力否定論理積回路NAND1と反転回路NOT1は1段目の遅延素子を構成し、遅延部DE2~DE11はそれぞれ2段目~11段目の遅延素子を構成する。また、反転回路NOT2と2入力否定論理積回路NAND2は12段目の遅延素子を構成し、遅延部DE13~DE16はそれぞれ13段目~16段目の遅延素子を構成する。上述したように、遅延素子はリング状に接続されており、1段目の遅延素子の前段側の遅延素子は16段目の遅延素子である。各遅延素子は、前段側の遅延素子から出力されたパルス信号に対して、電源端子に入力されるアナログ入力信号Vinに基づく遅延時間を与えて出力する。
【００５１】
下位ビットラッチ部103は、パルス遅延部101からの出力信号R1〜R16を、信号CK2の周期に同期してラッチし、パルス遅延部101におけるパルスの位置に対応した信号をメモリ部006へ1ビットずつ順次出力する。
【００５２】
カウンタ部102には、パルス遅延部101の最後段の遅延部DE16の出力信号が入力されている。カウンタ部102は、この遅延部DE16の出力信号をカウントし、信号CK2´の周期に同期して、カウントした結果を第2の上位ビットラッチ部104および第1の上位ビットラッチ部105へ出力する。カウントの際、カウンタ部102はパルスがL（Low）からH（High）になったことを検出して、カウント値を1増加する。カウンタ部102がカウントした結果は、パルスがパルス遅延部101の遅延素子を周回した数（周回数）となる。
【００５３】
第2の上位ビットラッチ部104は、カウンタ部102がカウント結果として出力する信号のビット数と同じビット数の回路で構成されている。第2の上位ビットラッチ部104は、信号CK2´の周期に同期してカウンタ部102の全ビットの出力信号を保持し、メモリ部006へ信号を1ビットずつ順次出力する。
【００５４】
第1の上位ビットラッチ部105は、1ビットの回路で構成され、信号CK1´の周期に同期してカウンタ部102の出力信号の最下位ビットの状態を保持し、保持した状態に基づく信号を補正部013へ信号を出力する。つまり、第1の上位ビットラッチ部105は、第2の上位ビットラッチ部104がカウンタ部102の出力信号の最下位ビットの状態を保持した時点よりもΔtd1だけ前の時点におけるカウンタ部102の出力信号の最下位ビットの状態を保持する。
【００５５】
メモリ部006は、下位ビットラッチ部103の出力信号と第2の上位ビットラッチ部104の出力信号を順次記憶し、補正部013へ出力する。補正部013は、第1の上位ビットラッチ部105の出力信号とメモリ部006の出力信号（下位ビットラッチ部103の出力信号、第2の上位ビットラッチ部104の出力信号）とに基づいて、第2の上位ビットラッチ部104の出力信号が示す、カウンタ部102のカウント結果であるカウント値を補正し、補正後の信号を出力する。
【００５６】
次に、以上のように構成されたA/D変換回路100の動作を、図4および図5を参照して説明する。図4はA/D変換回路100の全体の動作を示し、図5はA/D変換回路100内のパルス遅延部101の動作を示している。
【００５７】
はじめに、A/D変換の対象となるアナログ入力信号VinがA/D変換回路100に入力され、図4に示すように信号CK1がLからHになり、そのΔt1後に信号CK1´がLからHになる。信号CK1がLからHになった時点からΔtd1が経過した後に信号CK2がLからHになり、その時点からΔt2が経過した後に信号CK2´がLからHになる。その後、スタートパルス信号PAがLからHになることでパルスがパルス遅延部101内の周回を開始する。また、カウンタ部102がカウント動作を開始し、信号CK2´がHである期間中、パルス遅延部101から出力されるパルスをカウントする。
【００５８】
パルス遅延部101を構成する2入力否定論理積回路NAND1，NAND2、反転回路NOT1，NOT2、遅延部DE2~DE11，DE13~DE16はそれぞれ、入力されたパルスを遅延させて出力する。出力信号R1~R16は、図5に示すように変化する。本実施形態では、2入力否定論理積回路NAND1に入力されたパルスに対して2入力否定論理積回路NAND1および反転回路NOT1によって与えられる遅延時間、反転回路NOT2に入力されたパルスに対して反転回路NOT2および2入力否定論理積回路NAND2によって与えられる遅延時間、各遅延部DE2~DE11，DE13~DE16に入力されたパルスに対して各遅延部DE2~DE11，DE13~DE16によって与えられる遅延時間がほぼ等しいとしている。遅延部DE11と遅延部DE13の間に反転回路NOT2および2入力否定論理積回路NAND2が配置され、遅延部DE5の出力信号が2入力否定論理積回路NAND2の一方の入力端子に入力されていることによって、状態がH，Lの間で交互に変化するパルスがパルス遅延部101内を周回し続けられるようになっている。
【００５９】
スタートパルス信号PAがLからHになったことに対応してパルス遅延部101の出力信号がLからHとなることによってカウント値が1になってしまうが、図示しない後段の信号処理により固体撮像素子のリセット電圧と信号電圧の差を求めることで、1カウント分が相殺され、正確なカウント値となる。また、常に1カウント多くなるので、図示しない後段の信号処理によりカウント値から1を差し引く（減算する）ようにしても良い。これは後述する各実施形態においても同様である。
【００６０】
サンプリング期間が終了し、信号CK1がHからLになると、そのΔt1後に信号CK1´がHからLになり、第1の上位ビットラッチ部105がカウンタ部102の最下位ビットの状態を保持する。信号CK1がHからLになった時点からΔtd1が経過した後に信号CK2がHからLになり、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16を保持する。信号CK2がHからLになった時点からΔt2が経過した後に信号CK2´がHからLになり、カウンタ部102がカウント動作を停止して、第2の上位ビットラッチ部104がカウント値を保持する。
【００６１】
図5に示すように、信号CK2がHからLになった時点からΔt2が経過した後の時点では、反転回路NOT1の出力信号R1がLからHに変化している。つまり、下位ビットラッチ部103がラッチしているパルス遅延部101内のパルスのエッジ位置は、反転回路NOT1の位置（パルス遅延部101内の遅延素子の1段目）になる。
【００６２】
本実施形態では、パルスがLからHに変化している位置をパルス遅延部101内のパルスの位置とする。図5において、出力信号R1~R16のうち隣り合う位置の出力信号の状態が異なり、かつ、前段側の出力信号がH、後段側の出力信号がLである場合に、前段側の位置がパルスの位置である。図5に示す状態の場合、信号CK2がHからLになった時点からΔt2が経過した後の時点では、反転回路NOT1（1段目の遅延素子）の出力信号R1がHであり、遅延部DE2（2段目の遅延素子）の出力信号R2がLであるため、パルスの位置は1段目の遅延素子である。
【００６３】
カウンタ部102がカウント動作を停止した後、第2の上位ビットラッチ部104と下位ビットラッチ部103の出力信号が順次メモリ部006へ出力され、メモリ部006で保持される。
【００６４】
補正部013は、メモリ部006が保持している第2の上位ビットラッチ部104の出力信号の最下位ビットと第1の上位ビットラッチ部105の出力信号とを比較し、この比較の結果と、メモリ部006が保持している下位ビットラッチ部103の信号とに基づいてカウント値を補正して、補正後の出力信号を出力部007へ出力する。出力部007の出力信号のうち、下位ビットラッチ部103の出力に相当する信号は、図示しないエンコーダ部によってパルスの検出位置に応じた値にエンコードされ、補正後のカウント値と合成される。
【００６５】
次に、図6を参照して、補正部013が行う補正処理を説明する。上述したようにAD変換期間が終了し、下位ビットラッチ部103の出力信号と第2の上位ビットラッチ部104の出力信号がメモリ部006に格納された後、補正部013は補正処理を開始する（ステップS100）。
【００６６】
補正部013は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS101）。この判断は、カウンタ部102のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部013は第2の上位ビットラッチ部104の出力値と、メモリ部006が保持しているカウント値の最下位ビットとを比較し、2つの値が一致するかどうかを判断する（ステップS102）。
【００６７】
本実施形態では、補正部013は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、カウンタ部102のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【００６８】
図4に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1の上位ビットラッチ部105がカウンタ部102の最下位ビットの状態をラッチしたタイミングをラッチタイミングT1とし、第2の上位ビットラッチ部104がカウンタ部102のカウント値をラッチしたタイミングをラッチタイミングT2とする。
【００６９】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおけるカウンタ部102のカウント値は、カウントを行った直後の値である。また、停止信号遅延部012が信号CK1を遅延させる時間Δtd1は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間である。このため、ラッチタイミングT1におけるカウンタ部102のカウント値は、カウントを行う前の値（基準タイミングTにおけるカウンタ部102のカウント値よりも1だけ小さい値）である。したがって、基準タイミングTにおけるカウンタ部102のカウント値と、ラッチタイミングT1におけるカウンタ部102のカウント値は異なる。
【００７０】
上記のことから、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と異なる場合には、ラッチタイミングT2におけるカウンタ部102のカウント値を基準タイミングTにおけるカウンタ部102のカウント値とみなすことができる。しかし、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と同一である場合には、ラッチタイミングT2におけるカウンタ部102のカウント値に1カウント分の不足があり、基準タイミングTにおけるカウンタ部102のカウント値とみなすことができないため、補正が必要となる。
【００７１】
ステップS102の判断の結果、2つの値が一致する場合には、補正部013は、メモリ部006が保持しているカウント値に1を加算して上位ビットとし（ステップS103）、補正処理を終了する（ステップS107）。一方、2つの値が一致しない場合には、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。
【００７２】
ステップS101の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、補正部013は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあるかどうかを判断する（ステップS104）。この判断は、ステップS101の判断と同様に、カウンタ部102のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあった場合、補正部013は第2の上位ビットラッチ部104の出力値と、メモリ部006が保持しているカウント値の最下位ビットとを比較し、2つの値が一致するかどうかを判断する（ステップS105）。
【００７３】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおけるカウンタ部102のカウント値は、カウントを行う直前の値である。また、停止信号遅延部012が信号CK1を遅延させる時間Δtd1はパルスの半周期分の時間であるため、ラッチタイミングT1におけるカウンタ部102のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおけるカウンタ部102のカウント値と、ラッチタイミングT1におけるカウンタ部102のカウント値は同一となっているはずである。
【００７４】
上記のことから、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と同一である場合には、ラッチタイミングT2におけるカウンタ部102のカウント値を基準タイミングTにおけるカウンタ部102のカウント値とみなすことができる。しかし、ラッチタイミングT2におけるカウンタ部102のカウント値がラッチタイミングT1におけるカウンタ部102のカウント値と異なる場合には、ラッチタイミングT2におけるカウンタ部102のカウント値に1カウント分の余剰があり、基準タイミングTにおけるカウンタ部102のカウント値とみなすことができないため、補正が必要となる。
【００７５】
ステップS105の判断の結果、2つの値が一致する場合には、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。一方、2つの値が一致しない場合には、補正部013は、メモリ部006が保持しているカウント値から1を減算して上位ビットとし（ステップS106）、補正処理を終了する（ステップS107）。また、ステップS104の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にない場合、カウント値を補正する必要がないため、補正部013は、メモリ部006が保持しているカウント値を上位ビットとし、補正処理を終了する（ステップS107）。
【００７６】
図4では、ラッチタイミングT1および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT2におけるカウント値が5である。この場合、ステップS105において、2つの値が一致しないと判断され、ステップS106でラッチタイミングT2におけるカウント値から1が減算される。補正後のカウント値は、基準タイミングTにおけるカウント値とみなすことができる。
【００７７】
なお、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の13段目にある場合、上記に従った動作ではカウント値は補正されない。このためには、基準タイミングTからΔt2だけ遅れたラッチタイミングT2の時点でパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の16段目に到達していない必要がある。したがって、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルスがパルス遅延部101内の2段分の遅延素子を通過する時間よりもΔt2が小さい必要がある。
【００７８】
上述したように、本実施形態によれば、第1の上位ビットラッチ部105の出力信号（1ビット）と第2の上位ビットラッチ部104の出力信号の最下位ビットを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第1の上位ビットラッチ部105のビット数をカウンタ部102のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【００７９】
なお、本実施形態における補正部013の処理内容は、図6で示した処理に限定されない。例えば、図7に示すように、パルス遅延部101内のパルスの位置が遅延素子の何段目にあるのかを一度で判断し（ステップS201）、その判断結果に応じた補正処理（ステップS202~S205）を行うようにしてもよく、結果として正しく補正されたカウンタ値が上位ビットとなればよい。これは後述する各実施形態においても同様である。
【００８０】
（第2の実施形態）
次に、本発明の第2の実施形態について説明する。図8は本実施形態に係る固体撮像装置の構成を示し、図9は本実施形態に係るA/D変換回路200の構成を示している。図8、図9中で用いている各構成要素において、図1、図2と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心に、本実施形態の各構成と動作について説明する。
【００８１】
本実施形態における第１の実施形態との相違点は、A/D変換回路100をA/D変換回路200に変更し、停止信号遅延部012を停止信号遅延部201に変更して、停止信号遅延部201を各A/D変換回路200内に備え、また、停止信号遅延部201にアナログ入力信号Vinが入力されている点である。
【００８２】
図10は停止信号遅延部201の構成を示している。停止信号遅延部201は、パルス遅延部101を構成する遅延部DE2~DE8，DE10~DE16と同等の遅延部DEを直列に接続した回路で構成されている。遅延部DEの電源端子の一方は、アナログ入力信号Vinに接続され、他方はGNDに接続されている。本実形態では、遅延部DE を8個（8段）用いて停止信号遅延部201を構成している。つまり、停止信号遅延部201は、パルス遅延部101が有する遅延素子の半分の段数の遅延素子で構成されている。
【００８３】
停止信号遅延部201はアナログ入力信号Vinで駆動されるため、アナログ入力信号Vinが変化しパルス遅延部101の出力信号の周期が変化すると、その変化に対応して停止信号遅延部201の遅延時間Δtも変化する。このため、信号CK2は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延していることになる。
【００８４】
A/D変換回路200、補正部013の動作は、上述した第1の実施形態におけるA/D変換回路100、補正部013の動作と同一であるため説明を省略する。
【００８５】
上述したように、本実施形態によれば、停止信号遅延部201をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【００８６】
（第3の実施形態）
次に、本発明の第3の実施形態について説明する。図11は本実施形態に係る固体撮像装置の構成を示し、図12は本実施形態に係るA/D変換回路300の構成を示している。図11、図12中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【００８７】
本実施形態における第1の実施形態との相違点は、A/D変換回路100をA/D変換回路300に、停止信号遅延部012を停止信号遅延部304に、補正部013を補正部305にそれぞれ変更し、カウンタ部102、第1の上位ビットラッチ部105、第2の上位ビットラッチ部104の代わりに第1のカウンタ・ラッチ部301、第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303をそれぞれ備えた点である。
【００８８】
停止信号遅延部304は、信号CK1を所定の時間だけ遅延させた信号CK2、および信号CK2をさらに所定の時間だけ遅延させた信号CK3を各列のA/D変換回路300へ出力する。本実施形態においても第1の実施形態と同様に、停止信号遅延部304が信号CK1およびCK2を遅延させる所定の時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間とする。以降では、停止信号遅延部304が信号CK1およびCK2を遅延させる時間をΔtd2とする。
【００８９】
上記から信号CK1、信号CK2、信号CK3の位相は以下の関係にある。ただし、φ（CK1）、φ（CK2）、φ（CK3）はそれぞれ信号CK1、信号CK2、信号CK3の位相を表し、φ（Δtd2）は時間Δtd2に相当する位相を表す。
φ（CK2）＝φ（CK1）+φ（Δtd2）
φ（CK3）＝φ（CK2）+φ（Δtd2）＝φ（CK1）+2×φ（Δtd2）
【００９０】
信号CK1、信号CK1を所定時間だけ遅延させた信号CK2、および信号CK2を所定時間だけ遅延させた信号CK3は、前述した配線長の差異により、第1のカウンタ・ラッチ部301、第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303へ到達する際にはそれぞれΔt3、Δt4、Δt5だけ遅延する。以降では、信号CK1がΔt3だけ遅延した信号を信号CK1´、信号CK2がΔt4だけ遅延した信号を信号CK2´、信号CK3がΔt5だけ遅延した信号を信号CK3´とする。
【００９１】
第1のカウンタ・ラッチ部301は、カウント機能およびラッチ機能を有する8ビットの回路で構成されている。第1のカウンタ・ラッチ部301には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK2´が入力されており、第1のカウンタ・ラッチ部301はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK2´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９２】
第2のカウンタ・ラッチ部302は、カウント機能およびラッチ機能を有する1ビットの回路で構成されている。第2のカウンタ・ラッチ部302には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK1´が入力されており、第2のカウンタ・ラッチ部302はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK1´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９３】
第3のカウンタ・ラッチ部303は、カウント機能およびラッチ機能を有する1ビットの回路で構成されている。第3のカウンタ・ラッチ部303には、パルス遅延部101の最後段の遅延部DE16の出力信号R16および信号CK3´が入力されており、第3のカウンタ・ラッチ部303はパルス遅延部101の出力信号R16をカウントおよびラッチし、信号CK3´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【００９４】
補正部305にはメモリ部006の出力信号が入力され、補正部305は、入力された信号に基づいて、第1のカウンタ・ラッチ部301の出力信号であるカウント値を補正し、補正後のカウント値に基づく信号を出力する。
【００９５】
次に、以上のように構成されたA/D変換回路300の動作を、図13を参照して説明する。はじめに、A/D変換の対象となるアナログ入力信号VinがA/D変換回路300に入力され、信号CK1がLからHになり、そのΔt3後に信号CK1´がLからHになる。信号CK1がLからHになった時点からΔtd2が経過した後に信号CK2がLからHになり、その時点からΔt4が経過した後に信号CK2´がLからHになる。信号CK2がLからHになった時点からΔtd2が経過した後に信号CK3がLからHになり、その時点からΔt5が経過した後に信号CK3´がLからHになる。その後、スタートパルス信号PAがLからHになることでパルスがパルス遅延部101内の周回を開始する。また、第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303がカウント動作を開始し、信号CK1´〜CK3´がHである期間中、パルス遅延部101から出力されるパルスをカウントする。
【００９６】
サンプリング期間が終了し、信号CK1がHからLになると、そのΔt3後に信号CK1´がHからLになり、第2のカウンタ・ラッチ部302がカウント動作を停止してカウント値を保持する。信号CK1がHからLになった時点からΔtd2が経過した後に信号CK2がHからLになり、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16を保持する。信号CK2がHからLになった時点からΔt4が経過した後に信号CK2´がHからLになり、第1のカウンタ・ラッチ部301がカウント動作を停止してカウント値を保持する。
【００９７】
信号CK2がHからLになった時点からΔtd2が経過した後に信号CK3がHからLになる。さらに、信号CK3がHからLになった時点からΔt5が経過した後に信号CK3´がHからLになり、第3のカウンタ・ラッチ部303がカウント動作を停止してカウント値を保持する。その後、第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303と下位ビットラッチ部103の出力信号が順次メモリ部006へ出力され、メモリ部006で保持される。
【００９８】
補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301の出力信号と第2のカウンタ・ラッチ部302の出力信号あるいは第3のカウンタ・ラッチ部303の出力信号とを比較し、この比較の結果とメモリ部006が保持している下位ビットラッチ部103の信号とに基づいてカウント値を補正して、補正後の出力信号を出力部007へ出力する。出力部007の出力信号のうち、下位ビットラッチ部103の出力に相当する信号は、図示しないエンコーダ部によってパルスの検出位置に応じた値にエンコードされ、補正後のカウント値と合成される。
【００９９】
次に、図14を参照して、補正部305が行う補正処理を説明する。上述したようにAD変換期間が終了し、下位ビットラッチ部103の出力信号と第1のカウンタ・ラッチ部301〜第3のカウンタ・ラッチ部303の出力信号がメモリ部006に格納された後、補正部305は補正処理を開始する（ステップS300）。
【０１００】
補正部305は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS301）。この判断は、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第3のカウンタ・ラッチ部303のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS302）。
【０１０１】
本実施形態では、第1の実施形態と同様に、補正部305は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、第1のカウンタ・ラッチ部301のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【０１０２】
図13に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1のカウンタ・ラッチ部301がカウント値をラッチしたタイミングをラッチタイミングT1とし、第2のカウンタ・ラッチ部302がカウント値をラッチしたタイミングをラッチタイミングT2とし、第3のカウンタ・ラッチ部303がカウント値をラッチしたタイミングをラッチタイミングT3とする。
【０１０３】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行った直後の値である。また、停止信号遅延部304が信号CK2を遅延させる時間Δtd2は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの半周期分の時間である。このため、ラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値は、カウントを行った後の値である。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値は同一である。
【０１０４】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT3における第3のカウンタ・ラッチ部303のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の不足があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１０５】
ステップS302の判断の結果、2つの値が一致しない場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算して上位ビットとし（ステップS303）、補正処理を終了する（ステップS307）。一方、2つの値が一致する場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。
【０１０６】
ステップS301の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、補正部305は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあるかどうかを判断する（ステップS304）。この判断は、ステップS301の判断と同様に、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にあった場合、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS305）。
【０１０７】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値である。また、停止信号遅延部304が信号CK1を遅延させる時間Δtd2はパルスの半周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は同一となっているはずである。
【０１０８】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の余剰があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１０９】
ステップS305の判断の結果、2つの値が一致する場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。一方、2つの値が一致しない場合には、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS306）、補正処理を終了する（ステップS307）。また、ステップS304の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にない場合、カウント値を補正する必要がないため、補正部305は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS307）。
【０１１０】
図13では、ラッチタイミングT2および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT1およびT3におけるカウント値が5である。この場合、ステップS305において、2つの値が一致しないと判断され、ステップS306でラッチタイミングT1におけるカウント値から1が減算される。補正後のカウント値は、基準タイミングTにおけるカウント値とみなすことができる。
【０１１１】
なお、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の13段目にある場合、上記に従った動作ではカウント値は補正されない。このためには、基準タイミングTからΔt4だけ遅れたラッチタイミングT1の時点でパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の16段目に到達していない必要がある。したがって、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルスがパルス遅延部101内の2段分の遅延素子を通過する時間よりもΔt4が小さい必要がある。
【０１１２】
上述したように、本実施形態によれば、第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302あるいは第3のカウンタ・ラッチ部303のカウント値とを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部302および第3のカウンタ・ラッチ部303のビット数を第1のカウンタ・ラッチ部301のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【０１１３】
（第4の実施形態）
次に、本発明の第4の実施形態について説明する。図15は本実施形態に係る固体撮像装置の構成を示し、図16は本実施形態に係るA/D変換回路400の構成を示している。図15、図16中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第3の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【０１１４】
本実施形態と第3の実施形態の関係は、第2の実施形態と第1の実施形態の関係に相当する。本実施形態における第3の実施形態との相違点は、A/D変換回路300をA/D変換回路400に変更し、停止信号遅延部304を停止信号遅延部401に変更し、停止信号遅延部401を各A/D変換回路400内に備え、また、停止信号遅延部401にアナログ入力信号Vinが入力されている点である。
【０１１５】
停止信号遅延部401は、第2の実施形態における停止信号遅延部201と同様に遅延部DEを用いて構成されている。ただし、本実施形態の停止信号遅延部401は、遅延部DEを16個（16段）用いて構成されている。停止信号遅延部401が出力する信号CK2は8段目の遅延部DEの出力信号であり、停止信号遅延部401が出力する信号CK3は16段目の遅延部DEの出力信号である。つまり、信号CK2は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延し、信号CK3は信号CK1から常にパルス遅延部101の出力信号の1周期分だけ遅延していることになる。
【０１１６】
A/D変換回路400、補正部305の動作は、上述した第3の実施形態におけるA/D変換回路300、補正部305の動作と同一であるため説明を省略する。
【０１１７】
上述したように、本実施形態によれば、停止信号遅延部401をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【０１１８】
（第5の実施形態）
次に、本発明の第5の実施形態について説明する。図17は本実施形態に係る固体撮像装置の構成を示し、図18は本実施形態に係るA/D変換回路500の構成を示している。図17、図18中で用いている各構成要素において、上述した固体撮像装置及びA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第3の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１１９】
本実施形態における第3の実施形態との相違点は、A/D変換回路300をA/D変換回路500に、補正部305を補正部501に、停止信号遅延部304を停止信号遅延部502にそれぞれ変更し、第3のカウンタ・ラッチ部303を削除した点である。また、第1のカウンタ・ラッチ部301には信号CK3が入力されており、第1のカウンタ・ラッチ部301は、信号CK3を遅延させた信号CK3´の周期に同期して、カウントした結果をメモリ部006へ出力する。
【０１２０】
また、本実施形態では、停止信号遅延部502が信号CK1およびCK2を遅延させる所定の時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間とする。以降では、停止信号遅延部502が信号CK1およびCK2を遅延させる時間をΔtd3とする。
【０１２１】
補正部501にはメモリ部006の出力信号が入力され、補正部501は、入力された信号に基づいて、第1のカウンタ・ラッチ部301の出力信号であるカウント値を補正し、補正後のカウント値に基づく信号を出力する。
【０１２２】
本実施形態におけるA/D変換回路500の動作は、上述した第3の実施形態の動作のうち第3のカウンタ・ラッチ部303に関する動作を除いた場合と同じであるため、説明を省略する。
【０１２３】
次に、図19、図20を参照して、補正部501が行う補正処理を説明する。AD変換期間が終了し、下位ビットラッチ部103の出力信号と第1のカウンタ・ラッチ部301および第2のカウンタ・ラッチ部302の出力信号がメモリ部006に格納された後、補正部501は補正処理を開始する（ステップS400）。補正部501は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にあるかどうかを判断する（ステップS401）。
【０１２４】
本実施形態では、第1の実施形態と同様に、補正部501は、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングと仮定して、第1のカウンタ・ラッチ部301のカウント値が、基準タイミングにおけるカウント値として想定される値になっているかどうかを検証し、カウント値の補正を行う。
【０１２５】
図19に示すように、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたタイミングを基準タイミングTとし、第1のカウンタ・ラッチ部301がカウント値をラッチしたタイミングをラッチタイミングT1とし、第2のカウンタ・ラッチ部302がカウント値をラッチしたタイミングをラッチタイミングT2とする。
【０１２６】
停止信号遅延部502が信号CK2を遅延させる時間Δtd3は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間であるため、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にある場合、ラッチタイミングT1におけるパルスの位置はパルス遅延部101内の遅延素子の6段目~12段目のいずれかの付近にある。
【０１２７】
このため、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値と、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は同一の値となり、カウント値を補正する必要がない。ステップS401の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。
【０１２８】
一方、ステップS401の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の2段目~8段目にない場合には、補正部501は、メモリ部006が保持している下位ビットラッチ部103の出力信号に基づいて、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にあるかどうかを判断する（ステップS402）。この判断は、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS403）。
【０１２９】
停止信号遅延部502が信号CK2を遅延させる時間Δtd3は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際にパルス遅延部101から出力されるパルスの1/4周期分の時間であるため、基準タイミングTにおけるパルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にある場合、ラッチタイミングT1におけるパルスの位置はパルス遅延部101内の遅延素子の13段目~16段目、および1段目のいずれかの付近にある。したがって、ラッチタイミングT1において第1のカウンタ・ラッチ部301は、カウントを行った直後である可能性がある。
【０１３０】
一方、ラッチタイミングT2におけるパルスの位置はパルス遅延部101内の遅延素子の5段目~9段目のいずれかの付近にあるため、ラッチタイミングT2と基準タイミングTの間に第1のカウンタ・ラッチ部301はカウントを行っていない。このため、ラッチタイミングT2における第1のカウンタ・ラッチ部301のカウント値と、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は等しい。
【０１３１】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の余剰があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１３２】
ステップS403の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS404）、補正処理を終了する（ステップS412）。
【０１３３】
ステップS402の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の9段目~13段目にない場合には、補正部501は、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあるかどうかを判断する（ステップS405）。この判断は、ステップS402の判断と同様に、第1のカウンタ・ラッチ部301のカウント値に誤差が発生する可能性のあるタイミングでカウント動作が停止されたかどうかを判断することに相当する。判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にあった場合、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS406）。
【０１３４】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行った直後の値である。また、停止信号遅延部502が信号CK1を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１３５】
一方、停止信号遅延部502が信号CK2を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、第1のカウンタ・ラッチ部301は上記のように基準タイミングTの直前にカウントを行った後、基準タイミングTからラッチタイミングT1まではカウントを行っていない。したがって、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値と、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は同一であるはずである。つまり、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１３６】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができる。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の不足があり、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値とみなすことができないため、補正が必要となる。
【０１３７】
ステップS406の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算して上位ビットとし（ステップS407）、補正処理を終了する（ステップS412）。一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値を上位ビットとし、補正処理を終了する（ステップS412）。
【０１３８】
ステップS405の判断の結果、パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の1段目または16段目にない場合には、パルス遅延部101内のパルスの位置はパルス遅延部101内の遅延素子の14段目または15段目にある。続いて、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、2つの値が一致するかどうかを判断する（ステップS408）。
【０１３９】
パルス遅延部101内のパルスの位置がパルス遅延部101内の遅延素子の14段目または15段目にある場合、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値である。また、停止信号遅延部502が信号CK1を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は、カウントを行う前の値となっているはずである。さらに、停止信号遅延部502が信号CK2を遅延させる時間Δtd3はパルスの1/4周期分の時間であるため、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は、カウントを行った後の値となっているはずである。したがって、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットと、ラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値は異なるはずである。
【０１４０】
上記のことから、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と異なる場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に誤差が生じていない。しかし、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値の最下位ビットがラッチタイミングT2における第2のカウンタ・ラッチ部302のカウント値と同一である場合には、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値に1カウント分の誤差が生じているため、補正が必要となる。また、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、カウントを行う直前の値であり、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値は、カウントを行った後の値であるため、基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値から1を減算した値である。
【０１４１】
ステップS408の判断の結果、2つの値が一致する場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値に1を加算し（ステップS409）、さらにそのカウント値から1を減算して上位ビットとし（ステップS410）、補正処理を終了する（ステップS412）。ステップS409の加算は1カウント分の誤差の補正であり、ステップS410の減算は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値に変換するための処理である。
【０１４２】
一方、2つの値が一致しない場合には、補正部501は、メモリ部006が保持している第1のカウンタ・ラッチ部301のカウント値から1を減算して上位ビットとし（ステップS411）、補正処理を終了する（ステップS412）。ステップS411の減算は、ラッチタイミングT1における第1のカウンタ・ラッチ部301のカウント値を基準タイミングTにおける第1のカウンタ・ラッチ部301のカウント値に変換するための処理である。
【０１４３】
図19では、ラッチタイミングT2および基準タイミングTにおけるカウント値が4であり、ラッチタイミングT1におけるカウント値が5である。この場合、ステップS408において、2つの値が一致しないと判断され、ステップS411でラッチタイミングT1におけるカウント値から1が減算され、基準タイミングTにおけるカウント値が算出される。
【０１４４】
上述したように、本実施形態によれば、第1のカウンタ・ラッチ部301のカウント値の最下位ビットと第2のカウンタ・ラッチ部302のカウント値とを比較し、比較結果およびパルス遅延部101内のパルスの位置（下位ビットラッチ部103の出力信号）に基づいてカウント値を補正することによって、下位ビットラッチ部103がパルス遅延部101の出力信号R1~R16をラッチしたときのカウント値を得ることが可能となるので、高精度にA/D変換を行うことができる。また、第2のカウンタ・ラッチ部302のビット数を第1のカウンタ・ラッチ部301のビット数よりも少なくすることが可能となるため、固体撮像装置の規模の増加を最小限に抑えることができる。
【０１４５】
（第6の実施形態）
次に、本発明の第6の実施形態について説明する。図21は本実施形態に係る固体撮像装置の構成を示し、図22は本実施形態に係るA/D変換回路600の構成を示している。図21、図22中で用いている各構成要素において、上述した固体撮像装置およびA/D変換回路と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第5の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。
【０１４６】
本実施形態と第5の実施形態の関係は、第2の実施形態と第1の実施形態の関係あるいは第4の実施形態と第3の実施形態の関係に相当する。本実施形態における第5の実施形態との相違点は、A/D変換回路500をA/D変換回路600に変更し、停止信号遅延部502を停止信号遅延部601に変更し、停止信号遅延部601を各A/D変換回路600内に備え、また、停止信号遅延部601にアナログ入力信号Vinが入力されている点である。
【０１４７】
停止信号遅延部601は、遅延部DEを8個（8段）用いて構成されている。停止信号遅延部601が出力する信号CK2は4段目の遅延部DEの出力信号であり、停止信号遅延部601が出力する信号CK3は8段目の遅延部DEの出力信号である。つまり、信号CK2は信号CK1から常にパルス遅延部101の出力信号の1/4周期分だけ遅延し、信号CK3は信号CK1から常にパルス遅延部101の出力信号の半周期分だけ遅延していることになる。
【０１４８】
A/D変換回路600、補正部501の動作は、第5の実施形態におけるA/D変換回路500、補正部501の動作と同一であるため説明を省略する。
【０１４９】
上述したように、本実施形態によれば、停止信号遅延部601をアナログ入力信号Vinで駆動するため、パルス遅延部101の出力信号の周期が大きく変化した場合でも最適な遅延時間を設定することができ、より広いアナログ入力信号Vinの変化に対応して、高精度にA/D変換を行うことができる。
【０１５０】
以上、それぞれの実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。例えば、第1の実施形態および第2の実施形態における第1の上位ビットラッチ部105を2ビット以上の回路で構成しても良いが、1ビットの回路で構成することでその構成が最小になる。同様に、第3~第6の実施形態における第2のカウンタ・ラッチ部302、第3のカウンタ・ラッチ部303を2ビット以上の回路で構成しても良いが、1ビットの回路で構成することでその構成が最小になる。
【０１５１】
また、それぞれの実施形態において停止信号遅延部が信号CK1を遅延させる時間は、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際のパルス遅延部101の出力信号の半周期分あるいは1/4周期分としたが、これに限られず、補正部が判定するパルス遅延部内の遅延素子の段数に応じて変更することが可能である。第1の実施形態を例とすると、停止信号遅延部012が信号CK1を遅延させる時間を、パルス遅延部101に最も高いアナログ入力信号Vinが入力された際の遅延素子の3段分〜14段分の遅延時間としても同様の効果が得られる。
【０１５２】
また、第1の実施形態、第2の実施形態において第1の上位ビットラッチ部105の出力信号をメモリ部006へ出力し、補正部013がメモリ部006内の信号のみを用いて判断するようにしても同様の効果が得られる。
【０１５３】
また、固体撮像装置の画素信号出力線が1列ごとに配置されていることに限らず、複数の画素部で1つの画素信号出力線が共有され、画素信号出力線が複数列ごとに配置されていても同様の効果が得られる。
【０１５４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１５５】
001・・・画素部、002・・・画素、003・・・垂直走査部、004・・・アナログ信号処理部、005，100，200，300，400，500，600・・・ A/D変換回路、006・・・メモリ部、007・・・出力部、008・・・水平走査部、009・・・制御部（停止制御部）、0051・・・パルス遅延部＆ラッチ部、012，201，304，401，502，601・・・停止信号遅延部、013，305，501・・・補正部、101・・・パルス遅延部、102・・・カウンタ部、103・・・下位ビットラッチ部、104・・・第2の上位ビットラッチ部、105・・・第1の上位ビットラッチ部、301・・・第1のカウンタ・ラッチ部、302・・・第2のカウンタ・ラッチ部、303・・・第3のカウンタ・ラッチ部
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた遅延停止信号を出力する停止信号遅延部と、
前記遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントするカウンタ部と、
前記停止信号が入力されたときに前記カウンタ部の出力信号の少なくとも最下位ビットをラッチする第1の上位ビットラッチ部と、
前記遅延停止信号が入力されたときに前記カウンタ部の出力信号をラッチする第2の上位ビットラッチ部と、
前記第1の上位ビットラッチ部の出力信号と前記第2の上位ビットラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記カウンタ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項２】
前記第1の上位ビットラッチ部は、前記カウンタ部の出力信号の最下位ビットのみをラッチすることを特徴とする請求項1に記載の固体撮像装置。
【請求項３】
前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第2の上位ビットラッチ部に接続していることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を遅延させる遅延量を制御することを特徴とする請求項1に記載の固体撮像装置。
【請求項５】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、
前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第1の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第3のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部の出力信号、前記第2のカウンタ・ラッチ部の出力信号、および前記第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項６】
前記第2のカウンタ・ラッチ部および前記第3のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする請求項5に記載の固体撮像装置。
【請求項７】
前記停止信号遅延部は、複数の前記下位ビットラッチ部、複数の前記第1のカウンタ・ラッチ部、および複数の前記第3のカウンタ・ラッチ部に接続していることを特徴とする請求項5に記載の固体撮像装置。
【請求項８】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号および前記第1の遅延停止信号を遅延させる遅延量を制御することを特徴とする請求項5に記載の固体撮像装置。
【請求項９】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、
前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、
第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部の出力信号および前記第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項１０】
前記第2のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする請求項9に記載の固体撮像装置。
【請求項１１】
前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第1のカウンタ・ラッチ部に接続していることを特徴とする請求項9に記載の固体撮像装置。
【請求項１２】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を停止させる遅延量を制御することを特徴とする請求項9に記載の固体撮像装置。
【請求項１】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた遅延停止信号を出力する停止信号遅延部と、
前記遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントするカウンタ部と、
前記停止信号が入力されたときに前記カウンタ部の出力信号の少なくとも最下位ビットをラッチする第1の上位ビットラッチ部と、
前記遅延停止信号が入力されたときに前記カウンタ部の出力信号をラッチする第2の上位ビットラッチ部と、
前記第1の上位ビットラッチ部の出力信号と前記第2の上位ビットラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記カウンタ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項２】
前記第1の上位ビットラッチ部は、前記カウンタ部の出力信号の最下位ビットのみをラッチすることを特徴とする請求項1に記載の固体撮像装置。
【請求項３】
前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第2の上位ビットラッチ部に接続していることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を遅延させる遅延量を制御することを特徴とする請求項1に記載の固体撮像装置。
【請求項５】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、
前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第1の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第3のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部の出力信号、前記第2のカウンタ・ラッチ部の出力信号、および前記第3のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項６】
前記第2のカウンタ・ラッチ部および前記第3のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする請求項5に記載の固体撮像装置。
【請求項７】
前記停止信号遅延部は、複数の前記下位ビットラッチ部、複数の前記第1のカウンタ・ラッチ部、および複数の前記第3のカウンタ・ラッチ部に接続していることを特徴とする請求項5に記載の固体撮像装置。
【請求項８】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号および前記第1の遅延停止信号を遅延させる遅延量を制御することを特徴とする請求項5に記載の固体撮像装置。
【請求項９】
行列状に配置された複数の画素を有し、前記複数の画素の各々は画素信号を生成し、前記画素信号は、前記複数の画素の列に対応して配置された複数の画素信号出力線から出力される画素部と、
円環状に接続された複数の遅延素子を含み、前記複数の遅延素子の各々の電源端子は前記複数の画素信号出力線の1つと接続され、前記複数の遅延素子の1つの入力端子にパルスが入力され、前記複数の遅延素子の各々は前記画素信号に応じた遅延時間で前記パルスを伝達するパルス遅延部と、
前記パルスが前記パルス遅延部に入力されてから所定の時間が経過した後に停止信号を出力する停止制御部と、
前記停止信号を遅延させた第1の遅延停止信号を出力し、前記第1の遅延停止信号を遅延させた第2の遅延停止信号を出力する停止信号遅延部と、
前記第1の遅延停止信号が入力されたときに前記複数の遅延素子の出力信号をラッチする下位ビットラッチ部と、
前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記第2の遅延停止信号が入力されたときの周回数をラッチする第1のカウンタ・ラッチ部と、
第1のカウンタ・ラッチ部よりもビット数が少なく、前記複数の遅延素子の1つの出力信号に基づいて前記パルスの周回数をカウントし、前記停止信号が入力されたときの周回数をラッチする第2のカウンタ・ラッチ部と、
前記第1のカウンタ・ラッチ部の出力信号および前記第2のカウンタ・ラッチ部の出力信号を比較し、比較結果および前記下位ビットラッチ部の出力信号に基づいて、前記第1のカウンタ・ラッチ部によるカウントの結果であるカウント値を補正する補正部と、
を有する固体撮像装置。
【請求項１０】
前記第2のカウンタ・ラッチ部のビット数は、1ビットであることを特徴とする請求項9に記載の固体撮像装置。
【請求項１１】
前記停止信号遅延部は、複数の前記下位ビットラッチ部および複数の前記第1のカウンタ・ラッチ部に接続していることを特徴とする請求項9に記載の固体撮像装置。
【請求項１２】
前記停止信号遅延部は、前記画素信号に応じて、前記停止信号を停止させる遅延量を制御することを特徴とする請求項9に記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１４７２４２（Ｐ２０１２−１４７２４２Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−３９８３（Ｐ２０１１−３９８３）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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