情報処理装置、画像形成装置および情報処理方法
【課題】画像形成装置のエンジンなどの外部装置に対して出力するデータ数が増加した場合であっても、当該外部装置に対してデータを出力することができる情報処理装置を提供する。
【解決手段】複数の情報を入力する外部装置に情報を出力可能な複数の出力回路を備え、出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、情報のうち他の出力回路と相互に異なる情報を入力する情報入力部と、入力された情報を、同期させた動作クロックで外部装置に出力する出力制御部と、を備える。
【解決手段】複数の情報を入力する外部装置に情報を出力可能な複数の出力回路を備え、出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、情報のうち他の出力回路と相互に異なる情報を入力する情報入力部と、入力された情報を、同期させた動作クロックで外部装置に出力する出力制御部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、画像形成装置および情報処理方法に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置のエンジン部分にデータを転送する集積回路では、エンジンの水平同期に対して非常に正確にデータを転送する必要がある。昨今、印字品質向上のために、トナーの多色化や高解像度化が進んでおり、これに伴うデータ量増大に対応する技術が提案されている。
【０００３】
多色化したデータ（画像データ）を高速に転送する場合、上記のように複数の画像データの出力を正確に同期させる必要がある。特許文献１では、遅延発生回路と判定回路とを利用して主クロック以上の分解能でエンジンの水平同期信号と同期させる技術が提案されている。これにより、コストを押えつつメカ的またはアナログ的な由来の信号のジッターを減少させることができる。また、信号の同期を取るための方法としては、特許文献２に示すようなＤＬＬ（ディレイ・ロックド・ループ）回路が知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方法では、データの出力対象である外部装置が処理するデータ数が増加した場合であっても、データ数の増加に容易に対応できないという問題があった。例えば、画像形成装置で扱うトナーの色数を増加させる場合（多色化する場合）、従来は、画像データを転送するための専用の集積回路（ＡＳＩＣ（Application Specific Integrated Circuit））をその都度設計していた。
【０００５】
本発明は、上記に鑑みてなされたものであって、画像形成装置のエンジンなどの外部装置に対して出力するデータ数が増加した場合であっても、当該外部装置に対してデータを出力することができる情報処理装置、画像形成装置および情報処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路を備え、前記出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力部と、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、を備えることを特徴とする。
【０００７】
また、本発明は、カラー画像情報の画像形成を行う画像形成手段と、前記カラー画像情報に含まれる各色の画像情報を表す複数の色情報を前記画像形成手段に出力可能な複数の出力回路を備え、前記出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、前記色情報のうち前記他の出力回路と相互に異なる色情報を入力する情報入力部と、入力された前記色情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、を備えることを特徴とする。
【０００８】
また、本発明は、複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路で実行される情報処理方法であって、同期制御部が、動作クロックを他の出力回路と同期する同期制御ステップと、情報入力部が、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力ステップと、出力制御部が、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御ステップと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、出力するデータ数が増加した場合であっても、画像形成装置のエンジンなどの外部装置に対してデータを出力することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施の形態にかかる画像形成装置のハードウェア構成の一例を示すブロック図である。
【図２】図２は、従来の画像形成装置のハードウェア構成の一例を示すブロック図である。
【図３】図３は、画像出力集積回路の詳細な構成を示すブロック図である。
【図４】図４は、マスタ側およびスレーブ側で必要となる機能を説明するための図である。
【図５】図５は、本実施の形態の同期制御処理の全体の流れを示すシーケンス図である。
【図６】図６は、本実施の形態の画像転送処理の全体の流れを示すシーケンス図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、この発明にかかる画像形成装置の好適な実施の形態を詳細に説明する。以下では、複写機、プリンタ、スキャナ装置、ファクシミリ装置等の画像形成装置を例に説明する。適用可能な装置は画像形成装置に限られるものではなく、複数のデータを処理する外部装置に対してデータを出力する装置であればあらゆる情報処理装置に適用できる。また、例えばコピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機に適用することもできる。
【００１２】
図１は、本実施の形態にかかる画像形成装置１のハードウェア構成の一例を示すブロック図である。図１に示すように、画像形成装置１は、ＲＯＭ１１と、ＲＡＭ１２と、ＣＰＵ１３と、画像出力集積回路１４および１５と、エンジン１６と、を備えている。
【００１３】
ＲＯＭ１１は、プログラムやデータの格納用メモリとして用いる読み出し専用のメモリである。ＲＡＭ１２は、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いる書き込みおよび読み出し可能なメモリである。
【００１４】
ＣＰＵ１３は、ＲＡＭ１２を作業領域として、ＲＯＭ１１等に予め記憶された各種制御プログラムとの協働により各種処理を実行し、画像形成装置１全体の動作を統括的に制御する。
【００１５】
画像出力集積回路１４および１５は、ＣＰＵ１３からの指示に応じて、エンジン１６に対して画像データを出力するＡＳＩＣである。なお、図１には示していないが、画像出力集積回路１４および１５の上位にさらに別のＡＳＩＣを備え、画像出力集積回路１４および１５が、このＡＳＩＣから出力された画像データを入力してエンジン１６に出力するように構成してもよい。
【００１６】
ＣＰＵ１３または上位のＡＳＩＣと画像出力集積回路１４および１５とを接続するバスとしては、各集積回路に専用のポートを割り当てられ、かつ高速にデータを転送できるＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠したバスが好ましい。
【００１７】
なお、図１には示していないが、画像出力集積回路１４および１５を、ＨＤＤ（ハードディスクドライブ）、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４（the Institute of Electrical and Electronics Engineers 1394）インターフェースなどに接続するように構成してもよい。
【００１８】
エンジン１６は、ＰＣＩ Ｅｘｐｒｅｓｓ等に準拠したバスに接続可能なプリンタエンジンなどである。例えば白黒プロッタ、１ドラムカラープロッタ、４ドラムカラープロッタ、スキャナまたはファックスユニットなどである。なお、このエンジン１６には、プロッタなどのいわゆるエンジン部分に加えて、誤差拡散やガンマ変換などの画像処理部分が含まれる。
【００１９】
ここで、従来の画像形成装置との相違について説明する。図２は、従来の画像形成装置のハードウェア構成の一例を示すブロック図である。図２に示すように、従来の画像形成装置は、１つの画像出力集積回路のみを備えている。これは、各色の画像データを正確に同期させてエンジンに出力するためである。すなわち、１つの動作クロックに基づいて動作する１つの画像出力集積回路ですべての色のデータを出力すれば、通常は各色のデータは正確に同期して出力されると考えられるためである。
【００２０】
図２では、５色のトナーを利用するエンジン１６に対して、この５色の画像データを転送する１つの画像出力集積回路を備えた例が示されている。このような構成では、エンジン１６の色数（トナー数）が増えた場合には、その都度、画像出力集積回路を設計する必要がある。
【００２１】
これに対し、本実施の形態の画像形成装置１は、図１に示すように複数の画像出力集積回路１４および１５を備えている。エンジン１６が５色のトナーを利用する場合であれば、例えば、同型の画像出力集積回路１４および１５のうち、画像出力集積回路１４が５色のうちの４色を出力し、画像出力集積回路１５が５色のうちの残りの１色を出力するように構成することができる。
【００２２】
これにより、エンジン１６としては１つの集積回路からデータを転送されているのと何ら変わりないように構成することができる。また、上述のように画像出力集積回路１４および１５それぞれが最大４色を出力可能な集積回路であったとすると、８色対応のエンジン１６にまでのスケーラビリティを確保できることになる。
【００２３】
なお、各画像出力集積回路が処理可能なデータ数は４に限られるものではない。また、画像出力集積回路の個数は２つに限られず、３以上の画像出力集積回路を備えるように構成してもよい。また、画像出力集積回路の個数を任意に増減できるように構成してもよい。このような場合であっても、画像出力集積回路間で同期を取るように構成しておけば、エンジン１６が処理するデータ数の変化に対して、集積回路を再設計することなく対応可能となる。
【００２４】
さらに、エンジン１６の個数も１つに限られるものではない。例えば、画像出力集積回路と同数のエンジン１６を備え、各画像出力集積回路が、複数のエンジン１６のうち対応するいずれかのエンジン１６に画像データを出力するように構成してもよい。これにより、エンジン１６もハードウェアを再設計することなく多色化等に対応して拡張することが可能となる。
【００２５】
このように、本実施の形態は、多色トナーの画像形成装置を設計する場合に、色数に応じた専用の画像出力集積回路を用いるのではなく、複数の少色用の画像出力集積回路を接続する。そして、当該集積回路間で高精度のタイミング同期を行わせ、複数の集積回路を連動させることによって、多色化への対応を行う。
【００２６】
複数の画像出力集積回路を利用する場合、各画像出力集積回路のデータ出力のタイミングを正確に同期させる必要が生じる。特に高速印刷時などの場合は、動作クロックを正確に同期させなければジッタの発生等により印刷品質が低下する可能性がある。
【００２７】
そこで、本実施の形態では、画像出力集積回路それぞれが、他の画像出力集積回路との間で動作クロックを同期させる機能を備えるように構成する。図３は、このように構成した画像出力集積回路１４および１５の詳細な構成を示すブロック図である。なお、画像出力集積回路１４および１５は同様の構成を備えるため、以下では画像出力集積回路１４の構成例として説明する。
【００２８】
図３に示すように、画像出力集積回路１４は、バスＩ／Ｆ（インターフェース）３１と、バッファ３２と、エンジンＩ／Ｆ３３と、ビデオ出力コントローラ３４と、同期制御部４０と、を備えている。
【００２９】
バスＩ／Ｆ３１は、ＣＰＵ１３または上位のＡＳＩＣと接続するためのバスのインターフェースである。バスＩ／Ｆ３１は、画像データを入力する情報入力部として機能する。バスＩ／Ｆ３１は、画像データの転送を充分に賄えるＰＣＩ Ｅｘｐｒｅｓｓ等の高速のバスに準拠したインターフェースが好ましい。
【００３０】
バッファ３２は、ＣＰＵ１３または上位のＡＳＩＣから転送され、バスＩ／Ｆ３１により入力される画像データを一時的に格納するための記憶部である。
【００３１】
エンジンＩ／Ｆ３３は、エンジン１６と接続するためのインターフェースである。
【００３２】
ビデオ出力コントローラ３４は、バッファ３２に記憶されている画像データを、後述する同期制御部４０の指示部４４によるタイミング制御にしたがってエンジンＩ／Ｆ３３に転送する出力制御部として機能する。
【００３３】
同期制御部４０は、画像出力集積回路１４の動作クロックを、画像出力集積回路１５などの他の画像出力集積回路の動作クロックと同期させる処理を制御する。同期制御部４０は、クロック源４１と、遅延部４２と、比較器４３と、指示部４４とを備えている。
【００３４】
クロック源４１は、各画像出力集積回路の動作クロックの基準となるクロック（基準クロック）を発生させる。クロック源４１は、水晶発振子およびＰＬＬ（Phase Locked Loop）などから構成される。なお、画像出力集積回路１４外に備えられた水晶発振子等から発生された基準クロックを入力するように構成してもよい。
【００３５】
基準クロックのクロック周波数は、例えば、複数の画像出力集積回路間で同期させるクロック（画素転送同期クロックなど）と同じとする。また、同期精度を高める場合は、複数の画像出力集積回路間で同期させるクロックの２倍または４倍などのように、より高周波数とすることが望ましい。
【００３６】
なお、後述するように、クロックの同期制御処理では、クロックを供給する画像出力集積回路（マスタ）と、マスタの動作クロックに同期させる画像出力集積回路（スレーブ）とで必要な機能が異なる。本実施の形態では、各画像出力集積回路が同じ機能を備えること、すなわち、マスタで必要な機能およびスレーブで必要な機能のすべてを備え、各画像出力集積回路がマスタおよびスレーブのいずれにも適用できるものとして説明する。これにより、同型の他の画像出力集積回路と連動する際に、いずれもマスタとして機能させることが可能となる。
【００３７】
なお、画像出力集積回路をマスタおよびスレーブのいずれとするかを事前に決定し、必要最小限の機能のみを各画像出力集積回路に備えるように構成してもよい。例えば、クロック源４１は、マスタとして機能する画像出力集積回路に必要な機能であるため、マスタとして機能する事前に定めた画像出力集積回路にのみ、クロック源４１を備えてもよい。
【００３８】
遅延部４２は、マスタとなる他の画像出力集積回路との間の動作クロックの位相差を無くすように、クロック源４１から入力された動作クロックの位相を遅延する。なお、遅延部４２は、スレーブとして機能する画像出力集積回路に必要な機能である。遅延部４２は、遅延素子５１と、セレクタ５２とを備えている。
【００３９】
遅延素子５１は、複数備えられ、この複数の遅延素子５１が直列に接続される。信号が通過する遅延素子５１の個数に応じて、入力された動作クロックを所定時間遅延させることができる。すなわち、信号が通過する遅延素子５１の個数に応じて、信号の遅延量を変えることができる。例えば、信号が通過する遅延素子５１の個数を多くすることにより、信号の遅延量を増大させることができる。また、信号が通過する遅延素子５１の個数を少なくすることにより、信号の遅延量を減少させることができる。
【００４０】
セレクタ５２は、複数の遅延素子５１によってそれぞれ異なる遅延量で遅延された複数の信号（動作クロック）の中から、適切な信号を選択してマスタ側の画像出力集積回路の比較器４３に送出する。セレクタ５２は、指示部４４からの指示に従い、マスタとの間の動作クロックの位相差を無くすような遅延素子５１から出力される動作クロックを選択する。なお、初期状態では適切な信号が不明であるため、例えば中間付近の遅延量の信号を選択することが望ましい。初期状態を中間付近とすることにより、遅延の増加および減少のいずれの方向にも遅延量を調整可能となる。
【００４１】
比較器４３は、クロック源４１から発生される基準クロックと、他の画像出力集積回路のセレクタ５２から入力される動作クロックとを比較して両者の位相差を検出する検出部として機能する。比較器４３は、マスタとして機能する画像出力集積回路に実装されることが望ましい。比較器４３は、例えば、ＰＬＬの位相比較器（Phase Detector）と同様の機能により実現できる。比較器４３は、検出した位相差の情報を指示部４４に送出する。
【００４２】
指示部４４は、比較器４３から送出された位相差の情報を参照し、遅延部４２に対して動作クロックの遅延を指示する。指示部４４は、位相差出力部５３と、位相差入力部５４とを備えている。
【００４３】
位相差出力部５３は、比較器４３から送出された位相差の情報を、スレーブとして機能する他の画像出力集積回路に出力する。このように、位相差出力部５３は、マスタとして機能する画像出力集積回路に必要な機能である。
【００４４】
位相差入力部５４は、マスタとして機能する他の画像出力集積回路の位相差出力部５３から送信された位相差の情報を入力する。このように、位相差入力部５４は、スレーブとして機能する画像出力集積回路に必要な機能である。
【００４５】
なお、位相差出力部５３と位相差入力部５４とは、位相差の情報を送受信するための信号線で接続される。
【００４６】
スレーブとして機能する画像出力集積回路の指示部４４は、受け取った位相差の情報に従い、セレクタ５２へ遅延量変更を指示する。例えば、指示部４４が、受け取った位相差をなくすために動作クロックの信号が通過すべき遅延素子５１の個数を求め、求めた個数の遅延素子５１を通過した信号を選択するようにセレクタ５２に指示するように構成する。
【００４７】
同期制御部４０による同期制御処理は、通常、画像形成装置１の動作中は常時繰り返される。基板や半導体内の配線および素子の遅延は、主に周囲および素子自身が発生する温度の影響によって常に変化するためである。
【００４８】
同期制御部４０は、クロック周期を超える位相差に関しては、パタン応答によって調整する。例えば、マスタ側の指示部４４は、スレーブ側の指示部４４に対して、「４クロック後に応答せよ」などのように予め定められたパタンの指示を送出する。スレーブ側の指示部４４は、指示されたパタンにしたがって応答の信号をマスタ側の指示部４４に送出する。上記例では、スレーブ側の指示部４４は４クロック後に応答の信号を送出する。マスタ側の指示部４４は、スレーブ側の指示部４４から受信した応答のタイミングと、指示したパタンで期待されるタイミングとを比較することにより、クロック周期を超える位相差の有無を判定する。パタン応答で用いる信号の送受信は、位相差の情報のための信号線と同じ信号線を用いてもよいし、異なる信号線を用いてもよい。
【００４９】
次に、複数の画像出力集積回路を同期させるためにマスタ側およびスレーブ側で必要となる機能について図４を用いて説明する。図４は、マスタ側およびスレーブ側で必要となる機能を説明するための図である。図４では、図１の画像出力集積回路１４がマスタとして機能し、図１の画像出力集積回路１５がスレーブとして機能する場合を例示している。また、図４では、マスタおよびスレーブの各機能で必要な構成部のみを示している。
なお、図４では、７つの遅延素子５１（遅延素子５１ａ〜５１ｇ）を備える例を示しているが、遅延素子５１の個数はこれに限られるものではない。
【００５０】
図４に示すように、マスタとして機能する画像出力集積回路１４は、クロック源４１と、比較器４３と、指示部４４とを備えればよい。また、スレーブとして機能する画像出力集積回路１５は、遅延部４２と、指示部４４とを備えればよい。
【００５１】
このように、本実施の形態では、回路遅延によるタイミングのずれを補正するために、ＤＲＡＭ（Dynamic Random Access Memory）内部等で利用されているＤＬＬ回路の構成部を、複数の（図中は２つの場合）画像出力集積回路にまたがるように配置する。
【００５２】
すなわち、ＤＲＡＭでは図４の図のマスタおよびスレーブ内の各構成部（クロック源４１、遅延部４２、比較器４３、指示部４４）に対応する構成部をすべてメモリコントローラ内に実装し、メモリモジュールからの応答であるデータを、メモリコントローラ内で同期させるためにＤＬＬの仕組みを利用している。これに対し、本実施の形態は、ＤＬＬを構成するための構成部を、マスタおよびスレーブとして機能する２つの画像出力集積回路内に分散して配置する点が、ＤＲＡＭ等で用いられる構成と異なっている。
【００５３】
また、図４に示すように、２つの画像出力集積回路間でエンジン１６へ画像データを転送するタイミングを同期させるために、２つの画像出力集積回路を４本の信号線で接続する。すなわち、本実施の形態では、少なくとも、基準クロックを送信する信号線、セレクタ５２により選択された動作クロックを送信する信号線、検出された位相差の情報またはパタンの指示を送信する信号線、および、パタンに対する応答を送信する信号線の４つの信号線を用いればよい。このように、本実施の形態によれば、少数の信号線により２つの画像出力集積回路を非常に高精度に同期させることが可能となる。
【００５４】
また、本実施の形態では、ＤＬＬ回路と同様の方法を採用しているので、２つの画像出力集積回路の同期を取るためにマスタークロックを逓倍する必要がない。このため、高周波信号による不要電磁波の放出を少なくすることができる。
【００５５】
なお、これまでは同期制御部４０がＤＬＬと同様の方法により動作クロックを同期する場合を例に説明したが、適用可能な方法はこれに限られるものではない。複数の画像出力集積回路間で動作クロックを同期可能な方法であればあらゆる方法を適用できる。
【００５６】
次に、このように構成された本実施の形態の画像形成装置１による同期制御処理の流れについて説明する。図５は、本実施の形態の同期制御処理の全体の流れを示すシーケンス図である。図５では、画像出力集積回路１４がマスタとして機能し、画像出力集積回路１５がスレーブとして機能する場合を例示している。以下では、画像出力集積回路１４をマスタといい、画像出力集積回路１５をスレーブという。なお、同期制御処理は、上述のように画像形成装置１が起動された後、常時繰り返し実行される。
【００５７】
まず、マスタのクロック源４１が、基準クロックをマスタ内の比較器４３およびスレーブの遅延部４２に送出する（ステップＳ５０１、ステップＳ５０２）。スレーブの遅延部４２は、セレクタ５２により現在選択されている遅延量の動作クロックを選択し、応答クロックとしてマスタの比較器４３に送出する（ステップＳ５０３）。
【００５８】
次に、比較器４３が、基準クロックと応答クロックとを比較し、両者の位相差を検出する。そして、比較器４３は、検出した位相差の情報をマスタ内の指示部４４に送出する（ステップＳ５０４）。マスタの指示部４４は、位相差出力部５３により位相差の情報を出力し、スレーブの指示部４４に対して遅延量の変更を指示する（ステップＳ５０５）。
【００５９】
スレーブの指示部４４は、位相差入力部５４により位相差の情報を受け取る。そしてスレーブの指示部４４は、受け取った位相差の情報を元に、スレーブ内の遅延部４２に対して遅延素子５１の変更を指示する（ステップＳ５０６）。遅延部４２内のセレクタ５２は、指示に応じて位相差をなくす遅延素子５１からの動作クロックを、新たな応答クロックとして選択し、マスタの比較器４３に送出する（ステップＳ５０７）。
【００６０】
ステップＳ５０１からステップＳ５０７までのクロック位相調整処理は、画像出力集積回路が動作中、繰り返し実行される。
【００６１】
ステップＳ５０８以降は、クロック周期を超える位相差を調整する処理を表す。この処理は、クロック周期を超える位相差が解消されるまで繰り返される。
【００６２】
まず、マスタの指示部４４が、所定のパタンに対する応答を要求する信号を、スレーブの指示部４４に対して送出する（ステップＳ５０８）。スレーブの指示部４４は、要求されたパタンに対する応答（パタン応答）の信号を、マスタの指示部４４に対して送出する（ステップＳ５０９）。
【００６３】
マスタの指示部４４は、受信した応答のタイミングと、指示したパタンで期待されるタイミングとを比較することにより、クロック周期を超える位相差の有無を判定する。位相差が存在する場合は、マスタの指示部４４は、位相差を解消するようにスレーブの指示部４４に対して遅延量の変更を指示する（ステップＳ５１０）。
【００６４】
ステップＳ５１１およびステップＳ５１２は、上述のステップＳ５０６およびステップＳ５０７と同様の処理であるため説明を省略する。
【００６５】
このような処理により、複数の画像出力集積回路を用いた場合であっても、両回路間の動作クロックを高精度に同期させることができる。そして、画像形成装置１は、１つの画像出力集積回路を用いる場合と同様に画像データをエンジン１６に出力することができる。
【００６６】
次に、画像出力集積回路からエンジン１６に画像データを転送する画像転送処理について図６を用いて説明する。図６は、本実施の形態の画像転送処理の全体の流れを示すシーケンス図である。
【００６７】
まず、ＣＰＵ１３（または上位のＡＳＩＣ）が、画像出力集積回路１４および１５に対して、印刷開始を指示する（ステップＳ６０１、ステップＳ６０２）。一方、エンジン１６は、フレーム同期信号を、画像出力集積回路１４および１５に対して送出する（ステップＳ６０３、ステップＳ６０４）。画像出力集積回路１４では、エンジンＩ／Ｆ３３がフレーム同期信号を受信し、受信したフレーム同期信号をビデオ出力コントローラ３４に送出する（ステップＳ６０５）。なお、画像出力集積回路１５内でも同様の処理が行われるが、簡略化のため説明を省略する（以下同様）。
【００６８】
エンジン１６は、さらにライン同期信号を、画像出力集積回路１４および１５に対して送出する（ステップＳ６０６、ステップＳ６０７）。画像出力集積回路１４では、エンジンＩ／Ｆ３３がライン同期信号を受信し、受信したライン同期信号をビデオ出力コントローラ３４に送出する（ステップＳ６０８）。
【００６９】
ライン同期信号を受信したビデオ出力コントローラ３４は、画像データの転送をＣＰＵ１３に対して指示する（ステップＳ６０９）。ＣＰＵ１３は、指示に応じて画像データを画像出力集積回路１４および１５に対して転送する（ステップＳ６１０、ステップＳ６１１）。画像出力集積回路１４は、バスＩ／Ｆ３１により画像データを入力し、バッファ３２に対して画像データを書き込む（ステップＳ６１２）。
【００７０】
ビデオ出力コントローラ３４は、バッファ３２に書き込まれた画像データを取得し（ステップＳ６１３）、エンジンＩ／Ｆ３３を介してエンジン１６に転送する（ステップＳ６１４、ステップＳ６１５）。画像出力集積回路１５でも、同様の処理により画像データがエンジン１６に転送される（ステップＳ６１６）。
【００７１】
以下、次のライン同期信号がエンジン１６から送出され、ステップＳ６０６〜ステップＳ６１６と同様の処理が繰り返される（ステップＳ６１７〜ステップＳ６２７）。
【００７２】
同期制御処理により（図５）、画像出力集積回路１４および１５は高精度に動作クロックが同期されている。したがって、複数の画像出力集積回路を用いた場合であっても、図６のような手順により、１つの画像出力集積回路を用いる場合と同様に画像データを同期させてエンジン１６に出力することができる。
【００７３】
以上のように、本実施の形態の画像形成装置では、専用の集積回路を設計しなくても、同型の集積回路を複数接続することにより、エンジン側の多色化に対応できる。すなわち、設計コストダウンが実現できると同時に、製品設計期間の短縮も可能となり、なおかつ色数が増える場合の拡張性も確保可能となる。
【００７４】
また、上述のように、（１）集積回路間を少数の信号線で接続すればよい、（２）集積回路間の同期を取るための信号に主クロック以上の高周波を用いなくても良いという効果も期待できる。
【符号の説明】
【００７５】
１ 画像形成装置
１１ ＲＯＭ
１２ ＲＡＭ
１３ ＣＰＵ
１４ 画像出力集積回路
１５ 画像出力集積回路
１６ エンジン
３１ バスＩ／Ｆ
３２ バッファ
３３ エンジンＩ／Ｆ
３４ ビデオ出力コントローラ
４０ 同期制御部
４１ クロック源
４２ 遅延部
４３ 比較器
４４ 指示部
５１ 遅延素子
５２ セレクタ
５３ 位相差出力部
５４ 位相差入力部
【先行技術文献】
【特許文献】
【００７６】
【特許文献１】特開２００５−１８６５３０号公報
【特許文献２】特開２００６−０１２３６３号公報
【技術分野】
【０００１】
本発明は、情報処理装置、画像形成装置および情報処理方法に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置のエンジン部分にデータを転送する集積回路では、エンジンの水平同期に対して非常に正確にデータを転送する必要がある。昨今、印字品質向上のために、トナーの多色化や高解像度化が進んでおり、これに伴うデータ量増大に対応する技術が提案されている。
【０００３】
多色化したデータ（画像データ）を高速に転送する場合、上記のように複数の画像データの出力を正確に同期させる必要がある。特許文献１では、遅延発生回路と判定回路とを利用して主クロック以上の分解能でエンジンの水平同期信号と同期させる技術が提案されている。これにより、コストを押えつつメカ的またはアナログ的な由来の信号のジッターを減少させることができる。また、信号の同期を取るための方法としては、特許文献２に示すようなＤＬＬ（ディレイ・ロックド・ループ）回路が知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方法では、データの出力対象である外部装置が処理するデータ数が増加した場合であっても、データ数の増加に容易に対応できないという問題があった。例えば、画像形成装置で扱うトナーの色数を増加させる場合（多色化する場合）、従来は、画像データを転送するための専用の集積回路（ＡＳＩＣ（Application Specific Integrated Circuit））をその都度設計していた。
【０００５】
本発明は、上記に鑑みてなされたものであって、画像形成装置のエンジンなどの外部装置に対して出力するデータ数が増加した場合であっても、当該外部装置に対してデータを出力することができる情報処理装置、画像形成装置および情報処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路を備え、前記出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力部と、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、を備えることを特徴とする。
【０００７】
また、本発明は、カラー画像情報の画像形成を行う画像形成手段と、前記カラー画像情報に含まれる各色の画像情報を表す複数の色情報を前記画像形成手段に出力可能な複数の出力回路を備え、前記出力回路のそれぞれは、動作クロックを他の出力回路と同期する同期制御部と、前記色情報のうち前記他の出力回路と相互に異なる色情報を入力する情報入力部と、入力された前記色情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、を備えることを特徴とする。
【０００８】
また、本発明は、複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路で実行される情報処理方法であって、同期制御部が、動作クロックを他の出力回路と同期する同期制御ステップと、情報入力部が、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力ステップと、出力制御部が、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御ステップと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、出力するデータ数が増加した場合であっても、画像形成装置のエンジンなどの外部装置に対してデータを出力することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施の形態にかかる画像形成装置のハードウェア構成の一例を示すブロック図である。
【図２】図２は、従来の画像形成装置のハードウェア構成の一例を示すブロック図である。
【図３】図３は、画像出力集積回路の詳細な構成を示すブロック図である。
【図４】図４は、マスタ側およびスレーブ側で必要となる機能を説明するための図である。
【図５】図５は、本実施の形態の同期制御処理の全体の流れを示すシーケンス図である。
【図６】図６は、本実施の形態の画像転送処理の全体の流れを示すシーケンス図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、この発明にかかる画像形成装置の好適な実施の形態を詳細に説明する。以下では、複写機、プリンタ、スキャナ装置、ファクシミリ装置等の画像形成装置を例に説明する。適用可能な装置は画像形成装置に限られるものではなく、複数のデータを処理する外部装置に対してデータを出力する装置であればあらゆる情報処理装置に適用できる。また、例えばコピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機に適用することもできる。
【００１２】
図１は、本実施の形態にかかる画像形成装置１のハードウェア構成の一例を示すブロック図である。図１に示すように、画像形成装置１は、ＲＯＭ１１と、ＲＡＭ１２と、ＣＰＵ１３と、画像出力集積回路１４および１５と、エンジン１６と、を備えている。
【００１３】
ＲＯＭ１１は、プログラムやデータの格納用メモリとして用いる読み出し専用のメモリである。ＲＡＭ１２は、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いる書き込みおよび読み出し可能なメモリである。
【００１４】
ＣＰＵ１３は、ＲＡＭ１２を作業領域として、ＲＯＭ１１等に予め記憶された各種制御プログラムとの協働により各種処理を実行し、画像形成装置１全体の動作を統括的に制御する。
【００１５】
画像出力集積回路１４および１５は、ＣＰＵ１３からの指示に応じて、エンジン１６に対して画像データを出力するＡＳＩＣである。なお、図１には示していないが、画像出力集積回路１４および１５の上位にさらに別のＡＳＩＣを備え、画像出力集積回路１４および１５が、このＡＳＩＣから出力された画像データを入力してエンジン１６に出力するように構成してもよい。
【００１６】
ＣＰＵ１３または上位のＡＳＩＣと画像出力集積回路１４および１５とを接続するバスとしては、各集積回路に専用のポートを割り当てられ、かつ高速にデータを転送できるＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠したバスが好ましい。
【００１７】
なお、図１には示していないが、画像出力集積回路１４および１５を、ＨＤＤ（ハードディスクドライブ）、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４（the Institute of Electrical and Electronics Engineers 1394）インターフェースなどに接続するように構成してもよい。
【００１８】
エンジン１６は、ＰＣＩ Ｅｘｐｒｅｓｓ等に準拠したバスに接続可能なプリンタエンジンなどである。例えば白黒プロッタ、１ドラムカラープロッタ、４ドラムカラープロッタ、スキャナまたはファックスユニットなどである。なお、このエンジン１６には、プロッタなどのいわゆるエンジン部分に加えて、誤差拡散やガンマ変換などの画像処理部分が含まれる。
【００１９】
ここで、従来の画像形成装置との相違について説明する。図２は、従来の画像形成装置のハードウェア構成の一例を示すブロック図である。図２に示すように、従来の画像形成装置は、１つの画像出力集積回路のみを備えている。これは、各色の画像データを正確に同期させてエンジンに出力するためである。すなわち、１つの動作クロックに基づいて動作する１つの画像出力集積回路ですべての色のデータを出力すれば、通常は各色のデータは正確に同期して出力されると考えられるためである。
【００２０】
図２では、５色のトナーを利用するエンジン１６に対して、この５色の画像データを転送する１つの画像出力集積回路を備えた例が示されている。このような構成では、エンジン１６の色数（トナー数）が増えた場合には、その都度、画像出力集積回路を設計する必要がある。
【００２１】
これに対し、本実施の形態の画像形成装置１は、図１に示すように複数の画像出力集積回路１４および１５を備えている。エンジン１６が５色のトナーを利用する場合であれば、例えば、同型の画像出力集積回路１４および１５のうち、画像出力集積回路１４が５色のうちの４色を出力し、画像出力集積回路１５が５色のうちの残りの１色を出力するように構成することができる。
【００２２】
これにより、エンジン１６としては１つの集積回路からデータを転送されているのと何ら変わりないように構成することができる。また、上述のように画像出力集積回路１４および１５それぞれが最大４色を出力可能な集積回路であったとすると、８色対応のエンジン１６にまでのスケーラビリティを確保できることになる。
【００２３】
なお、各画像出力集積回路が処理可能なデータ数は４に限られるものではない。また、画像出力集積回路の個数は２つに限られず、３以上の画像出力集積回路を備えるように構成してもよい。また、画像出力集積回路の個数を任意に増減できるように構成してもよい。このような場合であっても、画像出力集積回路間で同期を取るように構成しておけば、エンジン１６が処理するデータ数の変化に対して、集積回路を再設計することなく対応可能となる。
【００２４】
さらに、エンジン１６の個数も１つに限られるものではない。例えば、画像出力集積回路と同数のエンジン１６を備え、各画像出力集積回路が、複数のエンジン１６のうち対応するいずれかのエンジン１６に画像データを出力するように構成してもよい。これにより、エンジン１６もハードウェアを再設計することなく多色化等に対応して拡張することが可能となる。
【００２５】
このように、本実施の形態は、多色トナーの画像形成装置を設計する場合に、色数に応じた専用の画像出力集積回路を用いるのではなく、複数の少色用の画像出力集積回路を接続する。そして、当該集積回路間で高精度のタイミング同期を行わせ、複数の集積回路を連動させることによって、多色化への対応を行う。
【００２６】
複数の画像出力集積回路を利用する場合、各画像出力集積回路のデータ出力のタイミングを正確に同期させる必要が生じる。特に高速印刷時などの場合は、動作クロックを正確に同期させなければジッタの発生等により印刷品質が低下する可能性がある。
【００２７】
そこで、本実施の形態では、画像出力集積回路それぞれが、他の画像出力集積回路との間で動作クロックを同期させる機能を備えるように構成する。図３は、このように構成した画像出力集積回路１４および１５の詳細な構成を示すブロック図である。なお、画像出力集積回路１４および１５は同様の構成を備えるため、以下では画像出力集積回路１４の構成例として説明する。
【００２８】
図３に示すように、画像出力集積回路１４は、バスＩ／Ｆ（インターフェース）３１と、バッファ３２と、エンジンＩ／Ｆ３３と、ビデオ出力コントローラ３４と、同期制御部４０と、を備えている。
【００２９】
バスＩ／Ｆ３１は、ＣＰＵ１３または上位のＡＳＩＣと接続するためのバスのインターフェースである。バスＩ／Ｆ３１は、画像データを入力する情報入力部として機能する。バスＩ／Ｆ３１は、画像データの転送を充分に賄えるＰＣＩ Ｅｘｐｒｅｓｓ等の高速のバスに準拠したインターフェースが好ましい。
【００３０】
バッファ３２は、ＣＰＵ１３または上位のＡＳＩＣから転送され、バスＩ／Ｆ３１により入力される画像データを一時的に格納するための記憶部である。
【００３１】
エンジンＩ／Ｆ３３は、エンジン１６と接続するためのインターフェースである。
【００３２】
ビデオ出力コントローラ３４は、バッファ３２に記憶されている画像データを、後述する同期制御部４０の指示部４４によるタイミング制御にしたがってエンジンＩ／Ｆ３３に転送する出力制御部として機能する。
【００３３】
同期制御部４０は、画像出力集積回路１４の動作クロックを、画像出力集積回路１５などの他の画像出力集積回路の動作クロックと同期させる処理を制御する。同期制御部４０は、クロック源４１と、遅延部４２と、比較器４３と、指示部４４とを備えている。
【００３４】
クロック源４１は、各画像出力集積回路の動作クロックの基準となるクロック（基準クロック）を発生させる。クロック源４１は、水晶発振子およびＰＬＬ（Phase Locked Loop）などから構成される。なお、画像出力集積回路１４外に備えられた水晶発振子等から発生された基準クロックを入力するように構成してもよい。
【００３５】
基準クロックのクロック周波数は、例えば、複数の画像出力集積回路間で同期させるクロック（画素転送同期クロックなど）と同じとする。また、同期精度を高める場合は、複数の画像出力集積回路間で同期させるクロックの２倍または４倍などのように、より高周波数とすることが望ましい。
【００３６】
なお、後述するように、クロックの同期制御処理では、クロックを供給する画像出力集積回路（マスタ）と、マスタの動作クロックに同期させる画像出力集積回路（スレーブ）とで必要な機能が異なる。本実施の形態では、各画像出力集積回路が同じ機能を備えること、すなわち、マスタで必要な機能およびスレーブで必要な機能のすべてを備え、各画像出力集積回路がマスタおよびスレーブのいずれにも適用できるものとして説明する。これにより、同型の他の画像出力集積回路と連動する際に、いずれもマスタとして機能させることが可能となる。
【００３７】
なお、画像出力集積回路をマスタおよびスレーブのいずれとするかを事前に決定し、必要最小限の機能のみを各画像出力集積回路に備えるように構成してもよい。例えば、クロック源４１は、マスタとして機能する画像出力集積回路に必要な機能であるため、マスタとして機能する事前に定めた画像出力集積回路にのみ、クロック源４１を備えてもよい。
【００３８】
遅延部４２は、マスタとなる他の画像出力集積回路との間の動作クロックの位相差を無くすように、クロック源４１から入力された動作クロックの位相を遅延する。なお、遅延部４２は、スレーブとして機能する画像出力集積回路に必要な機能である。遅延部４２は、遅延素子５１と、セレクタ５２とを備えている。
【００３９】
遅延素子５１は、複数備えられ、この複数の遅延素子５１が直列に接続される。信号が通過する遅延素子５１の個数に応じて、入力された動作クロックを所定時間遅延させることができる。すなわち、信号が通過する遅延素子５１の個数に応じて、信号の遅延量を変えることができる。例えば、信号が通過する遅延素子５１の個数を多くすることにより、信号の遅延量を増大させることができる。また、信号が通過する遅延素子５１の個数を少なくすることにより、信号の遅延量を減少させることができる。
【００４０】
セレクタ５２は、複数の遅延素子５１によってそれぞれ異なる遅延量で遅延された複数の信号（動作クロック）の中から、適切な信号を選択してマスタ側の画像出力集積回路の比較器４３に送出する。セレクタ５２は、指示部４４からの指示に従い、マスタとの間の動作クロックの位相差を無くすような遅延素子５１から出力される動作クロックを選択する。なお、初期状態では適切な信号が不明であるため、例えば中間付近の遅延量の信号を選択することが望ましい。初期状態を中間付近とすることにより、遅延の増加および減少のいずれの方向にも遅延量を調整可能となる。
【００４１】
比較器４３は、クロック源４１から発生される基準クロックと、他の画像出力集積回路のセレクタ５２から入力される動作クロックとを比較して両者の位相差を検出する検出部として機能する。比較器４３は、マスタとして機能する画像出力集積回路に実装されることが望ましい。比較器４３は、例えば、ＰＬＬの位相比較器（Phase Detector）と同様の機能により実現できる。比較器４３は、検出した位相差の情報を指示部４４に送出する。
【００４２】
指示部４４は、比較器４３から送出された位相差の情報を参照し、遅延部４２に対して動作クロックの遅延を指示する。指示部４４は、位相差出力部５３と、位相差入力部５４とを備えている。
【００４３】
位相差出力部５３は、比較器４３から送出された位相差の情報を、スレーブとして機能する他の画像出力集積回路に出力する。このように、位相差出力部５３は、マスタとして機能する画像出力集積回路に必要な機能である。
【００４４】
位相差入力部５４は、マスタとして機能する他の画像出力集積回路の位相差出力部５３から送信された位相差の情報を入力する。このように、位相差入力部５４は、スレーブとして機能する画像出力集積回路に必要な機能である。
【００４５】
なお、位相差出力部５３と位相差入力部５４とは、位相差の情報を送受信するための信号線で接続される。
【００４６】
スレーブとして機能する画像出力集積回路の指示部４４は、受け取った位相差の情報に従い、セレクタ５２へ遅延量変更を指示する。例えば、指示部４４が、受け取った位相差をなくすために動作クロックの信号が通過すべき遅延素子５１の個数を求め、求めた個数の遅延素子５１を通過した信号を選択するようにセレクタ５２に指示するように構成する。
【００４７】
同期制御部４０による同期制御処理は、通常、画像形成装置１の動作中は常時繰り返される。基板や半導体内の配線および素子の遅延は、主に周囲および素子自身が発生する温度の影響によって常に変化するためである。
【００４８】
同期制御部４０は、クロック周期を超える位相差に関しては、パタン応答によって調整する。例えば、マスタ側の指示部４４は、スレーブ側の指示部４４に対して、「４クロック後に応答せよ」などのように予め定められたパタンの指示を送出する。スレーブ側の指示部４４は、指示されたパタンにしたがって応答の信号をマスタ側の指示部４４に送出する。上記例では、スレーブ側の指示部４４は４クロック後に応答の信号を送出する。マスタ側の指示部４４は、スレーブ側の指示部４４から受信した応答のタイミングと、指示したパタンで期待されるタイミングとを比較することにより、クロック周期を超える位相差の有無を判定する。パタン応答で用いる信号の送受信は、位相差の情報のための信号線と同じ信号線を用いてもよいし、異なる信号線を用いてもよい。
【００４９】
次に、複数の画像出力集積回路を同期させるためにマスタ側およびスレーブ側で必要となる機能について図４を用いて説明する。図４は、マスタ側およびスレーブ側で必要となる機能を説明するための図である。図４では、図１の画像出力集積回路１４がマスタとして機能し、図１の画像出力集積回路１５がスレーブとして機能する場合を例示している。また、図４では、マスタおよびスレーブの各機能で必要な構成部のみを示している。
なお、図４では、７つの遅延素子５１（遅延素子５１ａ〜５１ｇ）を備える例を示しているが、遅延素子５１の個数はこれに限られるものではない。
【００５０】
図４に示すように、マスタとして機能する画像出力集積回路１４は、クロック源４１と、比較器４３と、指示部４４とを備えればよい。また、スレーブとして機能する画像出力集積回路１５は、遅延部４２と、指示部４４とを備えればよい。
【００５１】
このように、本実施の形態では、回路遅延によるタイミングのずれを補正するために、ＤＲＡＭ（Dynamic Random Access Memory）内部等で利用されているＤＬＬ回路の構成部を、複数の（図中は２つの場合）画像出力集積回路にまたがるように配置する。
【００５２】
すなわち、ＤＲＡＭでは図４の図のマスタおよびスレーブ内の各構成部（クロック源４１、遅延部４２、比較器４３、指示部４４）に対応する構成部をすべてメモリコントローラ内に実装し、メモリモジュールからの応答であるデータを、メモリコントローラ内で同期させるためにＤＬＬの仕組みを利用している。これに対し、本実施の形態は、ＤＬＬを構成するための構成部を、マスタおよびスレーブとして機能する２つの画像出力集積回路内に分散して配置する点が、ＤＲＡＭ等で用いられる構成と異なっている。
【００５３】
また、図４に示すように、２つの画像出力集積回路間でエンジン１６へ画像データを転送するタイミングを同期させるために、２つの画像出力集積回路を４本の信号線で接続する。すなわち、本実施の形態では、少なくとも、基準クロックを送信する信号線、セレクタ５２により選択された動作クロックを送信する信号線、検出された位相差の情報またはパタンの指示を送信する信号線、および、パタンに対する応答を送信する信号線の４つの信号線を用いればよい。このように、本実施の形態によれば、少数の信号線により２つの画像出力集積回路を非常に高精度に同期させることが可能となる。
【００５４】
また、本実施の形態では、ＤＬＬ回路と同様の方法を採用しているので、２つの画像出力集積回路の同期を取るためにマスタークロックを逓倍する必要がない。このため、高周波信号による不要電磁波の放出を少なくすることができる。
【００５５】
なお、これまでは同期制御部４０がＤＬＬと同様の方法により動作クロックを同期する場合を例に説明したが、適用可能な方法はこれに限られるものではない。複数の画像出力集積回路間で動作クロックを同期可能な方法であればあらゆる方法を適用できる。
【００５６】
次に、このように構成された本実施の形態の画像形成装置１による同期制御処理の流れについて説明する。図５は、本実施の形態の同期制御処理の全体の流れを示すシーケンス図である。図５では、画像出力集積回路１４がマスタとして機能し、画像出力集積回路１５がスレーブとして機能する場合を例示している。以下では、画像出力集積回路１４をマスタといい、画像出力集積回路１５をスレーブという。なお、同期制御処理は、上述のように画像形成装置１が起動された後、常時繰り返し実行される。
【００５７】
まず、マスタのクロック源４１が、基準クロックをマスタ内の比較器４３およびスレーブの遅延部４２に送出する（ステップＳ５０１、ステップＳ５０２）。スレーブの遅延部４２は、セレクタ５２により現在選択されている遅延量の動作クロックを選択し、応答クロックとしてマスタの比較器４３に送出する（ステップＳ５０３）。
【００５８】
次に、比較器４３が、基準クロックと応答クロックとを比較し、両者の位相差を検出する。そして、比較器４３は、検出した位相差の情報をマスタ内の指示部４４に送出する（ステップＳ５０４）。マスタの指示部４４は、位相差出力部５３により位相差の情報を出力し、スレーブの指示部４４に対して遅延量の変更を指示する（ステップＳ５０５）。
【００５９】
スレーブの指示部４４は、位相差入力部５４により位相差の情報を受け取る。そしてスレーブの指示部４４は、受け取った位相差の情報を元に、スレーブ内の遅延部４２に対して遅延素子５１の変更を指示する（ステップＳ５０６）。遅延部４２内のセレクタ５２は、指示に応じて位相差をなくす遅延素子５１からの動作クロックを、新たな応答クロックとして選択し、マスタの比較器４３に送出する（ステップＳ５０７）。
【００６０】
ステップＳ５０１からステップＳ５０７までのクロック位相調整処理は、画像出力集積回路が動作中、繰り返し実行される。
【００６１】
ステップＳ５０８以降は、クロック周期を超える位相差を調整する処理を表す。この処理は、クロック周期を超える位相差が解消されるまで繰り返される。
【００６２】
まず、マスタの指示部４４が、所定のパタンに対する応答を要求する信号を、スレーブの指示部４４に対して送出する（ステップＳ５０８）。スレーブの指示部４４は、要求されたパタンに対する応答（パタン応答）の信号を、マスタの指示部４４に対して送出する（ステップＳ５０９）。
【００６３】
マスタの指示部４４は、受信した応答のタイミングと、指示したパタンで期待されるタイミングとを比較することにより、クロック周期を超える位相差の有無を判定する。位相差が存在する場合は、マスタの指示部４４は、位相差を解消するようにスレーブの指示部４４に対して遅延量の変更を指示する（ステップＳ５１０）。
【００６４】
ステップＳ５１１およびステップＳ５１２は、上述のステップＳ５０６およびステップＳ５０７と同様の処理であるため説明を省略する。
【００６５】
このような処理により、複数の画像出力集積回路を用いた場合であっても、両回路間の動作クロックを高精度に同期させることができる。そして、画像形成装置１は、１つの画像出力集積回路を用いる場合と同様に画像データをエンジン１６に出力することができる。
【００６６】
次に、画像出力集積回路からエンジン１６に画像データを転送する画像転送処理について図６を用いて説明する。図６は、本実施の形態の画像転送処理の全体の流れを示すシーケンス図である。
【００６７】
まず、ＣＰＵ１３（または上位のＡＳＩＣ）が、画像出力集積回路１４および１５に対して、印刷開始を指示する（ステップＳ６０１、ステップＳ６０２）。一方、エンジン１６は、フレーム同期信号を、画像出力集積回路１４および１５に対して送出する（ステップＳ６０３、ステップＳ６０４）。画像出力集積回路１４では、エンジンＩ／Ｆ３３がフレーム同期信号を受信し、受信したフレーム同期信号をビデオ出力コントローラ３４に送出する（ステップＳ６０５）。なお、画像出力集積回路１５内でも同様の処理が行われるが、簡略化のため説明を省略する（以下同様）。
【００６８】
エンジン１６は、さらにライン同期信号を、画像出力集積回路１４および１５に対して送出する（ステップＳ６０６、ステップＳ６０７）。画像出力集積回路１４では、エンジンＩ／Ｆ３３がライン同期信号を受信し、受信したライン同期信号をビデオ出力コントローラ３４に送出する（ステップＳ６０８）。
【００６９】
ライン同期信号を受信したビデオ出力コントローラ３４は、画像データの転送をＣＰＵ１３に対して指示する（ステップＳ６０９）。ＣＰＵ１３は、指示に応じて画像データを画像出力集積回路１４および１５に対して転送する（ステップＳ６１０、ステップＳ６１１）。画像出力集積回路１４は、バスＩ／Ｆ３１により画像データを入力し、バッファ３２に対して画像データを書き込む（ステップＳ６１２）。
【００７０】
ビデオ出力コントローラ３４は、バッファ３２に書き込まれた画像データを取得し（ステップＳ６１３）、エンジンＩ／Ｆ３３を介してエンジン１６に転送する（ステップＳ６１４、ステップＳ６１５）。画像出力集積回路１５でも、同様の処理により画像データがエンジン１６に転送される（ステップＳ６１６）。
【００７１】
以下、次のライン同期信号がエンジン１６から送出され、ステップＳ６０６〜ステップＳ６１６と同様の処理が繰り返される（ステップＳ６１７〜ステップＳ６２７）。
【００７２】
同期制御処理により（図５）、画像出力集積回路１４および１５は高精度に動作クロックが同期されている。したがって、複数の画像出力集積回路を用いた場合であっても、図６のような手順により、１つの画像出力集積回路を用いる場合と同様に画像データを同期させてエンジン１６に出力することができる。
【００７３】
以上のように、本実施の形態の画像形成装置では、専用の集積回路を設計しなくても、同型の集積回路を複数接続することにより、エンジン側の多色化に対応できる。すなわち、設計コストダウンが実現できると同時に、製品設計期間の短縮も可能となり、なおかつ色数が増える場合の拡張性も確保可能となる。
【００７４】
また、上述のように、（１）集積回路間を少数の信号線で接続すればよい、（２）集積回路間の同期を取るための信号に主クロック以上の高周波を用いなくても良いという効果も期待できる。
【符号の説明】
【００７５】
１ 画像形成装置
１１ ＲＯＭ
１２ ＲＡＭ
１３ ＣＰＵ
１４ 画像出力集積回路
１５ 画像出力集積回路
１６ エンジン
３１ バスＩ／Ｆ
３２ バッファ
３３ エンジンＩ／Ｆ
３４ ビデオ出力コントローラ
４０ 同期制御部
４１ クロック源
４２ 遅延部
４３ 比較器
４４ 指示部
５１ 遅延素子
５２ セレクタ
５３ 位相差出力部
５４ 位相差入力部
【先行技術文献】
【特許文献】
【００７６】
【特許文献１】特開２００５−１８６５３０号公報
【特許文献２】特開２００６−０１２３６３号公報
【特許請求の範囲】
【請求項１】
複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路を備え、
前記出力回路のそれぞれは、
動作クロックを他の出力回路と同期する同期制御部と、
前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力部と、
入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、
を備えることを特徴とする情報処理装置。
【請求項２】
前記同期制御部は、
前記他の出力回路の動作クロックを入力し、前記他の出力回路との間の動作クロックの位相差を検出する検出部と、
検出された前記位相差を前記他の出力回路に出力する位相差出力部と、
を備えることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記同期制御部は、
前記他の出力回路との間の動作クロックの位相差を前記他の出力回路から入力する位相差入力部と、
入力された前記位相差をなくすように動作クロックの位相を遅延する遅延部と、
を備えることを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記遅延部は、
動作クロックをそれぞれ異なる位相だけ遅延する複数の遅延素子と、
前記複数の遅延素子で遅延された動作クロックのうち、入力された前記位相差をなくす動作クロックを選択する選択部と、
を備えることを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記外部装置は、カラー画像情報に含まれる各色の画像情報を表す複数の色情報を入力し、
前記情報入力部は、前記色情報のうち前記他の出力回路と相互に異なる色情報を入力し、
前記出力制御部は、入力された前記色情報を、同期させた動作クロックで前記外部装置に出力すること、
を特徴とする請求項１に記載の情報処理装置。
【請求項６】
カラー画像情報の画像形成を行う画像形成手段と、
前記カラー画像情報に含まれる各色の画像情報を表す複数の色情報を前記画像形成手段に出力可能な複数の出力回路を備え、
前記出力回路のそれぞれは、
動作クロックを他の出力回路と同期する同期制御部と、
前記色情報のうち前記他の出力回路と相互に異なる色情報を入力する情報入力部と、
入力された前記色情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、
を備えることを特徴とする画像形成装置。
【請求項７】
複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路で実行される情報処理方法であって、
同期制御部が、動作クロックを他の出力回路と同期する同期制御ステップと、
情報入力部が、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力ステップと、
出力制御部が、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御ステップと、
を備えることを特徴とする情報処理方法。
【請求項１】
複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路を備え、
前記出力回路のそれぞれは、
動作クロックを他の出力回路と同期する同期制御部と、
前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力部と、
入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、
を備えることを特徴とする情報処理装置。
【請求項２】
前記同期制御部は、
前記他の出力回路の動作クロックを入力し、前記他の出力回路との間の動作クロックの位相差を検出する検出部と、
検出された前記位相差を前記他の出力回路に出力する位相差出力部と、
を備えることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記同期制御部は、
前記他の出力回路との間の動作クロックの位相差を前記他の出力回路から入力する位相差入力部と、
入力された前記位相差をなくすように動作クロックの位相を遅延する遅延部と、
を備えることを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記遅延部は、
動作クロックをそれぞれ異なる位相だけ遅延する複数の遅延素子と、
前記複数の遅延素子で遅延された動作クロックのうち、入力された前記位相差をなくす動作クロックを選択する選択部と、
を備えることを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記外部装置は、カラー画像情報に含まれる各色の画像情報を表す複数の色情報を入力し、
前記情報入力部は、前記色情報のうち前記他の出力回路と相互に異なる色情報を入力し、
前記出力制御部は、入力された前記色情報を、同期させた動作クロックで前記外部装置に出力すること、
を特徴とする請求項１に記載の情報処理装置。
【請求項６】
カラー画像情報の画像形成を行う画像形成手段と、
前記カラー画像情報に含まれる各色の画像情報を表す複数の色情報を前記画像形成手段に出力可能な複数の出力回路を備え、
前記出力回路のそれぞれは、
動作クロックを他の出力回路と同期する同期制御部と、
前記色情報のうち前記他の出力回路と相互に異なる色情報を入力する情報入力部と、
入力された前記色情報を、同期させた動作クロックで前記外部装置に出力する出力制御部と、
を備えることを特徴とする画像形成装置。
【請求項７】
複数の情報を入力する外部装置に前記情報を出力可能な複数の出力回路で実行される情報処理方法であって、
同期制御部が、動作クロックを他の出力回路と同期する同期制御ステップと、
情報入力部が、前記情報のうち前記他の出力回路と相互に異なる情報を入力する情報入力ステップと、
出力制御部が、入力された前記情報を、同期させた動作クロックで前記外部装置に出力する出力制御ステップと、
を備えることを特徴とする情報処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２５７２（Ｐ２０１１−２５７２Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４４４２７（Ｐ２００９−１４４４２７）
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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