ＰＩＮダイオード
【課題】 降伏電圧を越える逆方向バイアス時にアノード領域の曲線部への電流集中によって、熱破壊が生じるのを抑制することができるＰＩＮダイオードを提供する。
【解決手段】 Ｎ＋半導体層１及びＮ−半導体層２からなる半導体基板１１と、Ｎ＋半導体層１の外面上に形成されたカソード電極１８と、Ｎ−半導体層２の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域１６、分離アノード領域１５及びアノード接続領域と、主アノード領域１６上に形成されたアノード電極１７により構成される。主アノード領域１６は、４辺が直線部Ｂ４からなり、４頂点が略円弧状の曲線部Ｂ３からなる略矩形の外縁を有し、分離アノード領域１５は、主アノード領域１６の外縁に沿って環状に形成され、アノード接続領域は、互いに対向する分離アノード領域１５の内縁及び主アノード領域１６の直線部Ｂ４のいずれか一方を突出させ、他方に点接触させる形状からなる。
【解決手段】 Ｎ＋半導体層１及びＮ−半導体層２からなる半導体基板１１と、Ｎ＋半導体層１の外面上に形成されたカソード電極１８と、Ｎ−半導体層２の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域１６、分離アノード領域１５及びアノード接続領域と、主アノード領域１６上に形成されたアノード電極１７により構成される。主アノード領域１６は、４辺が直線部Ｂ４からなり、４頂点が略円弧状の曲線部Ｂ３からなる略矩形の外縁を有し、分離アノード領域１５は、主アノード領域１６の外縁に沿って環状に形成され、アノード接続領域は、互いに対向する分離アノード領域１５の内縁及び主アノード領域１６の直線部Ｂ４のいずれか一方を突出させ、他方に点接触させる形状からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＩＮ（P Intrinsic N）ダイオードに係り、さらに詳しくは、アバランシェ耐量を向上させるためのＰＩＮダイオードの改良に関する。
【背景技術】
【０００２】
Ｎ型半導体層からなる半導体基板の一方の主面上にカソード（cathode）電極が形成され、他方の主面にＰ型半導体からなる矩形形状のアノード（anode）領域が形成された半導体整流素子として、ＰＩＮダイオードがある。ＰＩＮダイオードは、Ｎ型半導体層が、Ｎ＋半導体層と、Ｎ＋半導体層よりも不純物濃度が低いＮ−半導体層（真性半導体層）からなり、高抵抗のＮ−半導体層がアノード領域及びＮ＋半導体層間に存在することにより、逆方向バイアスに対して良好な耐圧特性を得ている。
【０００３】
逆方向バイアスが印加された際に生じる降伏現象として、アバランシェ（Avalanche）降伏（電子雪崩降伏）がある。アバランシェ降伏は、降伏電圧（逆耐圧電圧）を越える逆方向バイアスが印加された際に発生し、大きなアバランシェ電流が流れることによる温度上昇によって素子の熱破壊に至る場合がある。逆方向バイアスを印加することによりＮ−半導体層中に生じる空乏層は、アノード領域の中央部に比べてアノード領域の端部の方が広がりにくいことが知られている。つまり、空乏層の厚さは、アノード領域の中央部に比べて端部の方が薄く、電界集中を生じ易いことから、上述したアバランシェ降伏は、アノード領域の端部で発生し易い。そこで、アノード領域を取り囲む環状のＰ型領域を形成することにより、アノード領域の端部における電界集中を緩和させてアバランシェ耐量を向上させる技術が提案されている（例えば、特許文献１及び２）。
【０００４】
図１１は、従来のＰＩＮダイオード１００の構成例を示した平面図であり、アノード領域１０５が複数のＦＬＲ１０４によって取り囲まれている。図１２は、図１１のＡ１０−Ａ１０切断線による切断面である。図１３は、ＦＬＲ１０４を有しないＰＩＮダイオードの断面図である。
【０００５】
ＰＩＮダイオード１００は、半導体基板１０１の一方の主面上にカソード電極１１０が形成され、他方の主面にアノード領域１０５、２つのＦＬＲ１０４及びストッパー領域１１１が形成されている。ＦＬＲ（Field Limiting Ring）１０４は、耐圧を保持するために、アノード領域１０５の外縁に沿って形成されたＰ型半導体からなる環状領域であり、ガードリングと呼ばれる。ストッパー領域１１１は、半導体基板１０１の周縁部に形成されたＮ＋半導体からなる環状領域である。
【０００６】
アノード領域１０５上には、アノード電極１０６が形成され、アノード領域１０５の周縁部からストッパー領域１１１にかけて酸化膜１０３が形成されている。酸化膜１０３は、環状領域からなる絶縁膜であり、その内縁部に重複させてアノード電極１０６が形成され、外縁部に重複させて環状の等電位電極１０２が形成されている。半導体基板１０１は、Ｎ＋半導体層１０１ａ及びＮ−半導体層１０１ｂからなり、Ｎ−半導体層１０１ｂの表面からＰ型不純物を選択的に拡散させることにより、アノード領域１０５及びＦＬＲ１０４が形成される。
【０００７】
逆方向バイアスの印加によって生じる空乏層１１２は、ＦＬＲ１０４が設けられていない場合、アノード領域１０５の中央部において平板状（プレーナプレーン）であるのに対し、アノード領域１０５の端部Ｂ１１では、円柱状（シリンドリカル）となる。このため、特に曲線部Ｂ１０の端部Ｂ１１において電界集中が生じ、アバランシェ降伏が生じ易い。一方、ＦＬＲ１０４が設けられている場合、空乏層１１２は、アノード領域１０５の端部Ｂ１１から半導体基板１０１の外縁に向けて伸びている。すなわち、アノード領域１０５の端部Ｂ１１から伸びた空乏層１１２が、ＦＬＲ１０４に当たり、そこからさらに外側に向けて空乏層１１２が伸展することにより、アノード領域１０５の端部Ｂ１１における電界を緩和している。また、各ＦＬＲ１０４が、アノード領域１０５や他のＦＬＲ１０４と電気的には孤立していることから、アノード領域１０５とＦＬＲ１０４との間やＦＬＲ１０４間では、外側に向けて電圧降下が生じ、ＦＬＲ１０４部分では電界集中が起こり難い。
【０００８】
一般に、誘導負荷や変圧器の１次側及び２次側の結合による漏れインダクタンス（リーケージインダクタンス）などの外因により発生したサージ電圧が降伏電圧を越えた場合、素子内にアバランシェ電流が流れる。その際、アバランシェ降伏は、素子内で最も電界が集中する場所から発生する。このため、上述したＰＩＮダイオード１００では、アノード領域１０５の外縁の曲線部Ｂ１０において電界集中が生じ、アバランシェ電流が流れることによって熱破壊が生じ易いので、アバランシェ耐量を向上させるのに限界があった。
【０００９】
本願発明者らによる先行技術調査によれば、半導体装置のアバランシェ耐量を向上させる技術として、（１）Ｐ型不純物の拡散深さを深くする方法、（２）多重拡散やイオン注入により不純物濃度を制御する方法（例えば、特許文献１及び３〜９）、（３）チップ表面に高抵抗膜を形成する方法（例えば、特許文献２及び１０）、（４）アノード領域の外側に不純物濃度の低い複数の環状領域を形成する方法（例えば、特許文献１）があることが判った。（１）の方法は、アノード領域を形成するためにＰ型不純物を拡散させる際の拡散深さを深くすることにより、アノード領域の端部における電界集中を緩和させるものであり、アノード領域の曲線部において電界が集中するのを防止できるものではない。また、拡散深さを深くするには、拡散処理に要する時間が長くなり、生産性が低下してしまうという問題もあった。
【００１０】
（２）の方法は、高濃度のＰ層の表面部分に、リン、ヒ素又はアンチモンなどのＮ型不純物となりうるイオンをＰ型不純物の濃度を越えない範囲内で注入することにより、或いは、Ｐ型不純物を直接に低濃度でイオン注入することにより、アノード領域の端部に不純物濃度を低下させた高抵抗層を形成するものであり、高抵抗層の存在により、アバランシェ電流が表層に引き付けられるのを防止している。この方法も、アノード領域の曲線部において電界が集中するのを防止できるものではなく、また、イオン注入のプロセスが必要であるので、生産性が低下してしまうという問題があった。（３）の方法は、アノード電極を互いに分離した複数の電極で構成し、電極間を高抵抗膜で接続するものであり、外側の電極ほど電圧降下が大きくなることを利用して、アノード領域の端部における電界集中を緩和させている。この方法も、アノード領域の曲線部において電界が集中するのを防止できるものではなく、また、複数の電極を形成するための複雑なパターニングが必要であり、高抵抗膜を形成するプロセスも必要であるので、生産性が低下してしまうという問題があった。
【００１１】
（４）の方法は、アノード領域の外側に不純物濃度の低い複数の環状領域をＰ層の表面部分で互いに重複するように形成することにより、アノード領域の端部に抵抗層を形成するものである。この方法では、アノード領域の曲線部においてアバランシェ降伏が発生した場合、アバランシェ電流が、抵抗層を介してアノード電極に向って直線的に流れる。その際、アバランシェ電流は、広がりながら流れることから、十分な電圧降下が得られないので、アバランシェ降伏が同じ箇所で連続的に発生することになる。このため、（４）の方法は、アノード領域の曲線部がアバランシェ電流の集中によって熱破壊されるのを防止できるものではない。また、この方法では、低濃度の環状領域を形成するためのイオン注入のプロセスが必要であるので、生産性が低下してしまうという問題もあった。さらに、（４）の方法では、アノード領域の曲線部において、外側へ向けた方向に関する抵抗成分を大きくしようとすれば、より多くの環状領域を形成しなければならず、チップの有効面積が減少してしまうという問題があった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−２７０８５７号公報
【特許文献２】特開２０００−２２１７６号公報
【特許文献３】特開２００９−１６４４８６号公報
【特許文献４】特開２００４−２４７４５６号公報
【特許文献５】特開２００２−２４６６０９号公報
【特許文献６】特開２００２−２０３９５５号公報
【特許文献７】特開平１０−３３５６７９号公報
【特許文献８】特開平７−２２１３２６号公報
【特許文献９】特開平７−２２１２９０号公報
【特許文献１０】特開平１１−０４０８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みてなされたものであり、ＰＩＮダイオードのアバランシェ耐量を向上させることを目的とする。特に、降伏電圧を越える逆方向バイアス時にアノード領域の曲線部への電流集中によって、熱破壊が生じるのを抑制することを目的とする。また、降伏電圧を越える逆方向バイアス時にアノード領域の直線部の１点への継続的な電流集中によって、熱破壊が生じるのを抑制することを目的とする。更に、製造工程を複雑化することなく、ＰＩＮダイオードのアバランシェ耐量を向上させることを目的とする。
【課題を解決するための手段】
【００１４】
第１の本発明によるＰＩＮダイオードは、Ｎ型の第１半導体層及び不純物濃度が第１半導体層よりも低いＮ型の第２半導体層からなる半導体基板と、第１半導体層の外面上に形成されたカソード電極と、第２半導体層の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域、分離アノード領域及びアノード接続領域と、上記主アノード領域上に形成されたアノード電極とを備え、上記主アノード領域は、４辺が直線部からなり、４頂点が略円弧状の曲線部からなる略矩形の外縁を有し、上記分離アノード領域は、上記主アノード領域の外縁に沿って環状に形成され、上記アノード接続領域は、互いに対向する上記分離アノード領域の内縁及び上記直線部のいずれか一方を突出させ、他方に点接触させる形状からなる。
【００１５】
このＰＩＮダイオードでは、略矩形の外縁を有する主アノード領域と、主アノード領域の外縁に沿って形成される分離アノード領域とが、アノード接続領域によって接続されるので、主アノード領域と分離アノード領域とが同じ電位となる。この様な構成では、降伏電圧を越える逆方向バイアスが印加された場合、主アノード領域の曲線部に対応する分離アノード領域のコーナー部において、最初のアバランシェ降伏が発生する。分離アノード領域のコーナー部でアバランシェ降伏が発生した場合、降伏箇所からアノード電極に流れるアバランシェ電流は、分離アノード領域及び主アノード領域間に不純物濃度の低い第２半導体層が介在することから、分離アノード領域のコーナー部から主アノード領域に向けて直線的に流れることはできない。
【００１６】
このため、アバランシェ電流は、分離アノード領域に沿って流れ、アノード接続領域を介して主アノード領域へ流れ込むことになる。アバランシェ電流がこの様な経路を流れると、経路の抵抗成分によって電圧降下が生じ、降伏箇所の電位が上昇するので、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が流れることによって温度上昇する箇所が分散されるので、熱破壊の発生を抑制することができる。特に、アノード接続領域が、主アノード領域及び分離アノード領域のいずれか一方に対し点接触させる形状であるため、アノード接続領域の抵抗を大きくすることができ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。
【００１７】
第２の本発明によるＰＩＮダイオードは、上記構成に加え、上記アノード接続領域が、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する三角形形状からなる。この様な構成により、製造コストを増大させることなく、アノード接続領域の抵抗を増大させ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。例えば、アノード接続領域のパターニングに従来よりも高い精度が要求されず、また、アノード接続領域の長さを長くすることによるチップ面積の増大もない。
【００１８】
第３の本発明によるＰＩＮダイオードは、上記構成に加え、上記アノード接続領域が、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する円弧状の外径を有する。この様な構成により、製造コストを増大させることなく、アノード接続領域の抵抗を増大させ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。
【００１９】
第４の本発明によるＰＩＮダイオードは、上記構成に加え、１つの上記直線部に対し、２以上の上記アノード接続領域が一定間隔で配置されている。この様な構成によれば、分離アノード領域に沿って流れるアバランシェ電流を各アノード接続領域に分散させることができる。さらに、降伏箇所の電位が上昇することにより、降伏箇所が分離アノード領域のコーナー部から直線部に移動した場合に、アバランシェ電流をその新たな降伏箇所からアノード接続領域に均等に流れ込ませることができる。つまり、電流経路の抵抗成分に起因する電圧降下によってアバランシェ降伏の発生箇所の電位が上昇し、この電位上昇によって降伏箇所が移動した後も、同様の現象が起こることによって降伏箇所の移動が繰り返される。
【００２０】
第５の本発明によるＰＩＮダイオードは、上記構成に加え、第２半導体層の外面における不純物濃度であって、上記アノード接続領域を介して上記分離アノード領域から上記主アノード領域へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されているように構成される。この様な構成によれば、アバランシェ電流がアノード接続領域に回り込んで流れる際の抵抗成分を大きくすることにより、電圧降下をより効果的に生じさせることができる。特に、濃度勾配によって抵抗成分を大きくすることにより、不純物拡散時におけるパターニングの精度を上げることなく、所望の抵抗成分を得ることができる。
【００２１】
第６の本発明によるＰＩＮダイオードは、上記構成に加え、上記濃度勾配が、不純物拡散時における第２半導体層の露出領域を不連続とすることにより形成されるように構成される。この様な構成によれば、分離アノード領域から主アノード領域へ至る電流経路上の濃度勾配を容易に形成することができる。
【発明の効果】
【００２２】
本発明によるＰＩＮダイオードによれば、分離アノード領域のコーナー部でアバランシェ降伏が発生した場合、アバランシェ電流は、分離アノード領域に沿って流れ、アノード接続領域に回り込むので、経路の抵抗成分によって降伏箇所の電位が上昇し、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が集中して流れることによって温度上昇する箇所が分散されるので、熱破壊の発生を抑制することができる。従って、アノード領域のコーナー部がアバランシェ電流によって熱破壊されるのを抑制することができ、アバランシェ耐量を向上させたＰＩＮダイオードを実現することができる。
【００２３】
また、上記構成により、分離アノード領域のコーナー部がアバランシェ電流の集中により熱破壊されるのを抑制できるが、コーナー部だけでなく分離アノード領域の直線部においても同様の現象により電流集中が抑制されるので、直線部がアバランシェ電流の集中により熱破壊されるのを抑制することによってもアバランシェ耐量を向上させている。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１によるＰＩＮダイオードの一構成例を示した平面図である。
【図２】図１のＡ１−Ａ１切断線による断面図である。
【図３】図１のＡ２−Ａ２切断線による断面図である。
【図４】図１のＰＩＮダイオード１０の要部における構成例を示した平面図である。
【図５】図１のＰＩＮダイオード１０の動作の一例を模式的に示した説明図である。
【図６】図４の状態から降伏箇所が分離アノード領域１５の直線部Ｂ２上に移動した場合の電流経路を示した図である。
【図７】図１のＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図である。
【図８】本発明の実施の形態２によるＰＩＮダイオード１０の一構成例を示した図である。
【図９】本発明の実施の形態２によるＰＩＮダイオード１０の製造方法の一例を示した図である。
【図１０】本発明の実施の形態２によるＰＩＮダイオード１０の他の構成例を示した図である。
【図１１】アノード領域１０５を取り囲む複数のＦＬＲ１０４が形成された従来のＰＩＮダイオード１００を示した平面図である。
【図１２】図１１のＡ１０−Ａ１０切断線による切断面である。
【図１３】ＦＬＲ１０４を有しない従来のＰＩＮダイオードの断面図である。
【発明を実施するための形態】
【００２５】
実施の形態１．
＜ＰＩＮダイオードの平面レイアウト＞
図１は、本発明の実施の形態１によるＰＩＮダイオードの一構成例を示した平面図である。ＰＩＮダイオード１０は、Ｐ−Ｉ−Ｎの各半導体層からなる半導体整流素子であり、例えば、ＦＲＤ（Fast Recovery Diode：高速リカバリーダイオード）として、電力変換装置などに用いられている。
【００２６】
このＰＩＮダイオード１０は、半導体基板１１の一方の主面に、２つのＦＬＲ１４、分離アノード領域１５、複数の突出部１５ａ及び主アノード領域１６が形成されている。主アノード領域１６は、Ｐ型半導体からなるアノード領域であり、この領域上には、略矩形形状のアノード電極１７が形成されている。この主アノード領域１６は、４辺が直線部Ｂ４からなり、４頂点が略円弧状の曲線部Ｂ３からなる略矩形の外縁を有している。
【００２７】
分離アノード領域１５は、主アノード領域１６の外縁に沿って環状に形成されるＰ型のアノード領域である。各突出部１５ａは、分離アノード領域１５と主アノード領域１６とを接続するためのアノード接続領域であり、分離アノード領域１５の内縁を突出させ、主アノード領域１６の直線部Ｂ４に点接触させる形状からなる。
【００２８】
各突出部１５ａは、Ｐ型のアノード領域であり、分離アノード領域１５のコーナー部Ｂ１を除いて形成される。この例では、主アノード領域１６の１つの直線部Ｂ４に対し、２以上の突出部１５ａが所定間隔で配置されている。また、この様な突出部１５ａは、分離アノード領域１５の４つの直線部Ｂ２にそれぞれ設けられている。分離アノード領域１５は、突出部１５ａの先端に形成された接続部１５ｂを介して主アノード領域１６と導通しているので、主アノード領域１６と同じ電位のアノード領域である。
【００２９】
ＦＬＲ１４は、分離アノード領域１５の外縁に沿って形成されたＰ型半導体からなる環状の耐圧保持領域である。半導体基板１１の周縁部には、ＦＬＲ１４を取り囲む環状の等電位電極１２が形成されている。
【００３０】
＜断面構造＞
図２は、図１のＡ１−Ａ１切断線による断面図であり、分離アノード領域１５に設けられた突出部１５ａを含む切断面が示されている。また、図３は、図１のＡ２−Ａ２切断線による断面図であり、突出部１５ａを含まない切断面が示されている。
【００３１】
ＰＩＮダイオード１０は、半導体基板１１の下側の主面上にカソード電極１８が形成され、上側の主面に主アノード領域１６、分離アノード領域１５、ＦＬＲ１４及びストッパー領域３が形成されている。
【００３２】
主アノード領域１６上には、アノード電極１７が形成され、主アノード領域１６の周縁部からストッパー領域３にかけて酸化膜１３が形成されている。酸化膜１３は、環状領域からなる絶縁膜であり、例えば、ＳｉＯ２（二酸化珪素）からなる。アノード電極１７は、酸化膜１３の内縁部に重複させて形成され、等電位電極１２は、酸化膜１３の外縁部に重複させて形成されている。
【００３３】
半導体基板１１は、Ｎ＋半導体層１及びＮ−半導体層２からなり、Ｎ−半導体層２の外面、すなわち、半導体基板１１の上側の主面からＰ型不純物を選択的に拡散させることにより、主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４が形成される。ストッパー領域３は、半導体基板１１の周縁部に形成されたＮ＋半導体からなる環状領域である。Ｎ−半導体層２は、Ｎ＋半導体層１や主アノード領域１６に比べて、不純物濃度が十分に低い半導体層である。
【００３４】
突出部１５ａでは、主アノード領域１６と分離アノード領域１５とが抵抗成分を介して電気的に接続されているので、主アノード領域１６と分離アノード領域１５とは、同じ電位である。
【００３５】
＜アノード領域のコーナー部＞
図４は、図１のＰＩＮダイオード１０の要部を拡大して示した拡大図であり、分離アノード領域１５のコーナー部Ｂ１及びその周辺が、酸化膜１３やアノード電極１７を省略して示されている。主アノード領域１６は、その外縁として、円弧状の曲線部Ｂ３と、この曲線部Ｂ３に隣接する直線部Ｂ４とを有する略矩形形状からなる。ここでは、四隅が面取りされた矩形を略矩形と呼んでいる。直線部Ｂ４が局率＝０の境界線であるのに対して、曲線部Ｂ３は、ゼロでない一定の局率で変化する境界線であり、主アノード領域１６の四隅に形成されている。
【００３６】
分離アノード領域１５は、最も内側に配置されるＦＬＲ１４の内縁と主アノード領域１６の外縁との間に形成され、概ね等幅の環状領域である。各突出部１５ａは、分離アノード領域１５のコーナー部Ｂ１以外の位置に形成される。すなわち、各突出部１５ａは、分離アノード領域１５の直線部Ｂ２に形成される。また、各突出部１５ａは、分離アノード領域１５のコーナー部Ｂ１から十分に離れた位置に配置される。各突出部１５ａには、主アノード領域１６との接続部１５ｂが形成される。
【００３７】
コーナー部Ｂ１の中央から最も近い突出部１５ａまでの距離は、コーナー部Ｂ１の弧長Ｄ３や、要求される抵抗値に応じて定められる。例えば、分離アノード領域１５の幅Ｗ１をＷ１＝１０μｍとし、分離アノード領域１５に沿った経路の抵抗値を２ｋΩとすれば、上記距離は、１００μｍ程度と十分に離れた位置に配置される。
【００３８】
分離アノード領域１５の４つの直線部Ｂ２には、それぞれ２以上の突出部１５ａが形成され、隣り合う突出部１５ａの接続部１５ｂ間の距離Ｄ１は、一定となっている。例えば、Ｄ１＝１００μｍ程度である。１つの直線部Ｂ２に対して配置される突出部１５ａの数は、主アノード領域１６の直線部Ｂ４の長さに応じて決められる。
【００３９】
突出部１５ａは、分離アノード領域１５の内縁からの距離に応じて、その幅が狭くなる形状からなる。例えば、主アノード領域１６の直線部Ｂ４に平行な方向の長さが、分離アノード領域１５からの距離に応じて、単調減少する三角形形状からなる。つまり、突出部１５ａは、分離アノード領域１５側の端部の幅Ｄ２に比べて、接続部１５ｂの幅が狭くなっている。なお、突出部１５ａの外形の形状は、ノコギリ歯状や円弧状でも良い。突出部１５ａの形状として、一方の辺から他方の辺に向けて幅が狭くなる形状を利用すれば、マスクによるパターニングが容易であり、接続部１５ｂの接続面積が小さくできるため、抵抗値を容易に大きくすることができる。
【００４０】
この例では、突出部１５ａが接続部１５ｂを頂点とする二等辺三角形形状からなり、接続部１５ｂが主アノード領域１６の直線部Ｂ４に点接触している。突出部１５ａの頂角は、不純物を選択的に拡散させるためのレジストパターンの露光及び現像不良を防止するために、鋭角よりも大きな角度、例えば、直角を選択しても良い。分離アノード領域１５の内縁と主アノード領域１６の外縁との距離をＷ２とすれば、幅Ｄ２は、Ｄ２＝Ｗ２×２程度である。幅Ｄ２は、距離Ｄ１に比べて十分に小さくなっている。
【００４１】
＜コーナー部におけるアバランシェ降伏＞
図５は、図１のＰＩＮダイオード１０の動作の一例を模式的に示した説明図であり、分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合の電流経路が示されている。なお、この図では、酸化膜１３を省略している。一般に、アバランシェ降伏は、素子内で最も電界が集中する場所から発生する。
【００４２】
矩形形状のアノード領域を有するＰＩＮダイオード１０の場合、分離アノード領域１５のコーナー部Ｂ１が最も電界が集中し易く、分離アノード領域１５の直線部Ｂ２は、コーナー部Ｂ１の次に電界集中が生じ易い。主アノード領域１６内は、分離アノード領域１５のコーナー部Ｂ１や直線部Ｂ２に比べれば、電界集中が生じ難い。
【００４３】
ＰＩＮダイオード１０では、主アノード領域１６と分離アノード領域１５とが突出部１５ａによって導通しているので、これらの領域は同じ電位であり、分離アノード領域１５のコーナー部Ｂ１で最初のアバランシェ降伏が発生する。分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合、降伏箇所２１からアノード電極１７に流れるアバランシェ電流２２は、分離アノード領域１５及び主アノード領域１６間に不純物濃度の低いＮ−半導体層２が介在することから、降伏箇所２１から主アノード領域１６に向けて直線的に流れることはできない。
【００４４】
このため、アバランシェ電流２２は、分離アノード領域１５に沿って流れ、突出部１５ａの接続部１５ｂを介して主アノード領域１６に流れ込むことになる。分離アノード領域１５の１つの直線部Ｂ２には、複数の突出部１５ａが配置されているので、分離アノード領域に沿って流れるアバランシェ電流を各アノード接続領域に分散させることができる。アバランシェ電流２２がこの様な経路を流れれば、経路の抵抗成分（Ｒ１＋Ｒ２）によって電圧降下が生じ、降伏箇所２１の電位が上昇するので、より電位の低いところに降伏箇所が移動する。例えば、分離アノード領域１５の直線部Ｂ２に降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流２２が集中して流れる箇所が分散されるので、素子のアバランシェ電流の集中による熱破壊の発生を抑制することができる。
【００４５】
突出部１５ａの接続部１５ｂは、主アノード領域１６に近づくほど幅が狭くなる形状からなるので、点接触に近い状態で主アノード領域１６と導通し、分離アノード領域１５に沿った経路の抵抗成分Ｒ１に比べて、当該アノード接続領域に係る抵抗成分Ｒ２が十分大きくなっている。
【００４６】
図６は、図５の状態から降伏箇所が分離アノード領域１５の直線部Ｂ２上に移動した場合の電流経路を示した図である。降伏箇所が分離アノード領域１５のコーナー部Ｂ１から直線部Ｂ２に移動した場合に、アバランシェ電流２２をその新たな降伏箇所２３から各突出部１５ａに流れ込ませることができる。そして、電流経路の抵抗成分に起因する電圧降下によって降伏箇所２３の電位が上昇することによって、降伏箇所の移動が繰り返される。
【００４７】
次に、この様なＰＩＮダイオード１０の製造方法の概略について説明する。半導体基板１１のＮ−半導体層２は、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）などのＮ型不純物を含むＮ＋半導体層１上に、不純物濃度の低いＮ型半導体層をエピタキシャル成長させることによって形成される。なお、半導体基板１１は、Ｎ−半導体層２に対してＮ型不純物を拡散させ、Ｎ＋半導体層１を形成したものであっても良い。
【００４８】
主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４は、半導体基板１１上にフォトレジストからなるレジスト膜を形成し、共通のフォトマスクを用いてレジスト膜を露光及び現像してパターニングする。
【００４９】
そして、ボロン（Ｂ）、インジウム（Ｉｎ）などのＰ型不純物をＮ−半導体層２外面の露出領域から拡散させることによって形成される。カソード電極１８やアノード電極１７は、例えば、半導体基板１１の表面に導電性の金属を蒸着させる。そして、蒸着によって形成された金属膜をレジストパターンにより選択的に除去することによって形成される。
【００５０】
つまり、主アノード領域１６、分離アノード領域１５及び複数のＦＬＲ１４と、分離アノード領域１５及び主アノード領域１６を接続するアノード接続領域とは、１枚のフォトマスクを用いてレジスト膜をパターニングし、Ｐ型不純物を拡散させることにより、１度の不純物拡散工程によって同時に形成することが可能である。従って、前述した従来技術のように多重拡散やイオン注入の工程が別途必要としないので、従来のものに比べて生産性を低下させることなく、安価にアバランシェ耐量を向上させることができる。
【００５１】
図７は、図１のＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図であり、突出部１５ａの形状を有するマスクパターン３０を配置して分離アノード領域１５、突出部１５ａ及び主アノード領域１６を形成する工程が示されている。
【００５２】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、Ｎ−半導体層２の表面からＰ型不純物を選択的に拡散させることによって形成される。すなわち、これらのアノード領域は、作成したい分離アノード領域１５と主アノード領域１６との間に、突出部１５ａの形状を有するマスクパターン３０を配置し、Ｐ型不純物を拡散させることによって形成される。
【００５３】
この場合、作成したい分離アノード領域１５、突出部１５ａ及び主アノード領域１６と同じ形状、かつ、同じ位置をパターニングすれば良いので、接続部１５ｂの形状を精度良く制御することができ、抵抗成分Ｒ２の値を容易に微調整することができる。
【００５４】
本実施の形態によれば、分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合、アバランシェ電流は、分離アノード領域１５に沿って流れ、突出部１５ａに回り込むので、経路の抵抗成分によって降伏箇所の電位が上昇し、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が集中して流れることによって温度上昇する箇所が分散されるので、素子の熱破壊の発生を抑制することができる。従って、アノード領域のコーナー部がアバランシェ電流の集中によって熱破壊されるのを抑制することができ、アバランシェ耐量を向上させることができる。
【００５５】
特に、突出部１５ａをその幅が分離アノード領域１５の内縁から遠ざかるに従って狭くなる形状とすることにより、アバランシェ電流が突出部１５ａの接続部１５ｂを介して主アノード領域１６に流れる際の抵抗成分が大きくなるので、電圧降下を効果的に生じさせることができる。
【００５６】
また、主アノード領域１６の１つの直線部Ｂ３に対して複数の突出部１５ａが配置されるので、分離アノード領域１５に沿って流れるアバランシェ電流を各突出部１５ａに分散させることができる。さらに、各接続部１５ｂ間の距離Ｄ１が一定であるので、降伏箇所の電位が上昇することにより、降伏箇所が分離アノード領域１５のコーナー部Ｂ１から直線部Ｂ２に移動した場合に、アバランシェ電流をその新たな降伏箇所から接続部１５ｂを介して主アノード領域１６に均等に流れ込ませることができる。
【００５７】
さらに、不純物を選択的に拡散させるためのレジスト膜をパターニングする際に、共通のフォトマスクを用いて主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４を形成することができるので、生産性を向上させることができる。つまり、主アノード領域１６、分離アノード領域１５、アノード接続領域及びＦＬＲ１４は、１枚のフォトマスクを用いてレジスト膜をパターニングし、Ｐ型不純物を拡散させることにより、１度の不純物拡散工程によって同時に形成することが可能である。従って、前述した従来技術のように多重拡散やイオン注入の工程が別途必要としないので、従来のものに比べて生産性を低下させることなく、安価にアバランシェ耐量を向上させることができる。
【００５８】
なお、本実施の形態では、分離アノード領域１５及び主アノード領域１６を接続する突出部１５ａとして、二等辺三角形形状の突出部１５ａが分離アノード領域１５の内縁を突出させて形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、その様なアノード接続領域としては、主アノード領域１６の直線部Ｂ４を突出させたり、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設けても良い。
【００５９】
図８（ａ）〜（ｃ）は、本発明の実施の形態２によるＰＩＮダイオード１０の一構成例を示した図であり、分離アノード領域１５及び主アノード領域１６の他の形状が示されている。図８（ａ）には、主アノード領域１６の直線部Ｂ４を突出させた突出部１６ａを設ける場合が示されている。この突出部１６ａは、主アノード領域１６の直線部Ｂ４からの距離に応じて、幅が狭くなる三角形形状からなる。主アノード領域１６は、突出部１６ａの先端に形成された接続部１６ｂを介して分離アノード領域１５と導通している。
【００６０】
図８（ｂ）には、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部３１を設ける場合が示されている。この例では、分離アノード領域１５の内縁を突出させた突出部３１と、主アノード領域１６の直線部Ｂ４を突出させた突出部３１とが形成されている。各突出部３１の先端には接続部３２が形成され、この接続部３２において両領域が点接触している。
【００６１】
図８（ｃ）には、分離アノード領域１５の内縁を突出させて円形形状の突出部１５ａを設ける場合が示されている。この突出部１５ａも、二等辺三角形形状の突出部１５ａの場合と同様に、分離アノード領域１５の内縁からの距離に応じて幅が狭くなる形状からなる。この様な構成であっても、アバランシェ電流が接続部１６ｂ，３２，１５ｂを介して主アノード領域１６に流れる際の抵抗成分が大きくなるので、電圧降下を効果的に生じさせることができる。突出部１５ａの形状を、分離アノード領域１５の内縁からの距離に応じて幅が狭くなるようにしているために、マスクによる形成が容易であり、接続面積を小さくすることができ、抵抗成分Ｒ２を大きくすることが容易にできる。
【００６２】
実施の形態２．
実施の形態１では、作成したい分離アノード領域１５、突出部１５ａ及び主アノード領域１６と同じ形状、かつ、同じ位置をパターニングすることによって、接続部１５ｂの形状を精度良く制御する場合の例について説明した。これに対し、本実施の形態では、横方向の拡散を利用して突出部１５ａを形成する場合について説明する。
【００６３】
図９（ａ）及び（ｂ）は、本発明の実施の形態２によるＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図であり、横方向４１の拡散を利用して分離アノード領域１５、突出部１５ａ及び主アノード領域１６を形成する工程が示されている。図９（ａ）には、分離アノード領域１５及び主アノード領域１６を形成する際のマスクパターン３０の形状が示されている。図９（ｂ）には、突出部１５ａを介して分離アノード領域１５から主アノード領域１６に至る電流経路上に形成される濃度勾配が示されている。
【００６４】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、Ｎ−半導体層２の表面からＰ型不純物を選択的に拡散させることによって形成される。不純物の拡散には、半導体層の厚さ方向に進行するものと、熱拡散により半導体層の表面に平行な横方向４１に進行するものとがある。ここでは、熱拡散による横方向４１への不純物の拡散を利用して、接続部１５ｂを主アノード領域１６に導通させている。
【００６５】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、作成したい分離アノード領域１５と主アノード領域１６との間に、突出部１５ａの形状を有するマスクパターン３０を配置し、Ｐ型不純物を拡散させることによって形成される。図９（ａ）に示すように、不純物の拡散前には、マスクされない露出領域４２と４４とは離間しているが、これらの領域は、不純物が横方向４１に拡散することにより、接続部１５ｂと主アノード領域１６とが接続するようになる。
【００６６】
この様に横方向４１の拡散を利用した場合には、露出領域４２と拡散領域４３とを合わせた領域が実際の分離アノード領域１５となり、同様に露出領域４４と拡散領域４５とを合わせた領域が実際の主アノード領域１６となる。この例では、両拡散領域４３，４５が両側から１／２程度重なることにより、接続部１５ｂが主アノード領域１６と重複している。従って、突出部１５ａの平面形状は、台形形状となり、接続部１５ｂと主アノード領域１６とが十分に大きな抵抗成分を有する幅を持って接続されている。
【００６７】
この様に横方向拡散を利用することにより、マスクパターン３０の精度はそれ程高くなくても良く、製造工程も精度も従来と同様で済むため、分離アノード領域１５、突出部１５ａ及び主アノード領域１６を容易に製作することができる。
【００６８】
なお、Ｎ−半導体層２の外面における不純物濃度に関し、突出部１５ａを介して分離アノード領域１５から主アノード領域１６へ至る電流経路上には、不純物濃度を極小化させる濃度勾配が形成されている。すなわち、図９（ｂ）に示すように、不純物濃度は、上記電流経路上において、露出領域４２の先端ａ１からの距離に応じて単調減少し、距離ａ２からａ３までの間の接続部１５ｂにおいて極小となった後、距離ａ４で露出領域４４に到達するまで単調増加している。この様な濃度勾配は、不純物拡散時におけるＮ−半導体層２の露出領域４２，４４を不連続とすることにより形成される。
【００６９】
本実施の形態によれば、アバランシェ電流が分離アノード領域１５から接続部１５ｂに回り込んで流れる際の抵抗成分が大きくなるので、電圧降下をより効果的に生じさせることができる。特に、濃度勾配によって抵抗成分を大きくするので、不純物拡散時におけるパターニングの精度を上げることなく、所望の抵抗成分を得ることができる。
【００７０】
なお、本実施の形態では、分離アノード領域１５及び主アノード領域１６を接続する突出部１５ａとして、二等辺三角形形状の突出部１５ａが分離アノード領域１５に形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、その様なアノード接続領域としては、主アノード領域１６に突出部を設けたり、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設けても良い。
【００７１】
図１０（ａ）〜（ｃ）は、本発明の実施の形態２によるＰＩＮダイオード１０の他の構成例を示した平面図である。図９のＰＩＮダイオード１０と比較すれば、分離アノード領域１５及び主アノード領域１６の形状が異なっている。図１０（ａ）には、主アノード領域１６の直線部Ｂ４に突出部を設ける場合が示されている。この突出部は、主アノード領域１６から分離アノード領域１５に近づくほど幅が狭くなる形状からなり、横方向の拡散領域で分離アノード領域１５に接触している。
【００７２】
図１０（ｂ）には、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設ける場合が示されている。この例では、横方向の拡散領域で各突出部が接触している。つまり、これらの突出部からなるアノード接続領域は、アノード接続領域を介して分離アノード領域１５から主アノード領域１６へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されている。
【００７３】
図１０（ｃ）には、分離アノード領域１５に円形形状の突出部を設ける場合が示されている。この突出部も、二等辺三角形形状の突出部１５ａの場合と同様に、分離アノード領域１５から主アノード領域１６に近づくほど幅が狭くなる形状からなり、横方向の拡散領域で主アノード領域１６に接触している。
【００７４】
また、本実施の形態では、アノード領域の終端構造として複数のＦＬＲ１４が形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、耐圧を上げるために、分離アノード領域１５の外側にＳＩＰＯＳ層を形成しても良い。ＳＩＰＯＳ（Semi-Insulating POlycrystalline Silicon）層は、多結晶シリコンに酸素を混入させた半絶縁性の膜であり、ＳＩＰＯＳ層内の可動キャリアが電界分布の乱れを補償するので、耐圧を向上させることができる。或いは、アノード電極１７を酸化膜１３上で半導体基板１１の外縁側に伸展させることによって、アノード領域の端部における耐圧を向上させるＦＰ（Field Plate）の技術とＦＬＲとを組み合わせたものも本発明には含まれる。
【符号の説明】
【００７５】
１ Ｎ＋半導体層
２ Ｎ−半導体層
３ ストッパー領域
１０ ＰＩＮダイオード
１１ 半導体基板
１２ 等電位電極
１３ 酸化膜
１４ ＦＬＲ
１５ 分離アノード領域
１５ａ 突出部
１５ｂ 接続部
１６ 主アノード領域
１７ アノード電極
１８ カソード電極
Ｂ１ 分離アノード領域のコーナー部
Ｂ２ 分離アノード領域の直線部
Ｂ３ 主アノード領域の曲線部
Ｂ４ 主アノード領域の直線部
【技術分野】
【０００１】
本発明は、ＰＩＮ（P Intrinsic N）ダイオードに係り、さらに詳しくは、アバランシェ耐量を向上させるためのＰＩＮダイオードの改良に関する。
【背景技術】
【０００２】
Ｎ型半導体層からなる半導体基板の一方の主面上にカソード（cathode）電極が形成され、他方の主面にＰ型半導体からなる矩形形状のアノード（anode）領域が形成された半導体整流素子として、ＰＩＮダイオードがある。ＰＩＮダイオードは、Ｎ型半導体層が、Ｎ＋半導体層と、Ｎ＋半導体層よりも不純物濃度が低いＮ−半導体層（真性半導体層）からなり、高抵抗のＮ−半導体層がアノード領域及びＮ＋半導体層間に存在することにより、逆方向バイアスに対して良好な耐圧特性を得ている。
【０００３】
逆方向バイアスが印加された際に生じる降伏現象として、アバランシェ（Avalanche）降伏（電子雪崩降伏）がある。アバランシェ降伏は、降伏電圧（逆耐圧電圧）を越える逆方向バイアスが印加された際に発生し、大きなアバランシェ電流が流れることによる温度上昇によって素子の熱破壊に至る場合がある。逆方向バイアスを印加することによりＮ−半導体層中に生じる空乏層は、アノード領域の中央部に比べてアノード領域の端部の方が広がりにくいことが知られている。つまり、空乏層の厚さは、アノード領域の中央部に比べて端部の方が薄く、電界集中を生じ易いことから、上述したアバランシェ降伏は、アノード領域の端部で発生し易い。そこで、アノード領域を取り囲む環状のＰ型領域を形成することにより、アノード領域の端部における電界集中を緩和させてアバランシェ耐量を向上させる技術が提案されている（例えば、特許文献１及び２）。
【０００４】
図１１は、従来のＰＩＮダイオード１００の構成例を示した平面図であり、アノード領域１０５が複数のＦＬＲ１０４によって取り囲まれている。図１２は、図１１のＡ１０−Ａ１０切断線による切断面である。図１３は、ＦＬＲ１０４を有しないＰＩＮダイオードの断面図である。
【０００５】
ＰＩＮダイオード１００は、半導体基板１０１の一方の主面上にカソード電極１１０が形成され、他方の主面にアノード領域１０５、２つのＦＬＲ１０４及びストッパー領域１１１が形成されている。ＦＬＲ（Field Limiting Ring）１０４は、耐圧を保持するために、アノード領域１０５の外縁に沿って形成されたＰ型半導体からなる環状領域であり、ガードリングと呼ばれる。ストッパー領域１１１は、半導体基板１０１の周縁部に形成されたＮ＋半導体からなる環状領域である。
【０００６】
アノード領域１０５上には、アノード電極１０６が形成され、アノード領域１０５の周縁部からストッパー領域１１１にかけて酸化膜１０３が形成されている。酸化膜１０３は、環状領域からなる絶縁膜であり、その内縁部に重複させてアノード電極１０６が形成され、外縁部に重複させて環状の等電位電極１０２が形成されている。半導体基板１０１は、Ｎ＋半導体層１０１ａ及びＮ−半導体層１０１ｂからなり、Ｎ−半導体層１０１ｂの表面からＰ型不純物を選択的に拡散させることにより、アノード領域１０５及びＦＬＲ１０４が形成される。
【０００７】
逆方向バイアスの印加によって生じる空乏層１１２は、ＦＬＲ１０４が設けられていない場合、アノード領域１０５の中央部において平板状（プレーナプレーン）であるのに対し、アノード領域１０５の端部Ｂ１１では、円柱状（シリンドリカル）となる。このため、特に曲線部Ｂ１０の端部Ｂ１１において電界集中が生じ、アバランシェ降伏が生じ易い。一方、ＦＬＲ１０４が設けられている場合、空乏層１１２は、アノード領域１０５の端部Ｂ１１から半導体基板１０１の外縁に向けて伸びている。すなわち、アノード領域１０５の端部Ｂ１１から伸びた空乏層１１２が、ＦＬＲ１０４に当たり、そこからさらに外側に向けて空乏層１１２が伸展することにより、アノード領域１０５の端部Ｂ１１における電界を緩和している。また、各ＦＬＲ１０４が、アノード領域１０５や他のＦＬＲ１０４と電気的には孤立していることから、アノード領域１０５とＦＬＲ１０４との間やＦＬＲ１０４間では、外側に向けて電圧降下が生じ、ＦＬＲ１０４部分では電界集中が起こり難い。
【０００８】
一般に、誘導負荷や変圧器の１次側及び２次側の結合による漏れインダクタンス（リーケージインダクタンス）などの外因により発生したサージ電圧が降伏電圧を越えた場合、素子内にアバランシェ電流が流れる。その際、アバランシェ降伏は、素子内で最も電界が集中する場所から発生する。このため、上述したＰＩＮダイオード１００では、アノード領域１０５の外縁の曲線部Ｂ１０において電界集中が生じ、アバランシェ電流が流れることによって熱破壊が生じ易いので、アバランシェ耐量を向上させるのに限界があった。
【０００９】
本願発明者らによる先行技術調査によれば、半導体装置のアバランシェ耐量を向上させる技術として、（１）Ｐ型不純物の拡散深さを深くする方法、（２）多重拡散やイオン注入により不純物濃度を制御する方法（例えば、特許文献１及び３〜９）、（３）チップ表面に高抵抗膜を形成する方法（例えば、特許文献２及び１０）、（４）アノード領域の外側に不純物濃度の低い複数の環状領域を形成する方法（例えば、特許文献１）があることが判った。（１）の方法は、アノード領域を形成するためにＰ型不純物を拡散させる際の拡散深さを深くすることにより、アノード領域の端部における電界集中を緩和させるものであり、アノード領域の曲線部において電界が集中するのを防止できるものではない。また、拡散深さを深くするには、拡散処理に要する時間が長くなり、生産性が低下してしまうという問題もあった。
【００１０】
（２）の方法は、高濃度のＰ層の表面部分に、リン、ヒ素又はアンチモンなどのＮ型不純物となりうるイオンをＰ型不純物の濃度を越えない範囲内で注入することにより、或いは、Ｐ型不純物を直接に低濃度でイオン注入することにより、アノード領域の端部に不純物濃度を低下させた高抵抗層を形成するものであり、高抵抗層の存在により、アバランシェ電流が表層に引き付けられるのを防止している。この方法も、アノード領域の曲線部において電界が集中するのを防止できるものではなく、また、イオン注入のプロセスが必要であるので、生産性が低下してしまうという問題があった。（３）の方法は、アノード電極を互いに分離した複数の電極で構成し、電極間を高抵抗膜で接続するものであり、外側の電極ほど電圧降下が大きくなることを利用して、アノード領域の端部における電界集中を緩和させている。この方法も、アノード領域の曲線部において電界が集中するのを防止できるものではなく、また、複数の電極を形成するための複雑なパターニングが必要であり、高抵抗膜を形成するプロセスも必要であるので、生産性が低下してしまうという問題があった。
【００１１】
（４）の方法は、アノード領域の外側に不純物濃度の低い複数の環状領域をＰ層の表面部分で互いに重複するように形成することにより、アノード領域の端部に抵抗層を形成するものである。この方法では、アノード領域の曲線部においてアバランシェ降伏が発生した場合、アバランシェ電流が、抵抗層を介してアノード電極に向って直線的に流れる。その際、アバランシェ電流は、広がりながら流れることから、十分な電圧降下が得られないので、アバランシェ降伏が同じ箇所で連続的に発生することになる。このため、（４）の方法は、アノード領域の曲線部がアバランシェ電流の集中によって熱破壊されるのを防止できるものではない。また、この方法では、低濃度の環状領域を形成するためのイオン注入のプロセスが必要であるので、生産性が低下してしまうという問題もあった。さらに、（４）の方法では、アノード領域の曲線部において、外側へ向けた方向に関する抵抗成分を大きくしようとすれば、より多くの環状領域を形成しなければならず、チップの有効面積が減少してしまうという問題があった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−２７０８５７号公報
【特許文献２】特開２０００−２２１７６号公報
【特許文献３】特開２００９−１６４４８６号公報
【特許文献４】特開２００４−２４７４５６号公報
【特許文献５】特開２００２−２４６６０９号公報
【特許文献６】特開２００２−２０３９５５号公報
【特許文献７】特開平１０−３３５６７９号公報
【特許文献８】特開平７−２２１３２６号公報
【特許文献９】特開平７−２２１２９０号公報
【特許文献１０】特開平１１−０４０８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みてなされたものであり、ＰＩＮダイオードのアバランシェ耐量を向上させることを目的とする。特に、降伏電圧を越える逆方向バイアス時にアノード領域の曲線部への電流集中によって、熱破壊が生じるのを抑制することを目的とする。また、降伏電圧を越える逆方向バイアス時にアノード領域の直線部の１点への継続的な電流集中によって、熱破壊が生じるのを抑制することを目的とする。更に、製造工程を複雑化することなく、ＰＩＮダイオードのアバランシェ耐量を向上させることを目的とする。
【課題を解決するための手段】
【００１４】
第１の本発明によるＰＩＮダイオードは、Ｎ型の第１半導体層及び不純物濃度が第１半導体層よりも低いＮ型の第２半導体層からなる半導体基板と、第１半導体層の外面上に形成されたカソード電極と、第２半導体層の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域、分離アノード領域及びアノード接続領域と、上記主アノード領域上に形成されたアノード電極とを備え、上記主アノード領域は、４辺が直線部からなり、４頂点が略円弧状の曲線部からなる略矩形の外縁を有し、上記分離アノード領域は、上記主アノード領域の外縁に沿って環状に形成され、上記アノード接続領域は、互いに対向する上記分離アノード領域の内縁及び上記直線部のいずれか一方を突出させ、他方に点接触させる形状からなる。
【００１５】
このＰＩＮダイオードでは、略矩形の外縁を有する主アノード領域と、主アノード領域の外縁に沿って形成される分離アノード領域とが、アノード接続領域によって接続されるので、主アノード領域と分離アノード領域とが同じ電位となる。この様な構成では、降伏電圧を越える逆方向バイアスが印加された場合、主アノード領域の曲線部に対応する分離アノード領域のコーナー部において、最初のアバランシェ降伏が発生する。分離アノード領域のコーナー部でアバランシェ降伏が発生した場合、降伏箇所からアノード電極に流れるアバランシェ電流は、分離アノード領域及び主アノード領域間に不純物濃度の低い第２半導体層が介在することから、分離アノード領域のコーナー部から主アノード領域に向けて直線的に流れることはできない。
【００１６】
このため、アバランシェ電流は、分離アノード領域に沿って流れ、アノード接続領域を介して主アノード領域へ流れ込むことになる。アバランシェ電流がこの様な経路を流れると、経路の抵抗成分によって電圧降下が生じ、降伏箇所の電位が上昇するので、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が流れることによって温度上昇する箇所が分散されるので、熱破壊の発生を抑制することができる。特に、アノード接続領域が、主アノード領域及び分離アノード領域のいずれか一方に対し点接触させる形状であるため、アノード接続領域の抵抗を大きくすることができ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。
【００１７】
第２の本発明によるＰＩＮダイオードは、上記構成に加え、上記アノード接続領域が、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する三角形形状からなる。この様な構成により、製造コストを増大させることなく、アノード接続領域の抵抗を増大させ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。例えば、アノード接続領域のパターニングに従来よりも高い精度が要求されず、また、アノード接続領域の長さを長くすることによるチップ面積の増大もない。
【００１８】
第３の本発明によるＰＩＮダイオードは、上記構成に加え、上記アノード接続領域が、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する円弧状の外径を有する。この様な構成により、製造コストを増大させることなく、アノード接続領域の抵抗を増大させ、電圧降下を利用した降伏箇所の移動を効果的に生じさせることができる。
【００１９】
第４の本発明によるＰＩＮダイオードは、上記構成に加え、１つの上記直線部に対し、２以上の上記アノード接続領域が一定間隔で配置されている。この様な構成によれば、分離アノード領域に沿って流れるアバランシェ電流を各アノード接続領域に分散させることができる。さらに、降伏箇所の電位が上昇することにより、降伏箇所が分離アノード領域のコーナー部から直線部に移動した場合に、アバランシェ電流をその新たな降伏箇所からアノード接続領域に均等に流れ込ませることができる。つまり、電流経路の抵抗成分に起因する電圧降下によってアバランシェ降伏の発生箇所の電位が上昇し、この電位上昇によって降伏箇所が移動した後も、同様の現象が起こることによって降伏箇所の移動が繰り返される。
【００２０】
第５の本発明によるＰＩＮダイオードは、上記構成に加え、第２半導体層の外面における不純物濃度であって、上記アノード接続領域を介して上記分離アノード領域から上記主アノード領域へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されているように構成される。この様な構成によれば、アバランシェ電流がアノード接続領域に回り込んで流れる際の抵抗成分を大きくすることにより、電圧降下をより効果的に生じさせることができる。特に、濃度勾配によって抵抗成分を大きくすることにより、不純物拡散時におけるパターニングの精度を上げることなく、所望の抵抗成分を得ることができる。
【００２１】
第６の本発明によるＰＩＮダイオードは、上記構成に加え、上記濃度勾配が、不純物拡散時における第２半導体層の露出領域を不連続とすることにより形成されるように構成される。この様な構成によれば、分離アノード領域から主アノード領域へ至る電流経路上の濃度勾配を容易に形成することができる。
【発明の効果】
【００２２】
本発明によるＰＩＮダイオードによれば、分離アノード領域のコーナー部でアバランシェ降伏が発生した場合、アバランシェ電流は、分離アノード領域に沿って流れ、アノード接続領域に回り込むので、経路の抵抗成分によって降伏箇所の電位が上昇し、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が集中して流れることによって温度上昇する箇所が分散されるので、熱破壊の発生を抑制することができる。従って、アノード領域のコーナー部がアバランシェ電流によって熱破壊されるのを抑制することができ、アバランシェ耐量を向上させたＰＩＮダイオードを実現することができる。
【００２３】
また、上記構成により、分離アノード領域のコーナー部がアバランシェ電流の集中により熱破壊されるのを抑制できるが、コーナー部だけでなく分離アノード領域の直線部においても同様の現象により電流集中が抑制されるので、直線部がアバランシェ電流の集中により熱破壊されるのを抑制することによってもアバランシェ耐量を向上させている。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１によるＰＩＮダイオードの一構成例を示した平面図である。
【図２】図１のＡ１−Ａ１切断線による断面図である。
【図３】図１のＡ２−Ａ２切断線による断面図である。
【図４】図１のＰＩＮダイオード１０の要部における構成例を示した平面図である。
【図５】図１のＰＩＮダイオード１０の動作の一例を模式的に示した説明図である。
【図６】図４の状態から降伏箇所が分離アノード領域１５の直線部Ｂ２上に移動した場合の電流経路を示した図である。
【図７】図１のＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図である。
【図８】本発明の実施の形態２によるＰＩＮダイオード１０の一構成例を示した図である。
【図９】本発明の実施の形態２によるＰＩＮダイオード１０の製造方法の一例を示した図である。
【図１０】本発明の実施の形態２によるＰＩＮダイオード１０の他の構成例を示した図である。
【図１１】アノード領域１０５を取り囲む複数のＦＬＲ１０４が形成された従来のＰＩＮダイオード１００を示した平面図である。
【図１２】図１１のＡ１０−Ａ１０切断線による切断面である。
【図１３】ＦＬＲ１０４を有しない従来のＰＩＮダイオードの断面図である。
【発明を実施するための形態】
【００２５】
実施の形態１．
＜ＰＩＮダイオードの平面レイアウト＞
図１は、本発明の実施の形態１によるＰＩＮダイオードの一構成例を示した平面図である。ＰＩＮダイオード１０は、Ｐ−Ｉ−Ｎの各半導体層からなる半導体整流素子であり、例えば、ＦＲＤ（Fast Recovery Diode：高速リカバリーダイオード）として、電力変換装置などに用いられている。
【００２６】
このＰＩＮダイオード１０は、半導体基板１１の一方の主面に、２つのＦＬＲ１４、分離アノード領域１５、複数の突出部１５ａ及び主アノード領域１６が形成されている。主アノード領域１６は、Ｐ型半導体からなるアノード領域であり、この領域上には、略矩形形状のアノード電極１７が形成されている。この主アノード領域１６は、４辺が直線部Ｂ４からなり、４頂点が略円弧状の曲線部Ｂ３からなる略矩形の外縁を有している。
【００２７】
分離アノード領域１５は、主アノード領域１６の外縁に沿って環状に形成されるＰ型のアノード領域である。各突出部１５ａは、分離アノード領域１５と主アノード領域１６とを接続するためのアノード接続領域であり、分離アノード領域１５の内縁を突出させ、主アノード領域１６の直線部Ｂ４に点接触させる形状からなる。
【００２８】
各突出部１５ａは、Ｐ型のアノード領域であり、分離アノード領域１５のコーナー部Ｂ１を除いて形成される。この例では、主アノード領域１６の１つの直線部Ｂ４に対し、２以上の突出部１５ａが所定間隔で配置されている。また、この様な突出部１５ａは、分離アノード領域１５の４つの直線部Ｂ２にそれぞれ設けられている。分離アノード領域１５は、突出部１５ａの先端に形成された接続部１５ｂを介して主アノード領域１６と導通しているので、主アノード領域１６と同じ電位のアノード領域である。
【００２９】
ＦＬＲ１４は、分離アノード領域１５の外縁に沿って形成されたＰ型半導体からなる環状の耐圧保持領域である。半導体基板１１の周縁部には、ＦＬＲ１４を取り囲む環状の等電位電極１２が形成されている。
【００３０】
＜断面構造＞
図２は、図１のＡ１−Ａ１切断線による断面図であり、分離アノード領域１５に設けられた突出部１５ａを含む切断面が示されている。また、図３は、図１のＡ２−Ａ２切断線による断面図であり、突出部１５ａを含まない切断面が示されている。
【００３１】
ＰＩＮダイオード１０は、半導体基板１１の下側の主面上にカソード電極１８が形成され、上側の主面に主アノード領域１６、分離アノード領域１５、ＦＬＲ１４及びストッパー領域３が形成されている。
【００３２】
主アノード領域１６上には、アノード電極１７が形成され、主アノード領域１６の周縁部からストッパー領域３にかけて酸化膜１３が形成されている。酸化膜１３は、環状領域からなる絶縁膜であり、例えば、ＳｉＯ２（二酸化珪素）からなる。アノード電極１７は、酸化膜１３の内縁部に重複させて形成され、等電位電極１２は、酸化膜１３の外縁部に重複させて形成されている。
【００３３】
半導体基板１１は、Ｎ＋半導体層１及びＮ−半導体層２からなり、Ｎ−半導体層２の外面、すなわち、半導体基板１１の上側の主面からＰ型不純物を選択的に拡散させることにより、主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４が形成される。ストッパー領域３は、半導体基板１１の周縁部に形成されたＮ＋半導体からなる環状領域である。Ｎ−半導体層２は、Ｎ＋半導体層１や主アノード領域１６に比べて、不純物濃度が十分に低い半導体層である。
【００３４】
突出部１５ａでは、主アノード領域１６と分離アノード領域１５とが抵抗成分を介して電気的に接続されているので、主アノード領域１６と分離アノード領域１５とは、同じ電位である。
【００３５】
＜アノード領域のコーナー部＞
図４は、図１のＰＩＮダイオード１０の要部を拡大して示した拡大図であり、分離アノード領域１５のコーナー部Ｂ１及びその周辺が、酸化膜１３やアノード電極１７を省略して示されている。主アノード領域１６は、その外縁として、円弧状の曲線部Ｂ３と、この曲線部Ｂ３に隣接する直線部Ｂ４とを有する略矩形形状からなる。ここでは、四隅が面取りされた矩形を略矩形と呼んでいる。直線部Ｂ４が局率＝０の境界線であるのに対して、曲線部Ｂ３は、ゼロでない一定の局率で変化する境界線であり、主アノード領域１６の四隅に形成されている。
【００３６】
分離アノード領域１５は、最も内側に配置されるＦＬＲ１４の内縁と主アノード領域１６の外縁との間に形成され、概ね等幅の環状領域である。各突出部１５ａは、分離アノード領域１５のコーナー部Ｂ１以外の位置に形成される。すなわち、各突出部１５ａは、分離アノード領域１５の直線部Ｂ２に形成される。また、各突出部１５ａは、分離アノード領域１５のコーナー部Ｂ１から十分に離れた位置に配置される。各突出部１５ａには、主アノード領域１６との接続部１５ｂが形成される。
【００３７】
コーナー部Ｂ１の中央から最も近い突出部１５ａまでの距離は、コーナー部Ｂ１の弧長Ｄ３や、要求される抵抗値に応じて定められる。例えば、分離アノード領域１５の幅Ｗ１をＷ１＝１０μｍとし、分離アノード領域１５に沿った経路の抵抗値を２ｋΩとすれば、上記距離は、１００μｍ程度と十分に離れた位置に配置される。
【００３８】
分離アノード領域１５の４つの直線部Ｂ２には、それぞれ２以上の突出部１５ａが形成され、隣り合う突出部１５ａの接続部１５ｂ間の距離Ｄ１は、一定となっている。例えば、Ｄ１＝１００μｍ程度である。１つの直線部Ｂ２に対して配置される突出部１５ａの数は、主アノード領域１６の直線部Ｂ４の長さに応じて決められる。
【００３９】
突出部１５ａは、分離アノード領域１５の内縁からの距離に応じて、その幅が狭くなる形状からなる。例えば、主アノード領域１６の直線部Ｂ４に平行な方向の長さが、分離アノード領域１５からの距離に応じて、単調減少する三角形形状からなる。つまり、突出部１５ａは、分離アノード領域１５側の端部の幅Ｄ２に比べて、接続部１５ｂの幅が狭くなっている。なお、突出部１５ａの外形の形状は、ノコギリ歯状や円弧状でも良い。突出部１５ａの形状として、一方の辺から他方の辺に向けて幅が狭くなる形状を利用すれば、マスクによるパターニングが容易であり、接続部１５ｂの接続面積が小さくできるため、抵抗値を容易に大きくすることができる。
【００４０】
この例では、突出部１５ａが接続部１５ｂを頂点とする二等辺三角形形状からなり、接続部１５ｂが主アノード領域１６の直線部Ｂ４に点接触している。突出部１５ａの頂角は、不純物を選択的に拡散させるためのレジストパターンの露光及び現像不良を防止するために、鋭角よりも大きな角度、例えば、直角を選択しても良い。分離アノード領域１５の内縁と主アノード領域１６の外縁との距離をＷ２とすれば、幅Ｄ２は、Ｄ２＝Ｗ２×２程度である。幅Ｄ２は、距離Ｄ１に比べて十分に小さくなっている。
【００４１】
＜コーナー部におけるアバランシェ降伏＞
図５は、図１のＰＩＮダイオード１０の動作の一例を模式的に示した説明図であり、分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合の電流経路が示されている。なお、この図では、酸化膜１３を省略している。一般に、アバランシェ降伏は、素子内で最も電界が集中する場所から発生する。
【００４２】
矩形形状のアノード領域を有するＰＩＮダイオード１０の場合、分離アノード領域１５のコーナー部Ｂ１が最も電界が集中し易く、分離アノード領域１５の直線部Ｂ２は、コーナー部Ｂ１の次に電界集中が生じ易い。主アノード領域１６内は、分離アノード領域１５のコーナー部Ｂ１や直線部Ｂ２に比べれば、電界集中が生じ難い。
【００４３】
ＰＩＮダイオード１０では、主アノード領域１６と分離アノード領域１５とが突出部１５ａによって導通しているので、これらの領域は同じ電位であり、分離アノード領域１５のコーナー部Ｂ１で最初のアバランシェ降伏が発生する。分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合、降伏箇所２１からアノード電極１７に流れるアバランシェ電流２２は、分離アノード領域１５及び主アノード領域１６間に不純物濃度の低いＮ−半導体層２が介在することから、降伏箇所２１から主アノード領域１６に向けて直線的に流れることはできない。
【００４４】
このため、アバランシェ電流２２は、分離アノード領域１５に沿って流れ、突出部１５ａの接続部１５ｂを介して主アノード領域１６に流れ込むことになる。分離アノード領域１５の１つの直線部Ｂ２には、複数の突出部１５ａが配置されているので、分離アノード領域に沿って流れるアバランシェ電流を各アノード接続領域に分散させることができる。アバランシェ電流２２がこの様な経路を流れれば、経路の抵抗成分（Ｒ１＋Ｒ２）によって電圧降下が生じ、降伏箇所２１の電位が上昇するので、より電位の低いところに降伏箇所が移動する。例えば、分離アノード領域１５の直線部Ｂ２に降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流２２が集中して流れる箇所が分散されるので、素子のアバランシェ電流の集中による熱破壊の発生を抑制することができる。
【００４５】
突出部１５ａの接続部１５ｂは、主アノード領域１６に近づくほど幅が狭くなる形状からなるので、点接触に近い状態で主アノード領域１６と導通し、分離アノード領域１５に沿った経路の抵抗成分Ｒ１に比べて、当該アノード接続領域に係る抵抗成分Ｒ２が十分大きくなっている。
【００４６】
図６は、図５の状態から降伏箇所が分離アノード領域１５の直線部Ｂ２上に移動した場合の電流経路を示した図である。降伏箇所が分離アノード領域１５のコーナー部Ｂ１から直線部Ｂ２に移動した場合に、アバランシェ電流２２をその新たな降伏箇所２３から各突出部１５ａに流れ込ませることができる。そして、電流経路の抵抗成分に起因する電圧降下によって降伏箇所２３の電位が上昇することによって、降伏箇所の移動が繰り返される。
【００４７】
次に、この様なＰＩＮダイオード１０の製造方法の概略について説明する。半導体基板１１のＮ−半導体層２は、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）などのＮ型不純物を含むＮ＋半導体層１上に、不純物濃度の低いＮ型半導体層をエピタキシャル成長させることによって形成される。なお、半導体基板１１は、Ｎ−半導体層２に対してＮ型不純物を拡散させ、Ｎ＋半導体層１を形成したものであっても良い。
【００４８】
主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４は、半導体基板１１上にフォトレジストからなるレジスト膜を形成し、共通のフォトマスクを用いてレジスト膜を露光及び現像してパターニングする。
【００４９】
そして、ボロン（Ｂ）、インジウム（Ｉｎ）などのＰ型不純物をＮ−半導体層２外面の露出領域から拡散させることによって形成される。カソード電極１８やアノード電極１７は、例えば、半導体基板１１の表面に導電性の金属を蒸着させる。そして、蒸着によって形成された金属膜をレジストパターンにより選択的に除去することによって形成される。
【００５０】
つまり、主アノード領域１６、分離アノード領域１５及び複数のＦＬＲ１４と、分離アノード領域１５及び主アノード領域１６を接続するアノード接続領域とは、１枚のフォトマスクを用いてレジスト膜をパターニングし、Ｐ型不純物を拡散させることにより、１度の不純物拡散工程によって同時に形成することが可能である。従って、前述した従来技術のように多重拡散やイオン注入の工程が別途必要としないので、従来のものに比べて生産性を低下させることなく、安価にアバランシェ耐量を向上させることができる。
【００５１】
図７は、図１のＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図であり、突出部１５ａの形状を有するマスクパターン３０を配置して分離アノード領域１５、突出部１５ａ及び主アノード領域１６を形成する工程が示されている。
【００５２】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、Ｎ−半導体層２の表面からＰ型不純物を選択的に拡散させることによって形成される。すなわち、これらのアノード領域は、作成したい分離アノード領域１５と主アノード領域１６との間に、突出部１５ａの形状を有するマスクパターン３０を配置し、Ｐ型不純物を拡散させることによって形成される。
【００５３】
この場合、作成したい分離アノード領域１５、突出部１５ａ及び主アノード領域１６と同じ形状、かつ、同じ位置をパターニングすれば良いので、接続部１５ｂの形状を精度良く制御することができ、抵抗成分Ｒ２の値を容易に微調整することができる。
【００５４】
本実施の形態によれば、分離アノード領域１５のコーナー部Ｂ１でアバランシェ降伏が発生した場合、アバランシェ電流は、分離アノード領域１５に沿って流れ、突出部１５ａに回り込むので、経路の抵抗成分によって降伏箇所の電位が上昇し、より電位の低いところに降伏箇所が移動する。この様に降伏箇所が移動することにより、アバランシェ電流が集中して流れることによって温度上昇する箇所が分散されるので、素子の熱破壊の発生を抑制することができる。従って、アノード領域のコーナー部がアバランシェ電流の集中によって熱破壊されるのを抑制することができ、アバランシェ耐量を向上させることができる。
【００５５】
特に、突出部１５ａをその幅が分離アノード領域１５の内縁から遠ざかるに従って狭くなる形状とすることにより、アバランシェ電流が突出部１５ａの接続部１５ｂを介して主アノード領域１６に流れる際の抵抗成分が大きくなるので、電圧降下を効果的に生じさせることができる。
【００５６】
また、主アノード領域１６の１つの直線部Ｂ３に対して複数の突出部１５ａが配置されるので、分離アノード領域１５に沿って流れるアバランシェ電流を各突出部１５ａに分散させることができる。さらに、各接続部１５ｂ間の距離Ｄ１が一定であるので、降伏箇所の電位が上昇することにより、降伏箇所が分離アノード領域１５のコーナー部Ｂ１から直線部Ｂ２に移動した場合に、アバランシェ電流をその新たな降伏箇所から接続部１５ｂを介して主アノード領域１６に均等に流れ込ませることができる。
【００５７】
さらに、不純物を選択的に拡散させるためのレジスト膜をパターニングする際に、共通のフォトマスクを用いて主アノード領域１６、分離アノード領域１５、突出部１５ａ及びＦＬＲ１４を形成することができるので、生産性を向上させることができる。つまり、主アノード領域１６、分離アノード領域１５、アノード接続領域及びＦＬＲ１４は、１枚のフォトマスクを用いてレジスト膜をパターニングし、Ｐ型不純物を拡散させることにより、１度の不純物拡散工程によって同時に形成することが可能である。従って、前述した従来技術のように多重拡散やイオン注入の工程が別途必要としないので、従来のものに比べて生産性を低下させることなく、安価にアバランシェ耐量を向上させることができる。
【００５８】
なお、本実施の形態では、分離アノード領域１５及び主アノード領域１６を接続する突出部１５ａとして、二等辺三角形形状の突出部１５ａが分離アノード領域１５の内縁を突出させて形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、その様なアノード接続領域としては、主アノード領域１６の直線部Ｂ４を突出させたり、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設けても良い。
【００５９】
図８（ａ）〜（ｃ）は、本発明の実施の形態２によるＰＩＮダイオード１０の一構成例を示した図であり、分離アノード領域１５及び主アノード領域１６の他の形状が示されている。図８（ａ）には、主アノード領域１６の直線部Ｂ４を突出させた突出部１６ａを設ける場合が示されている。この突出部１６ａは、主アノード領域１６の直線部Ｂ４からの距離に応じて、幅が狭くなる三角形形状からなる。主アノード領域１６は、突出部１６ａの先端に形成された接続部１６ｂを介して分離アノード領域１５と導通している。
【００６０】
図８（ｂ）には、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部３１を設ける場合が示されている。この例では、分離アノード領域１５の内縁を突出させた突出部３１と、主アノード領域１６の直線部Ｂ４を突出させた突出部３１とが形成されている。各突出部３１の先端には接続部３２が形成され、この接続部３２において両領域が点接触している。
【００６１】
図８（ｃ）には、分離アノード領域１５の内縁を突出させて円形形状の突出部１５ａを設ける場合が示されている。この突出部１５ａも、二等辺三角形形状の突出部１５ａの場合と同様に、分離アノード領域１５の内縁からの距離に応じて幅が狭くなる形状からなる。この様な構成であっても、アバランシェ電流が接続部１６ｂ，３２，１５ｂを介して主アノード領域１６に流れる際の抵抗成分が大きくなるので、電圧降下を効果的に生じさせることができる。突出部１５ａの形状を、分離アノード領域１５の内縁からの距離に応じて幅が狭くなるようにしているために、マスクによる形成が容易であり、接続面積を小さくすることができ、抵抗成分Ｒ２を大きくすることが容易にできる。
【００６２】
実施の形態２．
実施の形態１では、作成したい分離アノード領域１５、突出部１５ａ及び主アノード領域１６と同じ形状、かつ、同じ位置をパターニングすることによって、接続部１５ｂの形状を精度良く制御する場合の例について説明した。これに対し、本実施の形態では、横方向の拡散を利用して突出部１５ａを形成する場合について説明する。
【００６３】
図９（ａ）及び（ｂ）は、本発明の実施の形態２によるＰＩＮダイオード１０の製造方法の一例を模式的に示した説明図であり、横方向４１の拡散を利用して分離アノード領域１５、突出部１５ａ及び主アノード領域１６を形成する工程が示されている。図９（ａ）には、分離アノード領域１５及び主アノード領域１６を形成する際のマスクパターン３０の形状が示されている。図９（ｂ）には、突出部１５ａを介して分離アノード領域１５から主アノード領域１６に至る電流経路上に形成される濃度勾配が示されている。
【００６４】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、Ｎ−半導体層２の表面からＰ型不純物を選択的に拡散させることによって形成される。不純物の拡散には、半導体層の厚さ方向に進行するものと、熱拡散により半導体層の表面に平行な横方向４１に進行するものとがある。ここでは、熱拡散による横方向４１への不純物の拡散を利用して、接続部１５ｂを主アノード領域１６に導通させている。
【００６５】
分離アノード領域１５、突出部１５ａ及び主アノード領域１６は、作成したい分離アノード領域１５と主アノード領域１６との間に、突出部１５ａの形状を有するマスクパターン３０を配置し、Ｐ型不純物を拡散させることによって形成される。図９（ａ）に示すように、不純物の拡散前には、マスクされない露出領域４２と４４とは離間しているが、これらの領域は、不純物が横方向４１に拡散することにより、接続部１５ｂと主アノード領域１６とが接続するようになる。
【００６６】
この様に横方向４１の拡散を利用した場合には、露出領域４２と拡散領域４３とを合わせた領域が実際の分離アノード領域１５となり、同様に露出領域４４と拡散領域４５とを合わせた領域が実際の主アノード領域１６となる。この例では、両拡散領域４３，４５が両側から１／２程度重なることにより、接続部１５ｂが主アノード領域１６と重複している。従って、突出部１５ａの平面形状は、台形形状となり、接続部１５ｂと主アノード領域１６とが十分に大きな抵抗成分を有する幅を持って接続されている。
【００６７】
この様に横方向拡散を利用することにより、マスクパターン３０の精度はそれ程高くなくても良く、製造工程も精度も従来と同様で済むため、分離アノード領域１５、突出部１５ａ及び主アノード領域１６を容易に製作することができる。
【００６８】
なお、Ｎ−半導体層２の外面における不純物濃度に関し、突出部１５ａを介して分離アノード領域１５から主アノード領域１６へ至る電流経路上には、不純物濃度を極小化させる濃度勾配が形成されている。すなわち、図９（ｂ）に示すように、不純物濃度は、上記電流経路上において、露出領域４２の先端ａ１からの距離に応じて単調減少し、距離ａ２からａ３までの間の接続部１５ｂにおいて極小となった後、距離ａ４で露出領域４４に到達するまで単調増加している。この様な濃度勾配は、不純物拡散時におけるＮ−半導体層２の露出領域４２，４４を不連続とすることにより形成される。
【００６９】
本実施の形態によれば、アバランシェ電流が分離アノード領域１５から接続部１５ｂに回り込んで流れる際の抵抗成分が大きくなるので、電圧降下をより効果的に生じさせることができる。特に、濃度勾配によって抵抗成分を大きくするので、不純物拡散時におけるパターニングの精度を上げることなく、所望の抵抗成分を得ることができる。
【００７０】
なお、本実施の形態では、分離アノード領域１５及び主アノード領域１６を接続する突出部１５ａとして、二等辺三角形形状の突出部１５ａが分離アノード領域１５に形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、その様なアノード接続領域としては、主アノード領域１６に突出部を設けたり、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設けても良い。
【００７１】
図１０（ａ）〜（ｃ）は、本発明の実施の形態２によるＰＩＮダイオード１０の他の構成例を示した平面図である。図９のＰＩＮダイオード１０と比較すれば、分離アノード領域１５及び主アノード領域１６の形状が異なっている。図１０（ａ）には、主アノード領域１６の直線部Ｂ４に突出部を設ける場合が示されている。この突出部は、主アノード領域１６から分離アノード領域１５に近づくほど幅が狭くなる形状からなり、横方向の拡散領域で分離アノード領域１５に接触している。
【００７２】
図１０（ｂ）には、互いに対向するように分離アノード領域１５及び主アノード領域１６の両領域に突出部を設ける場合が示されている。この例では、横方向の拡散領域で各突出部が接触している。つまり、これらの突出部からなるアノード接続領域は、アノード接続領域を介して分離アノード領域１５から主アノード領域１６へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されている。
【００７３】
図１０（ｃ）には、分離アノード領域１５に円形形状の突出部を設ける場合が示されている。この突出部も、二等辺三角形形状の突出部１５ａの場合と同様に、分離アノード領域１５から主アノード領域１６に近づくほど幅が狭くなる形状からなり、横方向の拡散領域で主アノード領域１６に接触している。
【００７４】
また、本実施の形態では、アノード領域の終端構造として複数のＦＬＲ１４が形成される場合の例について説明したが、本発明はこれに限られるものではない。例えば、耐圧を上げるために、分離アノード領域１５の外側にＳＩＰＯＳ層を形成しても良い。ＳＩＰＯＳ（Semi-Insulating POlycrystalline Silicon）層は、多結晶シリコンに酸素を混入させた半絶縁性の膜であり、ＳＩＰＯＳ層内の可動キャリアが電界分布の乱れを補償するので、耐圧を向上させることができる。或いは、アノード電極１７を酸化膜１３上で半導体基板１１の外縁側に伸展させることによって、アノード領域の端部における耐圧を向上させるＦＰ（Field Plate）の技術とＦＬＲとを組み合わせたものも本発明には含まれる。
【符号の説明】
【００７５】
１ Ｎ＋半導体層
２ Ｎ−半導体層
３ ストッパー領域
１０ ＰＩＮダイオード
１１ 半導体基板
１２ 等電位電極
１３ 酸化膜
１４ ＦＬＲ
１５ 分離アノード領域
１５ａ 突出部
１５ｂ 接続部
１６ 主アノード領域
１７ アノード電極
１８ カソード電極
Ｂ１ 分離アノード領域のコーナー部
Ｂ２ 分離アノード領域の直線部
Ｂ３ 主アノード領域の曲線部
Ｂ４ 主アノード領域の直線部
【特許請求の範囲】
【請求項１】
Ｎ型の第１半導体層及び不純物濃度が第１半導体層よりも低いＮ型の第２半導体層からなる半導体基板と、
第１半導体層の外面上に形成されたカソード電極と、
第２半導体層の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域、分離アノード領域及びアノード接続領域と、
上記主アノード領域上に形成されたアノード電極とを備え、
上記主アノード領域は、４辺が直線部からなり、４頂点が略円弧状の曲線部からなる略矩形の外縁を有し、
上記分離アノード領域は、上記主アノード領域の外縁に沿って環状に形成され、
上記アノード接続領域は、互いに対向する上記分離アノード領域の内縁及び上記直線部のいずれか一方を突出させ、他方に点接触させる形状からなることを特徴とするＰＩＮダイオード。
【請求項２】
上記アノード接続領域は、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する三角形形状からなることを特徴とする請求項１に記載のＰＩＮダイオード。
【請求項３】
上記アノード接続領域は、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する円弧状の外形を有することを特徴とする請求項１に記載のＰＩＮダイオード。
【請求項４】
１つの上記直線部に対し、２以上の上記アノード接続領域が一定間隔で配置されていることを特徴とする請求項１又は２に記載のＰＩＮダイオード。
【請求項５】
第２半導体層の外面における不純物濃度であって、上記アノード接続領域を介して上記分離アノード領域から上記主アノード領域へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されていることを特徴とする請求項１又は２に記載のＰＩＮダイオード。
【請求項６】
上記濃度勾配は、不純物拡散時における第２半導体層の露出領域を不連続とすることにより形成されることを特徴とする請求項５に記載のＰＩＮダイオード。
【請求項１】
Ｎ型の第１半導体層及び不純物濃度が第１半導体層よりも低いＮ型の第２半導体層からなる半導体基板と、
第１半導体層の外面上に形成されたカソード電極と、
第２半導体層の外面からＰ型不純物を選択的に拡散させて形成された主アノード領域、分離アノード領域及びアノード接続領域と、
上記主アノード領域上に形成されたアノード電極とを備え、
上記主アノード領域は、４辺が直線部からなり、４頂点が略円弧状の曲線部からなる略矩形の外縁を有し、
上記分離アノード領域は、上記主アノード領域の外縁に沿って環状に形成され、
上記アノード接続領域は、互いに対向する上記分離アノード領域の内縁及び上記直線部のいずれか一方を突出させ、他方に点接触させる形状からなることを特徴とするＰＩＮダイオード。
【請求項２】
上記アノード接続領域は、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する三角形形状からなることを特徴とする請求項１に記載のＰＩＮダイオード。
【請求項３】
上記アノード接続領域は、上記分離アノード領域の内縁及び上記直線部のいずれか一方からの距離に応じてその幅が減少する円弧状の外形を有することを特徴とする請求項１に記載のＰＩＮダイオード。
【請求項４】
１つの上記直線部に対し、２以上の上記アノード接続領域が一定間隔で配置されていることを特徴とする請求項１又は２に記載のＰＩＮダイオード。
【請求項５】
第２半導体層の外面における不純物濃度であって、上記アノード接続領域を介して上記分離アノード領域から上記主アノード領域へ至る電流経路上に、不純物濃度を極小化させる濃度勾配が形成されていることを特徴とする請求項１又は２に記載のＰＩＮダイオード。
【請求項６】
上記濃度勾配は、不純物拡散時における第２半導体層の露出領域を不連続とすることにより形成されることを特徴とする請求項５に記載のＰＩＮダイオード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１７１４０１（Ｐ２０１１−１７１４０１Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３１９５７（Ｐ２０１０−３１９５７）
【出願日】平成２２年２月１７日（２０１０．２．１７）
【特許番号】特許第４５００８９２号（Ｐ４５００８９２）
【特許公報発行日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１７日（２０１０．２．１７）
【特許番号】特許第４５００８９２号（Ｐ４５００８９２）
【特許公報発行日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
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