【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】Ｉ／Ｏラインを駆動するドライバ回路の遠近端差に起因するリードデータの信号品質低下を抑制する。
【解決手段】
メモリセルから読み出されたリードデータを伝達するためのＩ／ＯラインＭＩＯと、リードデータに基づいてＩ／ＯラインＭＩＯを駆動する複数のドライバ回路ＭＤと、Ｉ／ＯラインＭＩＯに伝達されたリードデータを受け付けるリード回路２００と、Ｉ／ＯラインＭＩＯに接続され、Ｉ／ＯラインＭＩＯに伝達されたリードデータを増幅するアシスト回路４００とを備える。アシスト回路４００は、リード回路２００から見て、複数のドライバ回路ＭＤに含まれる所定のドライバ回路よりも遠くに配置されている。これにより、比較的長いＩ／Ｏラインを有するメモリにおいても信号レベルを急速に変化させることが可能となる。 （もっと読む）

【課題】感知増幅器アーキテクチャーを有する半導体メモリを提供する。
【解決手段】複数の第１データセンスアンプと複数の第２データセンスアンプと複数のメモリバンクとを含む半導体メモリ装置において、第１データセンスアンプは、ビットラインセンスアンプに連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。第２データセンスアンプは、ビットラインセンスアンプに連結される第２タイプのデータラインと連結され、電流感知増幅器及び電圧感知増幅器で構成される。複数のメモリバンクは、第１タイプのデータラインに連結された第１部分と、第２タイプのデータラインに連結された第２部分とから成り、第１部分は、第２部分よりも半導体メモリ装置のデータパッドの近くに配置される。 （もっと読む）

【課題】データ読出しの信頼性に優れた半導体記憶装置を提供する。
【解決手段】ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２、３２、およびキャパシタ８２、９２、リファレンスセルに参照電位を供給する電位線１８を備えている。キャパシタ２２およびキャパシタ３２は、それぞれリファレンスセル２０およびリファレンスセル３０内に設けられている。一方、キャパシタ８２およびキャパシタ９２は、リファレンスセルおよびメモリセルと別に設けられたダミーセル８０およびダミーセル９０内にそれぞれ設けられている。キャパシタ８２およびキャパシタ９２の一端は、電位線１８に電気的に直接接続されている。 （もっと読む）

【課題】独立的なデータ処理が要求される応用素子を備えた外部装置と多様なマルチメディア機能を行うことができるマルチポートメモリ素子を提供する。
【課題を解決するための手段】コア領域の中央部に配置し、各々互いに目標の異なる外部装置と独立的な通信を行うための複数のポートと、該ポートを基準に前記コア領域の上部及び下部にそれぞれ一定個数分だけ行方向に配置された複数のバンクと、前記ポートと前記バンクとの間にそれぞれ行方向に配置され、前記ポートと前記バンクとの間に独立的なデータの伝送を行うように提供する第１及び第２グローバルデータバスと、前記第１及び第２グローバルデータバスと前記バンクとの間、前記第１及び第２グローバルデータバスと前記ポートとの間にデータの伝送を行うように提供する第１及び第２ローカルデータバスとを備える。 （もっと読む）

【課題】 ＤＲＡＭ装置における端メモリセルマットの面積を小さくすること。
【解決手段】 端メモリセルマット２０のメモリセルを通常メモリセルマット１０のメモリセルよりも敢えて面積の大きなタイプにし、フォールデットビット線構造の利点をオープンビット線構造に持ち込むことを可能とする。それにより、端メモリセルマット２０全体としては、面積を小さくすることができる。例えば、通常メモリセルマット１０のメモリセルを６Ｆ^２セルとする一方、端メモリセルマット２０のメモリセルを８Ｆ^２セルとする。 （もっと読む）

【課題】 チップ面積の増大を防止しつつリフレッシュ動作に必要な電流を低減可能な半導体記憶装置を提供する。
【解決手段】 本発明の半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣからなる単位ブロック１０と、複数のセンスアンプＳＡを含む２つのセンスアンプ列１１Ｌ、１１Ｒと、複数のビット線ＢＬとセンスアンプ列１１Ｌ、１１Ｒの間の接続状態を切り替えるスイッチ手段１２Ｌ、１２Ｒと、複数のビット線ＢＬの略中央部に配置され各々のビット線ＢＬを接続又は切断するように切り替えるスイッチ手段１２Ｃと、リフレッシュ動作に際しスイッチ手段１２Ｃにより複数のビット線ＢＬが切り離された状態とし、単位ブロック１０を２つの領域１０Ｌ、１０Ｒに分割し、選択ワード線が含まれる側のスイッチ手段及びセンスアンプ列を用いてリフレッシュ動作を行うように制御するリフレッシュ制御手段を備える。 （もっと読む）

【課題】 低電圧が入力される状態でも高速に動作し、ブリード電流を発生させず消費電力を減少させることができる半導体メモリ装置を提供すること。
【解決手段】 第１ノーマルキャパシタ及び第１ノーマルＭＯＳトランジスタを装備する第１ノーマルセルと、第２ノーマルキャパシタ及び第２ノーマルＭＯＳトランジスタを装備する第２ノーマルセルと、レファレンスキャパシタ、第１レファレンスＭＯＳトランジスタ（ＲＴ１）、第２レファレンスＭＯＳトランジスタ（ＲＴ２）及びスイッチ用ＭＯＳトランジスタ（ＲＥＴＦ）を備えるレファレンスセルとを備え、
レファレンスＭＯＳトランジスタ（ＴＲ１、ＴＲ２）及びスイッチ用ＭＯＳトランジスタ（ＲＥＴＦ）がノーマルＭＯＳトランジスタと同じパターンにレイアウトされ、且つ、レファレンスキャパシタがノーマルキャパシタと同じパターンに形成されて、セルアレイ領域が構成される。 （もっと読む）