【課題】ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減する。
【解決手段】少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲート（またはソース及びドレイン）が接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレイン（またはゲート）の電位が制御されることで前記少数キャリアが実質的に存在しないトランジスタの容量値の制御を行う半導体装置とする。前記少数キャリアが実質的に存在しないトランジスタは、ワイドギャップ半導体により設けられていればよい。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】リフレッシュコマンドが入力された場合、活性化ワード線アドレスを最適に選択できる半導体記憶装置を提供する。
【解決手段】８Ｂａｎｋを備える半導体記憶装置は、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域に分かれる。リフレッシュ動作時、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域のワード線が活性化され、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域のワード線が活性化される。活性化されたセンスアンプ列に接続されるＶＳＳＳＡパッドは、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、パッド３０１、３０３、３１１及び３１３、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、パッド３０２、３０４、３１２及び３１４であり、ＶＳＳＳＡパッドへの電流集中を抑制する。 （もっと読む）

【課題】データバスのデータ伝播特性が改善された半導体記憶装置を提供する。
【解決手段】チップの中央領域ＣＥＮの周囲に配置されるメモリアレイの配置を工夫することによりデータバスの総延長を低減させることができる。中央領域ＣＥＮに対して点対称な位置にある２つのメモリアレイの一方を下位のＤＱ端子に対応するメモリアレイとし、他方を上位ＤＱ端子に対応するメモリアレイとする。好ましくは、上位ＤＱ端子に対応するメモリアレイと下位ＤＱ端子に対応するメモリアレイとをそれぞれ集合配置する。 （もっと読む）

【課題】感知増幅器アーキテクチャーを有する半導体メモリを提供する。
【解決手段】複数の第１データセンスアンプと複数の第２データセンスアンプと複数のメモリバンクとを含む半導体メモリ装置において、第１データセンスアンプは、ビットラインセンスアンプに連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。第２データセンスアンプは、ビットラインセンスアンプに連結される第２タイプのデータラインと連結され、電流感知増幅器及び電圧感知増幅器で構成される。複数のメモリバンクは、第１タイプのデータラインに連結された第１部分と、第２タイプのデータラインに連結された第２部分とから成り、第１部分は、第２部分よりも半導体メモリ装置のデータパッドの近くに配置される。 （もっと読む）

【課題】本発明は、このような事情に鑑みてなされたもので、高精度の閾値電圧制御が必要なMOSトランジスタに対し、従来に比較して閾値電圧の製造バラツキを低減させ、かつチップ面積を従来と同様とする半導体装置を提供する。
【解決手段】本発明の半導体装置は、ｎ型のウェルNW１内に高精度の閾値電圧制御が必要なｐＭＯＳトランジスタ1−P1a、1−Ｐ1bを形成する際、ウェルNW１の外縁50あるいは51からの距離を大きくし、この空いた領域に、ｐＭＯＳトランジスタ1−P1a、1−P1bのように高精度の閾値電圧制御が必要のないMOSトランジスタ1−P3a、1−P4a、1−P3b、1−P4bを形成することで、不純物濃度の均一な領域において、高い閾値電圧制御の必要なMOSトランジスタの閾値電圧の制御性を向上させ、かつ外縁50あるいは51近傍の不純物濃度が不均一な領域に高精度の閾値電圧制御の必要がないMOSトランジスタを形成することで、ウェル内を有効に用いている。 （もっと読む）

DRAMメモリ用の列選択およびデータバス事前充電信号インタロック方式を提供する。信号インタロックシステムは、データを共通読取データバスに結合するための列選択信号と、読取データバス事前充電デバイスを使用不能にするための読取データバス事前充電ディセーブル信号とを生成するための、DRAMメモリの各バンクに関連する列読取イネーブル回路を含む。各列読取イネーブル回路は、読取り動作中に少なくとも1つの列選択信号パルスと読取データバス事前充電ディセーブルパルスとを生成するための、調整可能コンポーネントを有するパルス生成器回路を含む。パルス生成器回路は、列選択パルスが読取データバス事前充電ディセーブルパルスに対して常にネストされることを保証する。したがって、アクティブな列選択デバイスとアクティブな読取データバス事前充電デバイスの間にオーバラップは存在しない。
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【課題】チップの中央に周辺回路が集中配置されたフロアプランを有する半導体記憶装置において、入出力データ幅による回路特性の変化を抑制する。
【解決手段】バス領域１２１，１２２と、中心線Ａに沿って配置された第３のバス領域１２３と、辺１０１とバス領域１２１との間に配置されたセル領域１１１と、辺１０２とバス領域１２２との間に配置されたセル領域１１２と、バス領域１２１，１２２間に配置され、バス領域１２３から見て辺１０３，１０４側にそれぞれ配置されたセル領域１１３，１１４と、バス領域１２３に沿って配置されたデータ入出力パッド列ＤＱ０〜ＤＱ１５とを備える。本発明によれば、入出力データ幅を変更してもデータ入出力バスの遠近端差はほとんど変化しない。したがって、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。 （もっと読む）

集積回路（ＩＣ）パッケージは、インタフェースダイおよび別個のストレージダイを含む。インタフェースダイは、外部メモリコントローラからメモリアクセスコマンドを受信する同期インタフェースを有するとともに、メモリアクセスコマンドに対応する行制御信号および列制御信号を出力するクロックレスメモリ制御インタフェースを有する。ストレージダイは、複数の独立アクセス可能なストレージアレイおよびクロックレスメモリ制御インタフェースから行制御信号および列制御信号を受信する、対応するアクセス制御インタフェースを有し、アクセス制御インタフェースはそれぞれ、メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路を含む。
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【課題】周辺装置等を相互接続するために、複数の独立アレイの隣接する列と列の間を通る伝導体層を備える。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルのアレイと、メモリセルのアレイにデータを書き込み、メモリセルのアレイからデータを読み出すための複数の周辺装置であって、プログラム可能な複数のマルチプレクサセルを含む複数の周辺装置と、電源と、複数のパッドと、複数のメモリセル、複数の周辺装置、電源及び複数のパッドの間を相互接続する伝導体層と、を具えている。メモリセルのアレイは、行と列に配置されて、複数の独立アレイを形成しており、複数の独立アレイは、複数のアレイブロックに構成され、複数の周辺装置は、独立アレイの隣接する行と行の間に配置された複数のセンス増幅器と、独立アレイの隣接する列と列の間に配置された複数の行デコーダとを有している。 （もっと読む）

【課題】大規模半導体メモリデバイスに適切に電力を供給する手段を提供する。
【解決手段】本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、基準電圧を生成する電圧基準回路と、ダイナミックランダムアクセスメモリに電力を供給するために、供給電圧を増幅する複数の電力増幅器であって、基準電圧に応答し、１よりも大きなゲインを有する複数の電力増幅器と、複数の電力増幅器を制御する制御信号を生成する制御回路と、を有している。また、本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、外部から供給された電圧から基準電圧を生成する回路と、第１バス及び第２バスで利用可能な内部供給電圧を生成するために、１単位よりも大きなゲインで基準電圧を増幅するための増幅器と、 増幅器を制御するための制御信号を生成する制御ロジックと、を有している。 （もっと読む）

【課題】経済的な方法でより高密度なメモリを実現する。
【解決手段】本発明のメモリは、複数のメモリセルと、複数のパッドと、複数のメモリセルと複数のパッドとの間でデータを送信するための複数の周辺装置と、複数の供給電圧を生成する複数の電圧源と、複数の供給電圧を送給する電力分配バスと、電力分配バスの一部を形成するリードフレームを有し、メモリを密閉するパッケージと、を具えている。また、電力分配バスの一部を形成するリードフレームは、接地用バスを形成する。 （もっと読む）

【課題】 電力増幅器は全てが一度にオン又はオフするのではなく、グループで適宜制御される。この制御により電力増幅器の数を減らすことができる。
【解決手段】本発明は、アレイブロックに分割されたアレイを有するダイナミックランダムアクセスメモリ用の電圧レギュレータであって、基準電圧を生成するための電圧基準回路と、幾つかの電力増幅器が幾つかのアレイブロックに電力を供給するように配置され、供給電圧を増幅させるための複数の電力増幅器と、その電力増幅器に接続されたアレイブロックが動作禁止状態のとき、電力増幅器を動作禁止状態にする制御回路と、を具えている。 （もっと読む）

【課題】集積回路メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の設計に於いて、ソリッドステート装置を密閉する方法を提供する。
【解決手段】結合パッドにリードフレームが接続される型式のソリッドステート装置を密閉する方法であって、密閉処理中、タイバーをリードフィンガーの支持体として供することを特徴とする。また、リードフレームの一部分は、ソリッドステート装置の電気回路の一部を形成するのが好ましい。また、タイバーを切断する工程を含むのが好ましい。 （もっと読む）

【課題】経済的な方法でより高密度なメモリを実現する。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルからなる複数の独立アレイであって、それらを通って延びるディジット線を有する複数の独立アレイと、ディジット線を用いて、メモリセルについてデータの書込みとデータの読出しを行なう複数の周辺装置であって、該周辺装置は、ディジット線上の信号を感知する複数のセンス増幅器を具えており、該センス増幅器は、メモリセルに書き込まれるデータ信号の大きさよりも大きな制御信号によって制御される複数の周辺装置と、複数の供給電圧を生成する電源と、複数の供給電圧を、複数の独立アレイ及び周辺装置に送給する電力分配バスと、を具えている。 （もっと読む）

【課題】大容量メモリの供給電圧を安定化するために過電圧・過少電圧センサを用いる。
【解決手段】本発明のダイナミッタランダムアクセスメモリは、メモリセルのアレイと、メモリセルにデータを書き込み、メモリセルからデータを読み出すための複数の周辺装置と、外部電圧に応答して、アレイと複数の周辺装置が使用するための複数の供給電圧を生成する複数の電圧源であって、その１つは、出力電圧を生成する電圧発生器を含んでいる、複数の電圧源と、出力電圧に応答して、出力電圧が第１の設定範囲内にあるかどうかを示す過電圧信号と過少電圧信号とを生成するための電圧検出回路と、過電圧信号及び過少電圧信号に応答して、電圧発生器の安定性の表示を提供するための論理回路と、を具えている。 （もっと読む）

【課題】経済的な方法でより高密度なメモリを実現する。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルの複数の独立アレイであって、行と列に配置されて、複数のアレイブロックを形成する複数の独立アレイと、複数のセンス増幅器を有し、複数のメモリセルについて、情報の書込みと読出しを行なう複数の周辺装置と複数の周辺装置を制御する冗長信号を生成するロジックと、電源と、複数のパッドと、を有しており、金属伝導体の第１層と第２層のみが、複数のメモリセル、複数の周辺装置、ロジック、電源、及び複数のパッドの間の相互接続をもたらしており、冗長信号は、センス増幅器を経由して第２金属層に送られる。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備えたダイナミック型半導体記憶装置等を提供する。
【解決手段】第１クロック信号を遅延回路で遅延させた第２クロック信号を形成する。上記第２クロック信号により形成された第３クロック信号と上記第１クロック信号とを位相比較して形成した制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する。上記第２クロック信号に応答するメモリ回路を含む内部回路を設ける。第１リードから第１電位の第１電源電位を第１供給部に供給する。第２リードから第１電位の第２電源電位を第２供給部に供給する。上記内部回路は上記第１供給部からの上記第１電位を受け、上記遅延回路は上記第２供給部からの上記第１電位を受ける。 （もっと読む）