コンピュータシステムデバイスのための光配線
本発明の種々の実施形態は、コンピュータシステム構成要素間におけるオンチップ通信にもオフチップ通信にも使用可能な光配線に関する。本発明の一実施形態において、光配線(108)は、複数のオンチップ導波路(308)を含む。更に、光配線は、複数のオフチップ導波路(310,620)、及び少なくとも１つの光電変換器(306)を含む。少なくとも１つの光電変換器(306)は、複数のオンチップ導波路の一部に光学的に結合することができ、複数のオフチップ導波路の一部に光学的に結合することができ、かつ、少なくとも１つのコンピュータシステム構成要素(615-618)と電気的に通信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンピュータシステムデバイスにおいて、オンチップ通信にも、コンピュータシステム構成要素間におけるオフチップ通信にも使用することが可能な光配線に関する。
【背景技術】
【０００２】
１９６０年代半ば、半導体製造業者は、集積回路上に作成されるトランジスタのような回路の密度は、毎１８ヶ月ごとに２倍になると考えていた。この傾向はその後も続き、現在では、「ムーアの法則」と呼ばれている。トランジスタ密度は概ね、コンピュータ処理能力と考えることができ、これは、言い換えるなら、データ処理速度に対応する。ムーアの法則は当初、観測結果として作られたが、時を経てムーアの法則は次第に、コンピュータ処理能力増大の背景となる基礎的な原動力として、半導体産業に広く受け入れられた。その結果、半導体製造業者は、チップ部品のサイズをマイクロスケール、及びナノスケールの寸法にまで縮小する種々の技術を開発した。コンピュータシステムのコンピュータシステムアーキテクチャ（その幾つかの例は、メモリモジュール、シングルコアプロセッサデバイス、又はマルチコアプロセッサデバイスである）は、ムーアの法則を維持しながらも、種々の制限に遭遇している。
【０００３】
マルチコアシステムの例は、遭遇した問題の一部に過ぎない。近年、半導体産業は、「コア」と呼ばれる２以上のサブプロセッサを含む種々のプロセッサを開発した。例えば、デュアルコアプロセッサは２つのコアを含み、クワッドコアプロセッサは４つのコアを含む。通常、それらのコアは集積され、システムの他の部分に対する同じ配線を共用し、かつ、独立して動作することができる。半導体製造業者は、シングルコアのトランジスタ密度を向上させることも可能ではあるが、電力消費が非効率になることから、その方向へは動かなかった。代わりに、半導体製造業者は、単一ダイ上にパッケージングされるコアの数を増加させた。ダイは一層の半導体材料であり、その上に集積回路（「チップ」）が形成される。しかしながら、そのようなマルチコアチップを必要とする厳しい要件のデータ集約型アプリケーションにとって、能力向上を維持するための重要な問題として、オンチップ通信、及びオフチップ通信が浮上してきた。計算帯域幅は、増加するコアの数に比例して直線的に増加するが、マルチコアチップにおいて最上級の金属ワイヤを使用して通信可能なデータの速度は、それに比べて非常に遅い速度でしか増加しない。また、チップの縁に沿って設けられたピンを通じてチップ外でデータを通信することが出来る速度も、計算帯域幅に比べて非常に遅い速度でしか増加せず、実現可能な帯域幅は、オンチップ通信、及びオフチップ通信のエネルギーコストによって大幅に制限される。その結果、コンピュータアーキテクチャは現在、交差路にあり、物理学者、及びエンジニアは、オンチップ通信、及びオフチップ通信に金属ワイヤを使用する代替手段を捜している。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の種々の実施形態は、オンチップ通信にも、コンピュータシステム構成要素間におけるオフチップ通信にも使用可能な光配線に関する。本発明の一実施形態において、光配線は、複数のオンチップ導波路を含む。さらに、光配線は、複数のオフチップ導波路、及び少なくとも１つの光電変換器を含む場合がある。少なくとも１つの光電変換器は、複数のオンチップ導波路の一部に光学的に結合されることがあり、さらに複数のオフチップ導波路の一部に光学的に結合されることがあり、さらに、少なくとも１つのコンピュータシステム構成要素と電気的に通信することがある。
【図面の簡単な説明】
【０００５】
【図１】本発明の種々の実施形態による積層型計算装置を示す断面図である。
【図２】本発明の種々の実施形態による計算装置の種々の構成要素を示す概略図である。
【図３】本発明の種々の実施形態による、図１に示した計算装置の４つのダイ層を示す分解斜視図である。
【図４Ａ】本発明の種々の実施形態によるプロセッサダイのクラスタを示す図である。
【図４Ｂ】本発明の種々の実施形態によるメモリダイのタイルを示す図である。
【図５】本発明の種々の実施形態による図４Ａ〜図４Ｂに示したクラスタ、及びタイルの種々の構成要素間における情報のやり取りを示す概略図である。
【図６】本発明の種々の実施形態による、図１に示した計算装置の４つのダイ層を示す拡大分解斜視図である。
【図７Ａ】本発明の種々の実施形態によるオプティカルダイを示す概略図である。
【図７Ｂ】本発明の種々の実施形態による図７Ａに示したオプティカルダイの一領域を拡大したものを示す概略図である。
【図７Ｃ】本発明の種々の実施形態による、図７Ｂにおいてライン７Ｃ−７Ｃに沿って切断して見たときのオンチップリッジ型導波路の一部を示す断面図である。
【図７Ｄ】本発明の種々の実施形態による２つのほぼ平行なフォトニック結晶導波路の一部を示す平面図である。
【図８】本発明の種々の実施形態による電磁放射源を示す概略図である。
【図９Ａ】本発明の種々の実施形態による光電変換器を示す概略図である。
【図９Ｂ】本発明の種々の実施形態による光電変換器を示す概略図である。
【図１０】本発明の種々の実施形態による光電変換器の変換器ブロックの種々の構成要素を示す概略図である。
【図１１】本発明の種々の実施形態による光電変換器のデータ／制御ブロックを示す概略図である。
【図１２】本発明の種々の実施形態による３つのデータ／制御ブロックを示す概略図である。
【図１３】本発明の種々の実施形態による結束導波路変調器／検出器の拡大したものを示す概略図である。
【図１４】本発明の種々の実施形態によるオフチップ通信ハブを示す図である。
【図１５】本発明の種々の実施形態によるブロードキャストを示す図である。
【図１６Ａ】本発明の種々の実施形態による符号化されていない通信路においてデータを符号化するために使用される導波路マイクロリングシステムを示す図である。
【図１６Ｂ】本発明の種々の実施形態による、導波路から符号化されたチャネルを抽出するために使用される導波路マイクロリングシステムを示す図である。
【図１７】本発明の種々の実施形態によるマイクロリングを示す概略図である。
【図１８Ａ】本発明の種々の実施形態による４クラスタ積層型計算装置の例を示す概略図である。
【図１８Ｂ】本発明の種々の実施形態による図１８Ａに示した調停システムの概略図である。
【図１９】本発明の種々の実施形態による調停システムを示す図である。
【発明を実施するための形態】
【０００６】
本発明の種々の実施形態は、光配線に関する。光配線は、コンピュータシステム構成要素（例えば、コア、クラスタ、メモリコントローラ）間におけるオンチップ光配線を提供する。さらに、光配線は実施形態によっては、外部装置上のコンピュータシステム構成要素へのオフチップ光配線をさらに提供する場合がある。本発明の種々の実施形態はさらに、ナノフォトニック部品を含む場合があり、それらは通常、一波長未満、又は１マイクロメートル未満の寸法を有する種々の構成要素を含む。
【０００７】
こうした光配線によれば、オフチップでのデータの通信速度を、チップの縁に沿って配置される従来のピンに比べて高速化することが可能となり、より広い計算帯域幅が得られ、、従来の金属ワイヤに比べてオンチップ通信、及びオフチップ通信のためのエネルギー消費を低減することができ、また、追加の構成要素を収容するために配線を拡大縮小することが可能となり、例えば任意数のコアを有するプロセッサを収容することが可能となる。光配線のアーキテクチャは、非遮蔽的な、短い待ち時間で、かつ再構成可能なナノフォトニック・マイクロリングを使用して実施することができ、広い帯域幅、及び少ない待ち時間を提供し、最大計算帯域幅においてさえ、非常に低い電力消費を提供する。さらに、コンピュータシステムデバイスのアーキテクチャは、全てのメモリがメモリコントローラの近くに、又はプロセッサの直ぐ近くに配置されるように構成されることがある。本発明の種々の実施形態に従って構成されるオプティカルダイを使用するマルチコアベースの計算装置は、約２０テラバイト／秒の速度で動作する場合がある。
【０００８】
下記の説明において、「フォトニック」、及び「光学的に」という用語は、電磁スペクトルの可視部分のみに限られない波長を有する従来の、及び／又は量子化されたＥＲを使用して動作する装置を意味する。以下に記載する種々のフォトニックスイッチ、及びスイッチ装置実施形態において、同じ材料を含む構造的に同様の多数の構成要素には、同じ参照符号が付され、説明を簡潔にするために、それらの構造、及び態様について説明は繰り返さない。
【０００９】
マルチコア積層型計算装置
図１は、本発明の種々の実施形態による光配線を使用するマルチコア積層型計算装置である、例示的コンピュータデバイス（「計算装置」）１００を示す断面図である。計算装置１００は、プロセッサダイ１０２、メモリコントローラ／ディレクトリ／Ｌ２ダイ（「メモリコントローラダイ」）１０４、アナログ電子回路ダイ１０６、オプティカルダイ１０８、及びパッケージ１１６の中に積層された４つのメモリダイ１１０〜１１３を含む。積層されるメモリダイ１１０〜１１３は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような揮発性メモリであっても、不揮発性メモリであっても、あるいは揮発性メモリと不揮発性メモリの任意の組み合わせであってもよい。特に、積層されるメモリダイ１１０〜１１３は、８ギガバイト（ＧＢ）のＤＲＡＭであってもよい。計算装置１００は、プロセッサダイ１０２の上面に配置されたヒートシンク１１８、並びに、メモリコントローラダイ１０４からアナログ電子回路ダイ１０６、及びオプティカルダイ１０８を通じて４つのメモリダイ１１０〜１１３まで延びる４つのスルーバイア１２０〜１２３により表された多数（例えば、数百個）のバイアをさらに含む。
【００１０】
ダイ１０２、１０４、１０６、１０８、及び１１０〜１１３は、約２５〜約５０マイクロメートルの範囲の厚みを有することができる。ヒートシンク１１８は、プロセッサダイ１０２の計算処理により発生した熱を放散する働きをし、スルーバイア１２０〜１２３は、メモリダイ上のメモリコントローラを４つのメモリダイ１１０〜１１３にそれぞれ電気的に相互接続する金属被覆されたバイア、又はシリコン充填されたバイアであってもよい。メモリコントローラダイ１０４の中に配置されたメモリコントローラは、メモリダイ１１０〜１１３へ向かうデータ、及びメモリダイ１１０〜１１３から到来するデータの流れを管理するとともに、外部装置（図示せず）へ向かうデータ、及び外部装置から到来するデータの流れを管理する。オプティカルダイ１０８は、外部光配線１２４、及び１２６のような外部光配線を有するため、他のダイよりも大きく、これらの外部光配線は、データが符号化された電磁波を計算装置１００へ伝送したり、計算装置１００から伝送するために使用されることがある。オプティカルダイは、約２４ｍｍ×２４ｍｍのサイズを有するが、この寸法は、実施形態によって変更してもよい。オプティカルダイ１０８とメモリダイ１１０の上面との間に、さらに、ダイアモンド層１３０が配置される場合がある。ダイアモンド層１３０は、約１〜１０マイクロメートルの厚みを有することができ、プロセッサダイ１０２、及びメモリコントローラダイ１０４により生成された熱を放散し、消失させるために使用される場合がある。
【００１１】
図１に示した三次元ダイ積層体によれば、オプティカルダイ１０８を電気的ダイ１０２、及び１０４に強固に結合させることが可能となり、短い待ち時間でメモリダイ１１０〜１１３にアクセスする機能が得られ、また、積層体における隣接するダイ１０２、１０４、及び１１０〜１１３にわたってクラスタロジック、及びメモリを分散させることにより、クラスタ内の電気的配線を従来の装置に比べて短くすることが可能となる。特に、メモリダイをメモリコントローラの近くに積み重ね、種々のメモリ層を貫通して延びるバイアを使用することで、従来のメモリをメモリコントローラに接続するために使用される非常に長く、高い抵抗値を有する配線に比べて、短い長さ、及び低い抵抗値の配線が得られる。その結果、計算装置１００のダイ間において電気信号の伝送に必要となる電力、又は負荷は、従来のメモリをメモリコントローラに接続するために必要とされる電力に比べて大幅に少なくなる。
【００１２】
図２は、本発明の種々の実施形態により相互接続された計算装置１００のダイ１０２、１０４、及び１０８の種々の構成要素を示す概略図である。プロセッサダイ１０２は、クラスタ２０２〜２０４にそれぞれ示されるように、各クラスタが４つのコアのクラスタとして構成されるマルチコアプロセッサである。各コアは、図４を参照して後で説明されるように、プライベート第１レベル（「Ｌ１」）命令キャッシュ（図示せず）、及びプライベートＬ１データキャッシュ（図示せず）を含む。クラスタ２０２〜２０４はそれぞれ、Ｌ２キャッシュ２０６〜２０８により示されるプライベート共有第２レベル（「Ｌ２」）キャッシュ、及びメモリコントローラ２１０〜２１２により示される関連メモリコントローラを有する。メモリコントローラ２１０〜２１２はそれぞれ、クラスタ２０２〜２０４へ向かうデータ、及びクラスタ２０２〜２０４から到来するデータの流れを制御する。Ｌ２キャッシュ、及びメモリコントローラは、プロセッサダイ１０２に隣接するメモリコントローラダイ１０４に配置される。図２に示すように、オプティカルダイ１０８の光配線２１４によれば、クラスタ２０２〜２０４に関連するＬ２キャッシュ２０６〜２０８を互いに光通信させることができ、かつメモリコントローラ２１０〜２１２とも光通信させることが可能な配線が得られる。また、図２から分かるように、メモリコントローラ２１０〜２１１は、オフチップのデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）２１６〜２１８のような外部メモリモジュールと光通信することが可能である。クラスタ２０２〜２０４は、ＤＩＭＭ２１６〜２１８のそれぞれと電気的に、又は光学的に通信することができる。
【００１３】
プロセッサダイ１０２の各クラスタは、メモリコントローラダイ１０４上に配置された対応するメモリコントローラを有し、プロセッサダイ１０２の能力を拡大縮小する帯域幅を得るために、各メモリコントローラは、積層されたメモリダイ１１０〜１１３に接続され、又はオフチップメモリへの光接続を駆動する。クラスタはさらに、オプティカルダイ１０８を通して互いに光学的に接続され、広い帯域幅、少ない待ち時間、及び非常に少ない電力消費を提供する。従って、積層型計算装置１００を自由に使用することが可能なプログラマは、高度な並列処理を表現することができ、ローカリティの問題に束縛されることはなく、従って、並列プログラム開発の難易度は大幅に低減される。さらに、計算装置１００のアーキテクチャによれば、１フロップ当たり１バイトの帯域幅をＤＲＡＭに与えることが出来る場合がある。
【００１４】
メモリダイ１１０〜１１３のそれぞれについて８ＧＢのＤＲＡＭを選択した場合、積層されるメモリは、３２ギガバイトのＤＲＡＭを備え、当該ＤＲＡＭは、バイア１２０〜１２３のようなＤＲＡＭの中を通る複数のバイアを通して、メモリコントローラに直接接続される。バイアのローディング、又はバイアの使用に要する電力の量を最小限に抑えるために、ＤＲＡＭは、約２５〜５０マイクロメートルの厚みを有する４つのメモリスタック層によって形成される。ＤＲＡＭスタックの各層は、６４個のほぼ同一の領域を含み、これらの領域は、上にあるプロセッサダイ１０２の種々のクラスタにマッピングされる。行アクセス時間を短縮し、及び複数同時アクセスを可能にするために、各ＤＲＡＭ領域は、複数のバンクにさらに分割される場合がある。例えば、２０ｎｍＤＲＡＭ技術を使用した場合、各領域には、１Ｇビットのエラー訂正コードにより保護されたストレージが与えられ、その結果、メモリコントローラダイ１０４上の各メモリコントローラは、０．５Ｇバイトのメモリに電気的に接続される。複数のチャネルを有することで、メモリに与えられる帯域幅は増加する。帯域幅を増加させることで、ＤＲＡＭにおけるバンク衝突は低減される。各メモリチャネルは、７２個のデータビット、及び約３０個のアドレス制御ビットからなる。１つのメモリコントローラにつき４チャネルであるものと仮定し、２５マイクロメートル間隔でスルーバイアを使用した場合、スルーバイアの頭上面積は、メモリ層の３％未満になる場合がある。細かい間隔のスルーバイアを使用すれば、ＤＲＡＭの構造は、単一の行アクセスからキャッシュライン全体を供給するような構造にすることが出来る。
【００１５】
５１２ＧＢのＤＲＡＭが望ましい場合、ＤＲＡＭは、光学的に接続された６４個の個別のメモリモジュール（「ＯＣＭ」）として構成される場合がある。ＯＣＭは、上で説明した８ＧＢのＤＲＡＭと同じ基礎技術を利用する。オプティカルダイ１０８は、２つの機能を実施する。第１に、オプティカルダイ１０８は、外部光配線１２４、及び１２６のような光ファイバ接続のためのインタフェースを提供する。第２に、オプティカルダイ１０８は、ＤＲＡＭスタックのために、低電力のグローバル相互接続を提供する。ＯＣＭ、及びプロセッサは、光ファイバを通して接続され、光ファイバは、コマンド、又は特定用途向けデータの交換に使用することが可能な４８本ものチャネルを提供する。
【００１６】
マルチコア積層型計算装置の全体的動作
簡単にするために、以下では、プロセッサダイ１０２が６４個のクワッドコアクラスタを含む計算装置１００を例として、本発明の光配線の種々の実施形態について説明する。当業者には明らかなように、計算装置１００において、本発明の光配線の種々の実施形態がそのような装置に制限されることはなく、それらの実施形態は、種々の構成を成す任意数のコアを備えた任意数のクラスタを有するマルチコア計算装置用の光配線を提供するように変更を加えた上で、実施される場合もある。
【００１７】
図３は、本発明の種々の実施形態によるフォトニックダイ１０２、メモリコントローラダイ１０４、アナログ電子回路ダイ１０６、及びオプティカルダイ１０８を示す分解斜視図である。図３に示すように、プロセッサダイ１０２、及びメモリコントローラダイ１０４は、６４個のタイルに分割される。プロセッサダイ１０２における各タイルは、「クラスタ」と呼ばれる４つのコアに相当し、メモリコントローラダイ１０４における各タイルは、そのほぼ真上に位置するプロセッサダイ１０２上の対応するクラスタと電気的に通信するＬ２キャッシュ、ハブ、メモリコントローラ、及び他のデバイスに相当する。例えば、メモリコントローラダイ１０４のタイル３０２は、関連クラスタ３０４と電気的に通信するハブ、メモリコントローラ、及び他のデバイスに相当する。クラスタ、及びタイルは、約３ｍｍ×３ｍｍの大きさにすることができるが、実施形態によっては、もっと大きく、又はもっと小さく作成される場合もある。本発明の実施形態が、４つのコアを有するクラスタに制限されることはない。他の実施形態において、クラスタは、２、３、及び４、又はそれ以上の数のコアを含む場合がある。クラスタ、及びタイルの一例については、図４Ａ〜図４Ｂを参照し、後で説明される。オプティカルダイ１０８は、概ね規則正しい間隔で配置された１６個の光電変換器３０６のような光電変換器と、ストリップ３０８によって表され、規則正しい間隔で配置された１６個の光電変換器をそれぞれ通って蛇行する蛇行形状を有する概ね平行な（交差しない）２７０本の個別の導波路と、８本の概ね平行な導波路の１６の束であって、各束が、光電変換器３０６から発出する束３１０のように、対応する光電変換器から発出するように構成される、８本の概ね平行な導波路の１６の束とを含む。２７０本の蛇行導波路は、「オンチップ導波路」と呼ばれ、光電変換器間における光通信を提供し、１６束の導波路を含む導波路は、「オフチップ導波路」と呼ばれ、計算装置１００の外にあるデバイスとの間の光通信を提供する。１６個の光電変換器はそれぞれ、４つの光電変換器ブロック（図示せず）から構成される。各光電変換器ブロック（「変換器ブロック」）は、メモリコントローラダイ１０４における４つの関連タイルのうちの１つと電気的に通信する。変換器ブロックの詳細については、図６、及び図７を参照し、後で説明する。アナログ電子回路ダイ１０６は、１６個のパッチを含み、各パッチは、メモリコントローラダイ１０４における４つのタイルと、オプティカルダイ１０８における光電変換器との間に配置される。各パッチは、金属化され、又はシリコン充填されたスルーバイアを含み、それらのスルーバイアにより、メモリコントローラダイ１０４における４つのタイルと、対応する光電変換器との間のアナログ電気通信が可能になる。データは、アナログ電気信号（「電気信号」）の形でパッチを通して伝送される。なぜなら、アナログ信号の生成は一般に、デジタル電気信号の生成に比べて大幅に少ない電力しか消費しないからである。
【００１８】
下記の説明は、オプティカルダイ１０８をどのように使用して、プロセッサダイ１０２上のクラスタ間におけるデータの伝送を可能にし、また、クラスタと外部装置との間におけるデータの伝送を可能にするかの概要を示している。クラスタ３０４のようなプロセッサダイ１０２のクラスタにより生成され、又はタイル３０２のようなメモリコントローラダイ１０４のタイルから抽出されたデータは、パッチ３１２におけるバイアを通して、データ符号化電気信号として、光電変換器３０６の対応する変換器ブロック（図示せず）へ伝送される。変換器ブロックは、それらの電気信号を、オンチップ導波路３０８のうちの１以上を伝搬する「チャネル」と呼ばれる電磁放射の１以上の波長として符号化する。データの未変調チャネルへの符号化は、チャネルの強度を変調することにより達成され、変調については、図１４を参照して後で詳しく説明される。データを有するチャネルは、「符号化チャネル」と呼ばれる。符号化チャネルは、（１）同じ光電変換器３０６とも電気的に通信する隣のクラスタ３１４、（２）クラスタ３１５のように、プロセッサダイ１０２のどこかにあるクラスタ、又は（３）外部デバイス（図示せず）へ向かう場合がある。符号化チャネルが隣のクラスタ３１４へ向かう場合、光電変換器３０６における対応する変換器ブロックは、その符号化チャネルを受け取り、それらを符号化電気信号に変換して戻し、それをパッチ３１２を通してクラスタ３１４へ送り返す。データ符号化チャネルがクラスタ３１５へ向かう場合、符号化チャネルは、適当なオンチップ導波路に沿って、光電変換器３１６におけるクラスタ３１５に対応する変換器ブロックへ伝送される。符号化チャネルは、符号化電気信号に変換して戻され、それらは、パッチ３１８を通してクラスタ３１５へ伝送される。符号化チャネルが外部デバイスへ向かう場合、光電変換器３０６の変換器ブロックは、符号化されたチャネルを束３１０のオフチップ導波路に置き、符号化チャネルは、そこからオプティカルダイ１０８を出る。外部デバイスが４つのクラスタ３１４のうちの１つへ向かう符号化チャネルを生成する場合、符号化チャネルは、束３１０を成すオフチップ導波路に沿って光電変換器３０６へ伝送され、そこで、符号化チャネルは、符号化電気信号に変換され、さらなる処理のために、それらの電気信号は、パッチ３１２を通して４つのクラスタ３１４へ伝送される場合がある。動作の詳細な説明、及びオプティカルダイ１０８の構成要素については、図７を参照して後で説明する。
【００１９】
クラスタ、及びメモリコントローラ
図４Ａは、本発明の種々の実施形態によるプロセッサダイ１０２のクラスタ４０２を示している。クラスタ４０２は、４つのコアを含む。各コアは、Ｌ１命令キャッシュ、及びＬ１データキャッシュと電気的に通信する。Ｌ１命令キャッシュ、及びＬ１データキャッシュは、頻繁にアクセスされる命令、及びデータ、又は最近アクセスされた命令、及びデータを一時的に記憶する高速なランダムアクセスメモリである。図４Ｂは、本発明の種々の実施形態によるメモリコントローラダイ１０４の１つのタイル４０４を示している。タイル４０４は、Ｌ２キャッシュと、ハブ、メモリコントローラ、ディレクトリ、ネットワークインタフェース、自己のクロスバー接続、及びピアクロスバー接続を含むコンポーネント領域４０６とを含む。これらのクロスバー接続は、光電変換器の対応する部分に接続されるように構成される場合がある。Ｌ２キャッシュは、クラスタ４０２の４つのコアにより共有される。Ｌ１−Ｌ２インタフェース４０８は、クラスタ４０２、及びタイル４０４のほぼ中心に配置され、クラスタ４０２とタイル４０４の間における電気的通信を提供する。
【００２０】
小型の、十分な処理能力のコア、及びキャッシュによって、単位エネルギー当たりの実現可能な最適性能に近い性能が達成される。従って、本発明のために選択されるコアは、５ＧＨｚクロックを使用することができ、コアは、dual-issueであっても、In-orderであっても、マルチスレッドであってもよく、４つの乗累算演算、及び４ワード幅の読み出し／記憶処理が可能な単一命令複数データ（「ＳＩＭＤ」）命令を提供するように構成される場合がある。ＳＩＭＤは、浮動小数点性能を加速するように設計された複数の低レベル関数の集まりであってもよい。ＳＩＭＤプロセスによれば、１つの命令で、複数のデータ片に対して同じ関数を実施することができ、データの処理に要するループ数を減らすことができる。図３を参照して上で説明したように、５ＧＨｚのクロックに従って動作するちょうど６４個のクワッドクラスタを使用した場合、計算装置１００の計算帯域幅は、１Ｔフロップ／秒になることがある。各クラスタは、「エポック」と呼ばれる２４クロックサイクルの間に、６４〜１２８バイトのような少なくとも１つのキャッシュラインを送信する場合がある。
【００２１】
図５は、本発明の種々の実施形態による、図４Ａ〜図４Ｂに示したクラスタ、及びタイルの構成要素間における命令を示す概略図である。ハブ５０２は、符号化された電気信号をＬ２キャッシュ５０４、ディレクトリ５０６、メモリコントローラ５０８、及びネットワークインタフェース５１０に伝送する。図３を参照して上で説明したように、ハブ５０２はさらに、符号化された電気信号をオプティカルダイ１０８の光電変換器との間でやり取りする責任も有する。ネットワークインタフェース５１０は、外部ネットワークとの接続を提供し、メモリコントローラ５０８は、Ｌ２キャッシュ５０４、図１に示したメモリ１１０〜１１３、及び図２に示したＤＩＭ２１６〜２１８のような外部メモリとの間で相互にやり取りされるデータの流れを管理する。
【００２２】
図６は、本発明の種々の実施形態に従って構成された、プロセッサダイ１０２の４つのクラスタ６０２、メモリコントローラダイ１０４の対応するタイル６０４、アナログ電子回路ダイ１０６のパッチ６０６、及びオプティカルダイ１０８の光電変換器６０８を示す拡大分解斜視図である。図６に示すように、光電変換器６０８は、４つの個別の光電変換器ブロック６１０〜６１３を含む。各変換器ブロックは、パッチ６０６を介して、４つのタイル６０４のうちの１つと電気的に通信する。具体的には、タイル６１５は、変換器ブロック６１０と電気的に通信し、タイル６１６は、変換器ブロック６１１と電気的に通信し、タイル６１７は、変換器ブロック６１２と電気的に通信し、タイル６１８は、変換器ブロック６１３と電気的に通信する。変換器ブロック６１０〜６１３は、タイル６１５〜６１８のそれぞれから出力される符号化された電気信号を、他のクラスタによって処理するために、オンチップ導波路３０８の一部へ伝送可能な符号化されたチャネルに変換し、又は、導波路６２０の束を通して外部装置へ伝送し、処理する。変換器ブロック６１０〜６１３は、導波路の束６２０、及びオンチップ導波路３０８を通して伝送された符号化されたチャネルをさらに、４つのクラスタ６０２により個別に処理することが可能な符号化された電気信号に変換する。
【００２３】
オプティカルダイ
図７Ａは、本発明の種々の実施形態によるオプティカルダイ１０８を示す概略図である。図７Ａに示すように、また、図３を参照して上で説明したように、オプティカルダイ１０８は、２７０本の概ね平行で交差しないオンチップ導波路３０６、１６個の概ね規則的な間隔で配置された光電変換器、及び１６束の８本のオフチップ導波路を含む。オンチップ導波路３０８は、蛇行形状を成すように構成され、２７０本のオンチップ導波路３０８を全て、１６個の光電変換器のそれぞれに光学的に結合することができる。図７Ａは、各光電変換器が、４つの変換器ブロックを含むことを示している。換言すれば、オプティカルダイ１０８は、６４個の変換器ブロックを含み、変換器ブロックはそれぞれ、メモリコントローラダイ１０４の６４個のタイルのうちの１つと通信する。また、図７Ａは、２つの実質的に同一のチャネルソース７０２、及び７０４が、蛇行するオンチップ導波路３０８の両端に配置されることも示している。ソース７０２、及び７０４はそれぞれ、オンチップ導波路のそれぞれに対し、同じ一組の６４個の異なるチャネルを逆方向に出力するように構成される。方向矢印７０６は、ソース７０４から出力されたチャネルが伝送される方向を表し、方向矢印７０８は、ソース７０４から出力されたチャネルが伝送される方向を表す。蛇行するオンチップ導波路３０８は、約１９００μｍの幅を有する。
【００２４】
本発明の種々の実施形態が、図７Ａに示すような蛇行形状のオンチップ導波路に制限されることはない。オンチップ導波路の構成は、任意の適当な形のものであってよく、例えば、光電変換器の数、光電変換器のレイアウト、及びオプティカルダイで利用可能な空間の数に従って変わることがある。
【００２５】
図７Ｂは、本発明の種々の実施形態によるオプティカルダイ１０８の、図７Ａに示した領域７１０の拡大を示している。図７Ｂに示すように、単純化のために、２７０本の蛇行するオンチップ導波路のうちの８本だけが描かれている。図７Ｂは、導波路が交差せず、導波路７１４、及び７１６のように概ね平行であることを示している。
【００２６】
オンチップ導波路３０８は、０．２５〜０．５マイクロメートルの範囲の断面寸法を有する、リッジ型導波路であってもよいし、フォトニック結晶導波路であってよい。図７Ｃは、本発明の種々の実施形態による図７Ｂにおいてライン７Ｃ−７Ｃに沿って切断して見たときのオンチップリッジ型導波路３００の一部７１８を示す断面図である。図を分かりやすくするために、オンチップリッジ型導波路の図示の部分は、オプティカルダイ１０８の表面に配置された２７０本のオンチップリッジ型導波路のうちの２０本に相当する。図７Ｃに示すように、リッジ型導波路は、複数の束を成すように配置され、束７２０のように、各束は４本の導波路を含む。
【００２７】
図７Ｄは、本発明の種々の実施形態による２本の概ね平行なフォトニック結晶導波路の一部を示す平面図である。図７Ｄにおいて、円７２２のような種々の円は、オプティカルダイ１０８の誘電体層、又は半導体基板層における規則的格子を表している。開口部を有しない領域が、フォトニック結晶導波路７２４、及び７２６である。開口部には、空気、又は、基板層の屈折率よりも小さい屈折率を有する誘電体材料を充填することができる。開口部の規則的格子は、導波路７２４、及び７２６を取り囲む二次元ブラッグ格子を形成する。この二次元ブラッグ格子は、導波路７２４、及び７２６に対する適当な波長のＥＲを制限する。フォトニック結晶導波路は周知であり、２００５年、エルゼビア，インクのオカモト・カツナリ著の教科書「Fundamentals of Optical Waveguides」、１９８３年、ロンドンのスナイダー、ラブ，チャップマン、及びホール著「Optical Waveguide Theory」、及び２００５年、ベルリンのジーンマイケル・ローティオズ、スプリンジャー・バーラグ著の「Photonic Crystals」は、当該分野における多数の参考文献のうちの３つに過ぎない。
【００２８】
図８は、本発明の種々の実施形態によるソース７０２を示す概略図である。ソース７０２は、レーザー８０２、及び２つのスター・カプラ８０４、８０６を含む。レーザー８０２は、６４個の異なる波長の未変調の電磁放射を放射するレーストラック型モード同期レーザーであってもよい。各波長、又は「チャネル」は、λ１、λ２、λ３、・・・、λ６４で表され、各チャネルは、比較的一定の強度を有する。スター・カプラ８０４、及び８０６はそれぞれ、ツリー構造を成すように構成されたビームスプリッタを含み、図８に示すように、６４個のチャネルは、２７０本のオンチップ導波路のうちの２５８本のそれぞれに配置される。本発明の特定の幾つかの実施形態において、レーザー８０２は、Ｍ＋１レーザー波長を生成するハイブリッドＩＩＩ−Ｖ族半導体Ｓｉモード同期レーザである場合がある。（（２００７）Optic Express １５、２３１５のエイ・ダブリュ・ファング他著の「Integrated AlGaInAs-silicon evanescent race track laser and photodetectors」を参照）。
【００２９】
オプティカルダイ１０８は、２４クロックサイクルのエポックにおいて、同期的に動作する。利用可能な未符号化チャネルは、キャッシュライン、又はブロードキャストメッセージ、又は制御メッセージを単一のエポックにおいて送信可能な論理チャネルにグループ化される。１つの論理チャネルは、１つのエポックにおいて、一本のキャッシュライン、又は制御メッセージを伝送することができる。論理チャネルへのチャネルのグループ化は、４クロックサイクル（２４クロックサイクル／６チャネル）毎に、クラスタが、最大で１本のキャッシュラインを送受信することができるような形で行われ、その結果、１０Ｔバイト／秒（６４クラスタ×（１２８バイト／４クロック）×５ＧＨｚ）の合計帯域幅が生成される。
【００３０】
光電変換器
図９Ａ〜図９Ｂは、本発明の種々の実施形態による２タイプの光電変換器を示す概略図である。図９Ａにおいて、第１の光電変換器９００は、４つのオフチップ通信ハブ９０５〜９０８に光学的に結合された４つの変換器ブロック９０１〜９０４を含む。通信ハブ９０５〜９０８はそれぞれ、束９１１〜９１４に光学的に結合され、各束は、８つのオフチップ導波路を含む。図９Ｂにおいて、第２の光電変換器９２０は、単一のデバイス９２２にグループ化されたオフチップ通信ハブに光学的に結合された同じ４つの変換器ブロック９０１〜９０４を含む。導波路の束９１１〜９１４は、直列化／非直列化デバイス９２４を介してデバイス９２２に光学的に結合された導波路の束９１１〜９１４を含む。
【００３１】
図１０は、本発明の種々の実施形態による変換器ブロック１０００の種々の構成要素を示す概略図である。変換器ブロック１０００は、ブロードキャストシステム１００２、データ／制御ブロック１００４、調停システム１００６、及びオフチップ通信ハブ１００８を含む。調停システム１６００の動作、及びアーキテクチャについては、図１８、及び図１９を参照し、後で詳しく説明される。ブロードキャストシステム１００２により、関連クラスタは、データを他の全てのクラスタにほぼ同時に送信することが可能になる。データ／制御ブロック１００４は、メモリコントローラダイ１０４の特定のタイルに専用であり、符号化されたチャネルを、特定のタイルへ送信される符号化された電気信号に変換し、タイルから出力される符号化された電気信号を、計算装置上の他のクラスタへ送信される符号化されたチャネルに変換する。データ／制御ブロック１００４のアーキテクチャについては、図１１〜１３を参照し、後で詳しく説明される。調停システム１００６は、所与のエポックにおけるクラスタ、又は導波路の束を使用する権利を、クラスタに付与する。図１０に示すように、２７０本のオンチップ導波路３０８のうちの２本は、ブロードキャストシステム１００２に専用であり、オンチップ導波路３０８のうちの１２本は、調停システム１００６に専用であり、オンチップ導波路３０８のうちの２５６本は、データ／制御ブロック１００４に専用である。２５６本のオンチップ導波路は、６４の束を成すように編成される。６４の束はそれぞれ、メモリダイ１０２における特定のタイルに専用の４つのオンチップ導波路からなる。
【００３２】
図１０はさらに、変換器ブロック１０００の種々の構成要素の寸法を表すパラメタｗ１、ｗ２、ｗ３、ｗ４、及びｗ５を含む。特定の幾つかの実施形態において、ｗ１は、約２１００〜２４００μｍの範囲であり、ｗ２は、約１７００〜２１００μｍの範囲であり、ｗ３は、約３２〜４４μｍの範囲であり、ｗ４は、約８０〜１２０μｍの範囲であり、ｗ５は、約５００〜６００μｍの範囲である場合がある。好ましくは、ｗ１は、約２２９０μｍであり、ｗ２は、約１９００μｍであり、ｗ３は、約３８μｍであり、ｗ４は、約１００μｍであり、ｗ５は、約５３０μｍである場合がある。ただし、これらの寸法、及び範囲は、実施形態によって変更してもよい。
【００３３】
図１１は、本発明の種々の実施形態によるデータ／制御ブロック１１００を示す概略図である。データ／制御ブロック１１００は、オプティカルダイ１０２における６４個のデータ／制御ブロックのうちの第Ｎ番目のものに相当する。水平線１１０１〜１１０９は、６４個のデータ／制御ブロックのそれぞれに関連する４本のオンチップ導波路の６４の束のうちの９束のみを表す（残りの束は、図示されていない）。また、束には、上から下まで１〜６４のラベルが付され、各ラベルが、特定のデータ／制御ブロックに対応している。各データ／制御ブロックは、特定の束を使用して、残りの６３個のデータ／制御ブロックから出力された符号化されたチャネルを受信する。残りの６３の束は、データ／制御ブロックが、符号化チャネルを他の６３個のデータ／制御ブロックへ送信するために使用される。例えば、図１１に示すように、データ／制御ブロック１１００は、束を成す導波路変調器１１１０のような６３の束を成す導波路変調器を有し、導波路変調器は１〜Ｎ−１までの束、及びＮ＋１〜６４までの束に光学的に結合される。データ／制御ブロック１１００はさらに、第Ｎの束１１０５に光学的に結合された２つの束を成す導波路検出器１１１２、及び１１１４を有する。データ／制御ブロック１１００は、ソース７０２、及び７０４からの第１〜第Ｎ−１の束、及び第Ｎ＋１〜第６４の束のオンチップ導波路のそれぞれにおいて、符号化されていない（すなわち、未変調の）チャネルを受け取る。
【００３４】
図１１に示すように、データ／制御ブロック１１００は、ソース７０２により提供される符号化されていないチャネルを使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成し、ソース７０４により提供される符号化されていないチャネルを使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成する。例えば、図１１に方向矢印１１１６〜１１２０で示されているように、データ／制御ブロック１１００は、ソース７０４から発せられた符号化されていないチャネルを束１１０１〜１１０４において受信し、束１１０１〜１１０４に光学的に結合された束を成す導波路変調器を使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信されるまだ符号化されていないチャネル１１１２〜１１２５におけるデータを符号化する。一方、データ／制御ブロック１１００は、方向矢印１１２１〜１１２５で示されているように、ソース７０２から発せられたまだ符号化されていないチャネルを束１１２１〜１１２５において受信し、束１１０６〜１１０９に光学的に結合された束を成す導波路変調器を使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信されるまだ符号化されていないチャネル１１１２〜１１２５におけるデータを符号化する。データ／制御ブロック１１００は、束を成す導波路検出器１１１２、及び１１１４を使用し、他の６３個のデータ／制御ブロックにより送信された符号化されたチャネル１１２０、及び１１２１を受信する。
【００３５】
図１２は、本発明の種々の実施形態によるデータ／制御ブロックを示す概略図である。図１２に示すように、第２のデータ／制御ブロック１２０２は、第２の束１１０２上の符号化されたチャネルを受信するように構成され、第６３のデータ／制御ブロック１２０４は、第６３の束１１０８上の符号化されたチャネルを受信するように構成される。データ／制御ブロック１１００、及び１２０４、並びに図示しない他のデータ、及び制御ブロックは、束１１０２を使用して、符号化されたチャネルを第２のデータ／制御ブロック１２０２へ送信する。これらの符号化されたチャネルは、かく乱されることなく中間に位置するデータ／制御ブロックを通過する。データ／制御ブロック１１００、及び１２０２、並びに図示しない他のデータ、及び制御ブロックは、束１１０８を使用して、符号化されていないチャネルを第６３のデータ／制御ブロック１２０４へ送信する。これらの符号化されたチャネルは、かく乱されることなく中間に位置するデータ／制御を通過する。束を成す導波路変調器、及び検出器のアーキテクチャ、及び動作については、図１３、及び図１４を参照して詳しく説明される。
【００３６】
なお、本発明の他の実施形態において、データ／制御ブロック１１００は、ソース７０２により提供される符号化されていないチャネルを使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成し、ソース７０４により提供される符号化されていないチャネルを使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成するように構成される場合もある。
【００３７】
束を成す導波路変調器、及び束を成す導波路検出器は、ほぼ同一に構成されるデバイスである。図１３は、本発明の種々の実施形態による拡大された束を成す変調器／検出器１３００を示す概略図である。図１１〜図１２を参照して上で説明したように、束を成す導波路変調器／検出器１３００は、４つのオンチップ導波路１３０１〜１３０４の束において、チャネルを受信する。束を成す導波路変調器／検出器１３００は、導波路マイクロリングシステム１３０６のような４つの導波路マイクロリングシステムを含む。４つのマイクロリングシステムは、ほぼ平行な導波路１３０１〜１３０４を含み、導波路１３０１〜１３０４間の分離距離は、約１０〜１４μｍにすることができ、この距離は、束を成す導波路変調器／検出器１３００の外側にある束を成す導波路１３０１〜１３０４間の分離距離よりも長い。各導波路マイクロリングシステムは、マイクロリング１３０８のような６４個のマイクロリングを含む。６４個のマイクロリングは、各導波路の長手方向に沿って、導波路の両側に近接して分散配置される。各マイクロリングは、光学的に結合された導波路に沿って伝送される６４個のチャネルのうちの一つと共振するように構成される。マイクロリングの構成については、図１７を参照して以下で説明される。
【００３８】
図１３は、導波路マイクロリングシステム１３００の種々の構成要素を表すパラメタｔ１、ｔ２、ｔ３、及びｔ４をさらに含む。一部の特定の実施形態において、ｔ１は、約４５〜６５μｍの範囲とされ、ｔ２は、約２００〜３００μｍの範囲とされ、ｔ３は、約０．５〜５μｍとされ、ｔ４は、約１〜１０μｍとされる場合がある。好ましくは、ｔ１は、約５７．７μｍとされ、ｔ２は、約２５５μｍとされ、ｔ３は、約２μｍとされ、ｔ４は、約５μｍとされる。ただし、本発明が、それらの寸法、又は寸法範囲に限定されることはない。それらの寸法、及び寸法範囲は、実施形態によって異なる場合がある。
【００３９】
図１４は、本発明の種々の実施形態によるオフチップ通信ハブ４００を示している。オフチップ通信ハブ１４００は、オフチップ導波路変調器１４０１、及びオフチップ導波路検出器１４０２を含み、約２００〜３００μｍ×約１００〜２００μｍの総寸法を有する。ただし、寸法は、実施形態によって異なる場合がある。オフチップ導波路変調器１４０１は、４つの導波路マイクロリングシステム１４０３〜１４０６を含む。導波路マイクロリングシステム１４０３〜１４０６はそれぞれ、オフチップ導波路、及び６４個のマイクロリングを含む。導波路マイクロリングシステム１４０３〜１４０６の導波路は、４つのビームスプリッタ１４０８〜１４１１を介してオンチップ導波路１４０７にそれぞれ光学的に結合される。導波路１４０７は、ビームスプリッタ１４０８〜１４１１によって導波路マイクロリング１４０３〜１４０６の中に置かれた６４個の符号化されていないチャネルを有し、その後、導波路マイクロリングシステム１４０３〜１４０６は、図１５を参照して後で説明するように、４つの対応するタイルにより生成された６４個の符号化されていないチャネルにデータを符号化するために使用される。オフチップ導波路検出器１４０２は、４つの導波路マイクロリングシステム１４１２〜１４１５を含み、それらはさらに、オフチップメモリのような外部デバイスから符号化されたチャネルを受け取るための４つのオフチップ導波路を含む。導波路マイクロリングシステム１４１２〜１４１５は、符号化されたチャネルを、４つの電気的結合タイルへ送信される対応する符号化された電気信号に変換するために使用される。
【００４０】
図１５は、本発明の種々の実施形態によるブロードキャストシステム１５００を示している。ブロードキャストシステム１５００は、ブロードキャスト変調器１５０２、及びブロードキャスト検出器１５０４を含み、約４００〜６００μｍ×２０〜４０μｍの面積寸法を有する。ブロードキャスト変調器１５０２は、オンチップ導波路１５１０、及び１５１２にそれぞれ光学的に結合された２つの導波路マイクロリングシステム１５０６、及び１５０８を含む。ブロードキャスト検出器１５０４は、ビームスプリッタ１５１８を介して導波路１５１０、及び１５１２にそれぞれ光学的に結合された２つの導波路マイクロリングシステム１５１４、及び１５１６を含む。ブロードキャストシステム１５００は、他の全てのクラスタとの間で、データをほぼ同時に送受信するために使用される。
【００４１】
なお、本発明の光電変換器実施形態について、上で、図９〜図１５を参照して説明したが、本発明の６４クラスタ計算装置実施形態が、そのように制限されることはない。任意数のクラスタを有する計算装置を許容するために、それらの実施形態を拡大縮小してもよいことは、当業者には直ぐに分かるであろう。
【００４２】
導波路マイクロリングシステムの動作
図１６Ａは、本発明の種々の実施形態による、６４個の符号化されていないチャネルにおいてデータを符号化するために使用可能な導波路マイクロリングシステムを示している。図１６Ａにおいて、導波路１６０２は、６４個の符号化されていない（すなわち、未変調の）チャネルλ１、λ２、λ３、・・・、λ６４を有する。６４個のマイクロリングはそれぞれ、チャネルの１つと共振するように構成され、その結果、各チャネルは、関連する隣りのマイクロリングへのエバネッセント結合を介して抽出することができる。例えば、マイクロリング１６０４は、チャネルλ１と共振するように構成される。チャネルλ１が導波路１６０２に沿って伝送されるのに従って、チャネルλ１の多くは、マイクロリング１６０４にエバネッセント結合される。「オン」、及び「オフ」電圧のパターンをマイクロリングに印加することによって、情報をチャネルの強度として符号化することができる。電圧は、マイクロリングの屈折率をシフトさせ、次いで、導波路１６０２に沿って伝送されるチャネルの強度を変調する。電圧パターンは、メモリコントローラダイ１０４における対応するタイルから出力される一連のデータに対応する場合がある。例えば、メモリコントローラダイ１０４のタイルにより生成される適当な「オン」電圧は、二進数「１」に対応し、「オフ」電圧は、二進数「０」に対応する場合がある。マイクロリングに「オン」電圧が印加されると、マイクロリングの共振はシフトされ、隣の導波路に沿って伝送される対応するチャネルは、マイクロリングにエバネッセント結合されない。換言すれば、「オン」電圧を印加している間は、チャネルがマイクロリングを通過するため、チャネルの強度は比較的変更されないままに留まる。ただし、電圧が「オフ」に切り替わると直ぐに、チャネルはマイクロリングにエバネッセント結合され、マイクロリングを通るチャネルの強度は、低下する。その結果、「オン」、及び「オフ」電圧のパターンとして符号化された同データは、チャネルの強度として符号化され、比較的強い強度は、二進数「１」に対応し、比較的弱い強度は、二進数「０」に対応する場合がある。
【００４３】
図１６Ｂは、本発明の種々の実施形態による、導波路から６４個の符号化されていないチャネルを抽出するために使用可能な導波路マイクロリングシステムを示している。図１６Ｂにおいて、６４個の符号化されたチャネル：
【００４４】
【数１】
【００４５】
は、検出器ブロックの導波路１６０６に入力される。６４個のマイクロリングはそれぞれ、６４個のチャネルのうちの１つと共振するように構成され、各チャネルは、隣のマイクロリングへのエバネッセント結合により、抽出される。例えば、符号化されたチャネル
【００４６】
【数２】
【００４７】
は、導波路１６０６に沿って伝送され、チャネル
【００４８】
【数３】
【００４９】
に関連する強い強度、及び弱い強度は、マイクロリング１６０８にエバネッセント結合する。チャネル
【００５０】
【数４】
【００５１】
に関連する比較的強い強度、及び弱い強度のパターンは、マイクロリング１６０８にわたる高電圧、及び低電圧の対応するパターンを形成する。その後、この電圧パターンは、同情報を符号化する電気信号として、メモリコントローラダイ１０４における関連タイルへ送信される。
【００５２】
マイクロリング
図１７は、本発明の種々の実施形態によるマイクロリング１７００を示す概略図である。マイクロリング１７００は、導波路１７０２の直ぐ近くに配置される。一部の実施形態において、マイクロリング１７００は、真性半導体からなり、マイクロリング１７００の半導体基板内部に形成されたｐ形半導体領域１７０４、及びマイクロリング１７００の外側を取り囲む、導波路１７０２の反対側に配置される半導体基板に形成されたｎ形半導体領域１７０６を含む。領域１７０４、１７０６、及びマイクロリング１７００は、ｐ−ｉ−ｎ結合を形成し、図１６を参照して上で説明したように、このｐ−ｉ−ｎ結合は、フォトダイオード、又は変調器として使用することができる。図１３〜図１５を参照して上で説明したように、導波路１７０２は、オンチップ導波路であってもよいし、オフチップ導波路であってもよい。導波路１７０２の伝送は、チャネル波長の影響を受けることがあり、チャネルがマイクロリング１７００と共振している場合、チャネルは、マイクロリング１７００にエバネッセント結合するので、導波路１７０２の伝送は大幅に減少する場合がある。マイクロリング１７００の共振は、領域１７０４、及び１７０６に適当な電圧、又は電流を印加することにより、電気的に調節することができる。マイクロリング１７００は、マイクロリングに何も電圧、又は電流が印加されないときに、特定のチャネルがマイクロリング１７００と共振し、マイクロリング１７００にエバネッセント結合するように構成される場合がある。適当な電圧又は電流をマイクロリング１７００に印加すると、マイクロリング１７００の共振はシフトされ、同チャネルは、妨げられることなく導波路１７０２を通って伝搬する。一方、マイクロリング１７００は、マイクロリング１７００に電圧、又は電流が印加されたときに、特定のチャネルがマイクロリング１７００と共振し、マイクロリング１７００とエバネッセント結合するようにも構成することができる。電圧、又は電流を「オフ」にすると、マイクロリング１７００の共振はシフトされ、同チャネルは、妨げられることなく導波路１７０２を通して伝搬する。マイクロリング変調器の例として、キュー．シュー他による「12.5 Gbit/s carrier-injection-based silicon microring silicon modulators」、Optics Express 15, 430(2007)を参照して欲しい。
【００５３】
調停
クラスタは、リソースとして動作するだけでなく、他のリソースを要求する要求手段としても動作する場合がある。ただし、同じエポックにおいて、２以上のクラスタが特定のクラスタのような同じリソースへのアクセスを要求することがある。本発明の各クラスタは、そのような競合を避けるために、対応する調停システムに電気的に結合される。説明を短縮し、分かりやすくするために、調停の実施に関する下記の説明は、本発明の種々の実施形態による４つのクラスタのみを有する例示的な計算装置の概略図を使用して説明される。その後、調停システム実施形態に関する説明が、図１９を参照してなされる。
【００５４】
図１８Ａは、本発明の種々の実施形態による例示的な４クラスタ積層型計算装置１８００を示す概略図である。計算装置１８００は、４つのクラスタ１８０１〜１８０４を含み、それらは、４つの対応するデータ／制御ブロック１８０５〜１８０８と電気的に通信する。計算装置１８００は、第１のソース１８１０、及び第２のソース１８１２をさらに含む。ソース１８１０、及び１８１２は、図８を参照して上で説明したように、導波路１８１４〜１８１７の４つの束の各導波路に対し、６４の符号化されていないチャネルλ１、λ２、λ３、・・・、λ６４を放射するように構成される場合がある。データ／制御ブロックはそれぞれ、特定の束におけるデータチャネル、及び制御チャネルを受信し、残りのチャネルを使用して、データチャネル、及び制御チャネルを他のクラスタへ送信する。例えば、データ／制御ブロック１８０６は、束を成す導波路復調器１８２０、及び３つの束を成す導波路変調器１８２１〜１８２３を含み、それらは、図１１〜１２を参照して上で説明したように構成され、動作する。クラスタ１８０１〜１８０４はそれぞれ、調停システム１８３０と電気的に通信する。
【００５５】
図１８Ｂは、本発明の種々の実施形態による調停システム１８３０を示す概略図である。調停システム１８３０は、ソース１８３０に光学的に結合されたパワー導波路１８３２、及び、４つのマイクロリング１８３７〜１８４０を介してパワー導波路１８３２と光通信するループ導波路１８３６を含む。調停システム１８３０は、ループ導波路１８３６の中に配置された４群の４つの内部マイクロリング１８４１〜１８４４をさらに含む。ソース１８３４は、パワー導波路１８３２に対し、４つの未変調チャネルλ１’、λ２’、λ３’、λ４’を放射する。各マイクロリング群１８４１〜１８４４は、４つのクラスタ１８０１〜１８０４のうちの１つと電気的に通信する。具体的には、マイクロリング群１８４１のマイクロリングは、クラスタ１（１８０１）と電気的に通信し、マイクロリング群１８４２のマイクロリングは、クラスタ２（１８０２）と電気的に通信し、マイクロリング群１８４３のマイクロリングは、クラスタ３（１８０３）と電気的に通信し、マイクロリング群１８４４のマイクロリングは、クラスタ４（１８０４）と電気的に通信する。図１７を参照して上で説明したように、内部マイクロリングは、ｐ−ｉ−ｎ結合フォトダイオードとして構成される。なお、６４クラスタの計算装置１００の場合、図１９を参照して後述するように、独立したソース１８３４は必要ない。
【００５６】
図１８Ｂに示すように、４つのマイクロリング１８３７〜１８４０、及び内部マイクロリング１８４１〜１８４４には、それぞれチャネル指定λ１’、λ２’、λ３’、λ４’がラベル付けされる。これらの指定は、チャネルを識別し、各マイクロリングは、隣の導波路と共振し、かつ、隣の導波路からエバネッセント結合されることができる。例えば、各マイクロリング１８３４〜１８４４は、チャネルλ１’、λ２’、λ３’、λ４’のうち１つのみと共振するように個別に構成される。具体的には、マイクロリング１８３７〜１８４０は、チャネルλ１’、λ２’、λ３’、λ４’を、パワー導波路１８３２における時計回りの方向１８４６からそれぞれ、ループ導波路１８３６における逆時計回り方向１８４８にエバネッセント結合する。
【００５７】
同様にして、内部マイクロリング１８４１〜１８４４はさらに、ループ導波路１８３６からの特定の導波路をエバネッセント結合するが、内部マイクロリングは、対応するクラスタによって駆動され、すなわち「オン」に切り替えられなければならない。例えば、マイクロリング１８４１は全て、チャネルλ１’、λ２’、λ３’、λ４’の共振周波数のモードオフの１／２になるように構成される場合がある。その結果、チャネルλ１’、λ２’、λ３’、λ４’は、妨げられることなくループ導波路１８３６を介してマイクロリング１８４１を通過する。しかしながら、対応するクラスタ１（１８０１）は、特定のマイクロリングを駆動する適当な電流を送り、マイクロリングを関連チャネルと共振する状態へ移行させることができる。その後、マイクロリングは、ループ導波路１８３６からのチャネルを結合し、マイクロリングの中で共振させることができる。例えば、クラスタ１（１８０１）は、マイクロリング１８５０を「オン」に切替えることができ、その結果、チャネルλ３’は、ループ導波路１８３６からエバネッセント結合され、マイクロリング１８５０の中で共振する。グループ１８４１の中の他のマイクロリングが「オン」に切り替えられない限り、チャネルλ１’、λ２’、λ３’、λ４’は、妨げられることなく通過する。
【００５８】
次に、調停システム１８３０を利用した、４つのクラスタ１８０１〜１８０４のうちの１つがデータ受信に利用可能であるか否かの判断について、図１８Ａ、及び図１８Ｂを参照して説明する。各エポックの直前に、各クラスタに、ソース１８３４から放射される４つのチャネルのうちの１つが割当てられ、クラスタ１８０１〜１８０４は、クラスタ−チャネル間の割当てを認識する。こうした割当ては、ランダムであってもよいし、クラスタの適正な使用を確保する方法に基いて決定されてもよく、新たなエポックが開始される前のそのエポック（例示的実施形態として、エポックの１／３）の間に行うことができる。このようなクラスタ−チャネル割当ては、どのクラスタがさらなる処理のためのデータの受信に利用可能であるかを、クラスタが判断する際に使用される。一実施形態において、１つのエポック当たりのチャネル割当ては、最初に予め決定され、各クラスタにおけるアクセス可能なルックアップテーブルに記憶され、１つのエポック当たりのクラスターチャネル割当ては、ある方式に従ってコンピュータロジックにより更新される場合がある。そうした方式の一例は、ラウンドロビン方式である。
【００５９】
一実施形態において、調停手段は、複数のダイに分散される。メモリコントローラダイ１０４上のクロスバー接続によって、調停手段に何を要求すべきかが決まる。要求は、アナログダイ１０６を通してオプティカルダイ１０８へ伝送され、オプティカルダイ１０８には、リング変調器、及び導波路が配置される。オプティカルダイ１０８において成されるこの試みは、チャネルを転向するためのものであり、チャネルは、転向され、検出される場合もあれば、されない場合もある。結果として得られる電気信号は、チャネルをクロスバー接続へと戻し、当該クロスバー接続が、次のエポックにおいてデータを変調器へ送信することにより、その電気信号を、その論理チャネルを使用するものとして、又は使用しないものとして解釈する。
【００６０】
ここで、例えば、表１に示すようなエポック開始前のクラスタ−チャネル割当てについて考えて欲しい。
【００６１】
【表１】
【００６２】
表Ｉに示されているように、クラスタ１（１８０１）には、チャネルλ１’が割当てられ、クラスタ２（１８０２）には、チャネルλ２’が割当てられ、以下同様に割当てられている。クラスタ１（１８０１）、及びクラスタ４（１８０４）が両方とも、データ処理のためにクラスタ３（１８０３）を使用したいものと仮定する。図１８Ｂへ戻り、クラスタ１（１８０１）は、マイクロリング１８５０を「オン」に切替え、クラスタ４（１８０４）はさらに、マイクロリング１８５２を「オン」に切替える。チャネルλ３’は、マイクロリング１８３９を介してパワー導波路１８３２からループ導波路１８３６にエバネッセント結合された後、マイクロリング１８３９の直後から、チャネルλ３’は、ループ導波路１８３６を反時計周りの方向１８４８へ進行する。マイクロリング１８５０は、チャネルλ３’がマイクロリング１８５２に到達する前に、ループ導波路１８３６から、チャネルλ３’を抽出する。マイクロリング１８５０において共振するチャネルλ３’は、クラスタ１（１８０１）へ送信される電気信号を生成する。図１８Ａに戻り、もしこの電気信号が、閾値を超える場合、その電気信号は、クラスタ１（１８０１）において検出される。この信号が検出された後、クラスタ１（１８０１）は、次のエポックの間に、そのデータを変調器１８５６へ伝送し、変調器１８５６は、そのデータを、ソース１８１０から出力された未変調チャネルに符号化する。その後、それらの符号化された（すなわち、変調された）チャネルは、束１８１６に沿って検出器１８５８へと流し込まれ、図１２を参照して上で説明したように、クラスタ３（１８０３）によって処理される。この特定のエポックにおいて、クラスタ１（１８０１）は、クラスタ３（１８０３）にアクセスし、クラスタ４（１８０４）は、次のエポックを待たなければならない。
【００６３】
次に、クラスタ１（１８０１）、及びクラスタ４（１８０４）が両方とも、再び、データ処理のためにクラスタ３（１８０３）を使用したいものと仮定する。ただしこの場合、クラスタ−チャネル間の割当ては、エポックの開始前に表２に示すようなものあるものと仮定する。
【００６４】
【表２】
【００６５】
表２に示されているように、クラスタ３（１８０３）には、今度は、チャネルλ４’が割当てられている。図１８Ｂに戻り、クラスタ１（１８０１）は、マイクロリング１８６０を「オン」に切替え、クラスタ４（１８０４）はさらに、マイクロリング１８６２を「オン」に切替える。チャネルλ４’は、マイクロリング１８４０を介してパワー導波路１８３２からループ導波路１８３６にエバネッセント結合された後、マイクロリング１８４０の直後から、チャネルλ４’は、ループ導波路１８３６を反時計周りの方向へ進行する。ただし、このエポックの前に、マイクロリング１８６２は、チャネルλ４’がマイクロリング１８６０に到達する前に、ループ導波路１８３６からチャネルλ４’を抽出する。チャネルλ４’は、マイクロリング１８６２において共振し、クラスタ４（１８０４）へ送信される電気信号を生成する。次に、図１８Ａに戻り、この電気信号が閾値を超えた場合、クラスタ４（１８０４）は、この信号を検出する。この信号が検出された後、クラスタ４（１８０４）は、上記のように、次のエポックの間にデータを更なる処理のためにクラスタ３（１８０３）へ送信する。この特定のエポックにおいて、クラスタ４（１８０４）は、クラスタ３（１８０３）にアクセスし、クラスタ（１８０１）は、次のエポックを待たなければならない。
【００６６】
図１９は、本発明の種々の実施形態による関連クラスタＮに対応する調停システム１９００を示している。調停システムは、８個の調停手段１９０１〜１９０８を含む。各調停手段は、導波路−マイクロリングシステムと、４つの中央導波路のうちの１つに光学的に結合されたマイクロリングとを含む。例えば、調停手段１９０１は、導波路−マイクロリングシステム１９１６と、中央導波路１９１１に光学的に結合されたマイクロリング１９１８とを含む。調停手段１９０１は、要求されたクラスタＭが、データの受信に使用可能であるか否かを判断するために、クラスタＮによって使用され、同じ導波路１９２０に接続された他の調停手段（図示せず）も、それぞれ関連するクラスタに対し、同じ事を行う。
【００６７】
単純化のために、調停システム１９００は、図１０に示された調停システム１００６のような、計算装置１００の６４個の調停システムのうちの１つを表すものと仮定する。６４個のクラスタが全て、導波路１９２０に接続された調停手段を使用して、どのクラスタがデータの受信に利用可能であるかを判断するものと仮定する。ソース７０２、又は７０４のようなソースは、６４個のチャネルλ１、λ２、λ３、・・・、λ６４を方向１９２２の向きで導波路１９１１の中に置く。各調停手段は、マイクロリング１９１８のようなマイクロリングを含み、パワー導波路１９１１からチャネルλ１、λ２、λ３、・・・、λ６４のうちの１つを抽出し、対応するチャネルを導波路１９２０に入れ、方向１９２４に伝搬させる。例えば、マイクロリング１９１８は、パワー導波路１９１１からチャネルλＮを抽出するように構成される場合がある。導波路−マイクロリングシステム１９１６の６４個のマイクロリングはそれぞれ、適当な電流が印加されたときに、導波路１９２０が保持する未変調のチャネルλ１、λ２、λ３、・・・、λ６４のうちの１つを抽出するように構成される。次に、クラスタＮが、次のエポックの間に処理すべきデータを、クラスタＭへ送信したいものと仮定する。前のエポックの最後から１／３の間に、クラスタＮは、クラスタ−チャネル間割当てにおいてチャネルλ６３がクラスタＭに割当てられているものと判断する。クラスタＮは、マイクロリング１９２２を「オン」に切替えることにより、これに応答する。なぜなら、マイクロリング１９１８は、チャネルλＮのみを抽出するように構成され、チャネルλ６３は、導波路１９２０に接続された別の調停手段（図示せず）によってパワー導波路１９１１から抽出され、チャネルλ６３は、導波路１９２０に沿って方向１９２４の向きに送信して戻されるからである。もし仮に、チャネルλ６３が、クラスタＭを使用したデータ処理も行おうとするクラスタの調停手段によって捕捉されなかった場合、チャネルλ６３は、マイクロリング１９２２へのエバネッセント結合により抽出され、マイクロリング１９２２は、電気信号上閾値を生成する。クラスタＮは、図１２を参照して上で説明したように、データをクラスタＭへ送信することによって応答する。もし、チャネルλ６３が、マイクロリング１９２２に到達する前に他のクラスタＫにより抽出された場合、クラスタＫは、データをクラスタＭへ送信して処理することができ、クラスタＮは、次のクラスタ−チャネル間割当て、及び次のエポックを待つ。
【００６８】
８つの調停手段１９０１〜１９０８のうちの１つの動作について説明したが、多数の他の調停手段を使用して、他のクラスタが利用可能であるか否かを判断することができ、また、外部装置が利用可能であるか否かを判断することもできる。これらの判断は、エポック内の異なる時刻において行われる場合がある。
【００６９】
上記のように、本光配線は、マルチコア計算装置の例の他に、例えば、三次元スタック、及び複数のメモリコントローラを有することが可能なメモリシステムデバイスのような他のコンピュータシステムデバイスにおいて実施することもできる。
【００７０】
上記の説明では、説明の都合上、本発明を完全に理解してもらうために、特定の用語を使用した。しかしながら、当業者には明らかなように、本発明を実施する上で、特定の詳細は必要とされない。本発明の特定の幾つかの実施形態に関する上記の説明は、図示説明の目的で提供したものである。それらは、本発明を網羅することも、本発明を開示した特定の実施形態に厳密に制限することも意図していない。当然ながら、上記の教示に照らして、多数の修正、及び変形が可能である。実施例は、本発明の原理を最も良好に説明し、それによって当業者が、想定する特定の用途に適合するようにて変更を加えて本発明、及びその種々の実施形態を最良の形で利用できるようにする目的で図示説明されている。本発明の範囲は、下記の特許請求の範囲、及びその均等により定められる。
【技術分野】
【０００１】
本発明の実施形態は、コンピュータシステムデバイスにおいて、オンチップ通信にも、コンピュータシステム構成要素間におけるオフチップ通信にも使用することが可能な光配線に関する。
【背景技術】
【０００２】
１９６０年代半ば、半導体製造業者は、集積回路上に作成されるトランジスタのような回路の密度は、毎１８ヶ月ごとに２倍になると考えていた。この傾向はその後も続き、現在では、「ムーアの法則」と呼ばれている。トランジスタ密度は概ね、コンピュータ処理能力と考えることができ、これは、言い換えるなら、データ処理速度に対応する。ムーアの法則は当初、観測結果として作られたが、時を経てムーアの法則は次第に、コンピュータ処理能力増大の背景となる基礎的な原動力として、半導体産業に広く受け入れられた。その結果、半導体製造業者は、チップ部品のサイズをマイクロスケール、及びナノスケールの寸法にまで縮小する種々の技術を開発した。コンピュータシステムのコンピュータシステムアーキテクチャ（その幾つかの例は、メモリモジュール、シングルコアプロセッサデバイス、又はマルチコアプロセッサデバイスである）は、ムーアの法則を維持しながらも、種々の制限に遭遇している。
【０００３】
マルチコアシステムの例は、遭遇した問題の一部に過ぎない。近年、半導体産業は、「コア」と呼ばれる２以上のサブプロセッサを含む種々のプロセッサを開発した。例えば、デュアルコアプロセッサは２つのコアを含み、クワッドコアプロセッサは４つのコアを含む。通常、それらのコアは集積され、システムの他の部分に対する同じ配線を共用し、かつ、独立して動作することができる。半導体製造業者は、シングルコアのトランジスタ密度を向上させることも可能ではあるが、電力消費が非効率になることから、その方向へは動かなかった。代わりに、半導体製造業者は、単一ダイ上にパッケージングされるコアの数を増加させた。ダイは一層の半導体材料であり、その上に集積回路（「チップ」）が形成される。しかしながら、そのようなマルチコアチップを必要とする厳しい要件のデータ集約型アプリケーションにとって、能力向上を維持するための重要な問題として、オンチップ通信、及びオフチップ通信が浮上してきた。計算帯域幅は、増加するコアの数に比例して直線的に増加するが、マルチコアチップにおいて最上級の金属ワイヤを使用して通信可能なデータの速度は、それに比べて非常に遅い速度でしか増加しない。また、チップの縁に沿って設けられたピンを通じてチップ外でデータを通信することが出来る速度も、計算帯域幅に比べて非常に遅い速度でしか増加せず、実現可能な帯域幅は、オンチップ通信、及びオフチップ通信のエネルギーコストによって大幅に制限される。その結果、コンピュータアーキテクチャは現在、交差路にあり、物理学者、及びエンジニアは、オンチップ通信、及びオフチップ通信に金属ワイヤを使用する代替手段を捜している。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の種々の実施形態は、オンチップ通信にも、コンピュータシステム構成要素間におけるオフチップ通信にも使用可能な光配線に関する。本発明の一実施形態において、光配線は、複数のオンチップ導波路を含む。さらに、光配線は、複数のオフチップ導波路、及び少なくとも１つの光電変換器を含む場合がある。少なくとも１つの光電変換器は、複数のオンチップ導波路の一部に光学的に結合されることがあり、さらに複数のオフチップ導波路の一部に光学的に結合されることがあり、さらに、少なくとも１つのコンピュータシステム構成要素と電気的に通信することがある。
【図面の簡単な説明】
【０００５】
【図１】本発明の種々の実施形態による積層型計算装置を示す断面図である。
【図２】本発明の種々の実施形態による計算装置の種々の構成要素を示す概略図である。
【図３】本発明の種々の実施形態による、図１に示した計算装置の４つのダイ層を示す分解斜視図である。
【図４Ａ】本発明の種々の実施形態によるプロセッサダイのクラスタを示す図である。
【図４Ｂ】本発明の種々の実施形態によるメモリダイのタイルを示す図である。
【図５】本発明の種々の実施形態による図４Ａ〜図４Ｂに示したクラスタ、及びタイルの種々の構成要素間における情報のやり取りを示す概略図である。
【図６】本発明の種々の実施形態による、図１に示した計算装置の４つのダイ層を示す拡大分解斜視図である。
【図７Ａ】本発明の種々の実施形態によるオプティカルダイを示す概略図である。
【図７Ｂ】本発明の種々の実施形態による図７Ａに示したオプティカルダイの一領域を拡大したものを示す概略図である。
【図７Ｃ】本発明の種々の実施形態による、図７Ｂにおいてライン７Ｃ−７Ｃに沿って切断して見たときのオンチップリッジ型導波路の一部を示す断面図である。
【図７Ｄ】本発明の種々の実施形態による２つのほぼ平行なフォトニック結晶導波路の一部を示す平面図である。
【図８】本発明の種々の実施形態による電磁放射源を示す概略図である。
【図９Ａ】本発明の種々の実施形態による光電変換器を示す概略図である。
【図９Ｂ】本発明の種々の実施形態による光電変換器を示す概略図である。
【図１０】本発明の種々の実施形態による光電変換器の変換器ブロックの種々の構成要素を示す概略図である。
【図１１】本発明の種々の実施形態による光電変換器のデータ／制御ブロックを示す概略図である。
【図１２】本発明の種々の実施形態による３つのデータ／制御ブロックを示す概略図である。
【図１３】本発明の種々の実施形態による結束導波路変調器／検出器の拡大したものを示す概略図である。
【図１４】本発明の種々の実施形態によるオフチップ通信ハブを示す図である。
【図１５】本発明の種々の実施形態によるブロードキャストを示す図である。
【図１６Ａ】本発明の種々の実施形態による符号化されていない通信路においてデータを符号化するために使用される導波路マイクロリングシステムを示す図である。
【図１６Ｂ】本発明の種々の実施形態による、導波路から符号化されたチャネルを抽出するために使用される導波路マイクロリングシステムを示す図である。
【図１７】本発明の種々の実施形態によるマイクロリングを示す概略図である。
【図１８Ａ】本発明の種々の実施形態による４クラスタ積層型計算装置の例を示す概略図である。
【図１８Ｂ】本発明の種々の実施形態による図１８Ａに示した調停システムの概略図である。
【図１９】本発明の種々の実施形態による調停システムを示す図である。
【発明を実施するための形態】
【０００６】
本発明の種々の実施形態は、光配線に関する。光配線は、コンピュータシステム構成要素（例えば、コア、クラスタ、メモリコントローラ）間におけるオンチップ光配線を提供する。さらに、光配線は実施形態によっては、外部装置上のコンピュータシステム構成要素へのオフチップ光配線をさらに提供する場合がある。本発明の種々の実施形態はさらに、ナノフォトニック部品を含む場合があり、それらは通常、一波長未満、又は１マイクロメートル未満の寸法を有する種々の構成要素を含む。
【０００７】
こうした光配線によれば、オフチップでのデータの通信速度を、チップの縁に沿って配置される従来のピンに比べて高速化することが可能となり、より広い計算帯域幅が得られ、、従来の金属ワイヤに比べてオンチップ通信、及びオフチップ通信のためのエネルギー消費を低減することができ、また、追加の構成要素を収容するために配線を拡大縮小することが可能となり、例えば任意数のコアを有するプロセッサを収容することが可能となる。光配線のアーキテクチャは、非遮蔽的な、短い待ち時間で、かつ再構成可能なナノフォトニック・マイクロリングを使用して実施することができ、広い帯域幅、及び少ない待ち時間を提供し、最大計算帯域幅においてさえ、非常に低い電力消費を提供する。さらに、コンピュータシステムデバイスのアーキテクチャは、全てのメモリがメモリコントローラの近くに、又はプロセッサの直ぐ近くに配置されるように構成されることがある。本発明の種々の実施形態に従って構成されるオプティカルダイを使用するマルチコアベースの計算装置は、約２０テラバイト／秒の速度で動作する場合がある。
【０００８】
下記の説明において、「フォトニック」、及び「光学的に」という用語は、電磁スペクトルの可視部分のみに限られない波長を有する従来の、及び／又は量子化されたＥＲを使用して動作する装置を意味する。以下に記載する種々のフォトニックスイッチ、及びスイッチ装置実施形態において、同じ材料を含む構造的に同様の多数の構成要素には、同じ参照符号が付され、説明を簡潔にするために、それらの構造、及び態様について説明は繰り返さない。
【０００９】
マルチコア積層型計算装置
図１は、本発明の種々の実施形態による光配線を使用するマルチコア積層型計算装置である、例示的コンピュータデバイス（「計算装置」）１００を示す断面図である。計算装置１００は、プロセッサダイ１０２、メモリコントローラ／ディレクトリ／Ｌ２ダイ（「メモリコントローラダイ」）１０４、アナログ電子回路ダイ１０６、オプティカルダイ１０８、及びパッケージ１１６の中に積層された４つのメモリダイ１１０〜１１３を含む。積層されるメモリダイ１１０〜１１３は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような揮発性メモリであっても、不揮発性メモリであっても、あるいは揮発性メモリと不揮発性メモリの任意の組み合わせであってもよい。特に、積層されるメモリダイ１１０〜１１３は、８ギガバイト（ＧＢ）のＤＲＡＭであってもよい。計算装置１００は、プロセッサダイ１０２の上面に配置されたヒートシンク１１８、並びに、メモリコントローラダイ１０４からアナログ電子回路ダイ１０６、及びオプティカルダイ１０８を通じて４つのメモリダイ１１０〜１１３まで延びる４つのスルーバイア１２０〜１２３により表された多数（例えば、数百個）のバイアをさらに含む。
【００１０】
ダイ１０２、１０４、１０６、１０８、及び１１０〜１１３は、約２５〜約５０マイクロメートルの範囲の厚みを有することができる。ヒートシンク１１８は、プロセッサダイ１０２の計算処理により発生した熱を放散する働きをし、スルーバイア１２０〜１２３は、メモリダイ上のメモリコントローラを４つのメモリダイ１１０〜１１３にそれぞれ電気的に相互接続する金属被覆されたバイア、又はシリコン充填されたバイアであってもよい。メモリコントローラダイ１０４の中に配置されたメモリコントローラは、メモリダイ１１０〜１１３へ向かうデータ、及びメモリダイ１１０〜１１３から到来するデータの流れを管理するとともに、外部装置（図示せず）へ向かうデータ、及び外部装置から到来するデータの流れを管理する。オプティカルダイ１０８は、外部光配線１２４、及び１２６のような外部光配線を有するため、他のダイよりも大きく、これらの外部光配線は、データが符号化された電磁波を計算装置１００へ伝送したり、計算装置１００から伝送するために使用されることがある。オプティカルダイは、約２４ｍｍ×２４ｍｍのサイズを有するが、この寸法は、実施形態によって変更してもよい。オプティカルダイ１０８とメモリダイ１１０の上面との間に、さらに、ダイアモンド層１３０が配置される場合がある。ダイアモンド層１３０は、約１〜１０マイクロメートルの厚みを有することができ、プロセッサダイ１０２、及びメモリコントローラダイ１０４により生成された熱を放散し、消失させるために使用される場合がある。
【００１１】
図１に示した三次元ダイ積層体によれば、オプティカルダイ１０８を電気的ダイ１０２、及び１０４に強固に結合させることが可能となり、短い待ち時間でメモリダイ１１０〜１１３にアクセスする機能が得られ、また、積層体における隣接するダイ１０２、１０４、及び１１０〜１１３にわたってクラスタロジック、及びメモリを分散させることにより、クラスタ内の電気的配線を従来の装置に比べて短くすることが可能となる。特に、メモリダイをメモリコントローラの近くに積み重ね、種々のメモリ層を貫通して延びるバイアを使用することで、従来のメモリをメモリコントローラに接続するために使用される非常に長く、高い抵抗値を有する配線に比べて、短い長さ、及び低い抵抗値の配線が得られる。その結果、計算装置１００のダイ間において電気信号の伝送に必要となる電力、又は負荷は、従来のメモリをメモリコントローラに接続するために必要とされる電力に比べて大幅に少なくなる。
【００１２】
図２は、本発明の種々の実施形態により相互接続された計算装置１００のダイ１０２、１０４、及び１０８の種々の構成要素を示す概略図である。プロセッサダイ１０２は、クラスタ２０２〜２０４にそれぞれ示されるように、各クラスタが４つのコアのクラスタとして構成されるマルチコアプロセッサである。各コアは、図４を参照して後で説明されるように、プライベート第１レベル（「Ｌ１」）命令キャッシュ（図示せず）、及びプライベートＬ１データキャッシュ（図示せず）を含む。クラスタ２０２〜２０４はそれぞれ、Ｌ２キャッシュ２０６〜２０８により示されるプライベート共有第２レベル（「Ｌ２」）キャッシュ、及びメモリコントローラ２１０〜２１２により示される関連メモリコントローラを有する。メモリコントローラ２１０〜２１２はそれぞれ、クラスタ２０２〜２０４へ向かうデータ、及びクラスタ２０２〜２０４から到来するデータの流れを制御する。Ｌ２キャッシュ、及びメモリコントローラは、プロセッサダイ１０２に隣接するメモリコントローラダイ１０４に配置される。図２に示すように、オプティカルダイ１０８の光配線２１４によれば、クラスタ２０２〜２０４に関連するＬ２キャッシュ２０６〜２０８を互いに光通信させることができ、かつメモリコントローラ２１０〜２１２とも光通信させることが可能な配線が得られる。また、図２から分かるように、メモリコントローラ２１０〜２１１は、オフチップのデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）２１６〜２１８のような外部メモリモジュールと光通信することが可能である。クラスタ２０２〜２０４は、ＤＩＭＭ２１６〜２１８のそれぞれと電気的に、又は光学的に通信することができる。
【００１３】
プロセッサダイ１０２の各クラスタは、メモリコントローラダイ１０４上に配置された対応するメモリコントローラを有し、プロセッサダイ１０２の能力を拡大縮小する帯域幅を得るために、各メモリコントローラは、積層されたメモリダイ１１０〜１１３に接続され、又はオフチップメモリへの光接続を駆動する。クラスタはさらに、オプティカルダイ１０８を通して互いに光学的に接続され、広い帯域幅、少ない待ち時間、及び非常に少ない電力消費を提供する。従って、積層型計算装置１００を自由に使用することが可能なプログラマは、高度な並列処理を表現することができ、ローカリティの問題に束縛されることはなく、従って、並列プログラム開発の難易度は大幅に低減される。さらに、計算装置１００のアーキテクチャによれば、１フロップ当たり１バイトの帯域幅をＤＲＡＭに与えることが出来る場合がある。
【００１４】
メモリダイ１１０〜１１３のそれぞれについて８ＧＢのＤＲＡＭを選択した場合、積層されるメモリは、３２ギガバイトのＤＲＡＭを備え、当該ＤＲＡＭは、バイア１２０〜１２３のようなＤＲＡＭの中を通る複数のバイアを通して、メモリコントローラに直接接続される。バイアのローディング、又はバイアの使用に要する電力の量を最小限に抑えるために、ＤＲＡＭは、約２５〜５０マイクロメートルの厚みを有する４つのメモリスタック層によって形成される。ＤＲＡＭスタックの各層は、６４個のほぼ同一の領域を含み、これらの領域は、上にあるプロセッサダイ１０２の種々のクラスタにマッピングされる。行アクセス時間を短縮し、及び複数同時アクセスを可能にするために、各ＤＲＡＭ領域は、複数のバンクにさらに分割される場合がある。例えば、２０ｎｍＤＲＡＭ技術を使用した場合、各領域には、１Ｇビットのエラー訂正コードにより保護されたストレージが与えられ、その結果、メモリコントローラダイ１０４上の各メモリコントローラは、０．５Ｇバイトのメモリに電気的に接続される。複数のチャネルを有することで、メモリに与えられる帯域幅は増加する。帯域幅を増加させることで、ＤＲＡＭにおけるバンク衝突は低減される。各メモリチャネルは、７２個のデータビット、及び約３０個のアドレス制御ビットからなる。１つのメモリコントローラにつき４チャネルであるものと仮定し、２５マイクロメートル間隔でスルーバイアを使用した場合、スルーバイアの頭上面積は、メモリ層の３％未満になる場合がある。細かい間隔のスルーバイアを使用すれば、ＤＲＡＭの構造は、単一の行アクセスからキャッシュライン全体を供給するような構造にすることが出来る。
【００１５】
５１２ＧＢのＤＲＡＭが望ましい場合、ＤＲＡＭは、光学的に接続された６４個の個別のメモリモジュール（「ＯＣＭ」）として構成される場合がある。ＯＣＭは、上で説明した８ＧＢのＤＲＡＭと同じ基礎技術を利用する。オプティカルダイ１０８は、２つの機能を実施する。第１に、オプティカルダイ１０８は、外部光配線１２４、及び１２６のような光ファイバ接続のためのインタフェースを提供する。第２に、オプティカルダイ１０８は、ＤＲＡＭスタックのために、低電力のグローバル相互接続を提供する。ＯＣＭ、及びプロセッサは、光ファイバを通して接続され、光ファイバは、コマンド、又は特定用途向けデータの交換に使用することが可能な４８本ものチャネルを提供する。
【００１６】
マルチコア積層型計算装置の全体的動作
簡単にするために、以下では、プロセッサダイ１０２が６４個のクワッドコアクラスタを含む計算装置１００を例として、本発明の光配線の種々の実施形態について説明する。当業者には明らかなように、計算装置１００において、本発明の光配線の種々の実施形態がそのような装置に制限されることはなく、それらの実施形態は、種々の構成を成す任意数のコアを備えた任意数のクラスタを有するマルチコア計算装置用の光配線を提供するように変更を加えた上で、実施される場合もある。
【００１７】
図３は、本発明の種々の実施形態によるフォトニックダイ１０２、メモリコントローラダイ１０４、アナログ電子回路ダイ１０６、及びオプティカルダイ１０８を示す分解斜視図である。図３に示すように、プロセッサダイ１０２、及びメモリコントローラダイ１０４は、６４個のタイルに分割される。プロセッサダイ１０２における各タイルは、「クラスタ」と呼ばれる４つのコアに相当し、メモリコントローラダイ１０４における各タイルは、そのほぼ真上に位置するプロセッサダイ１０２上の対応するクラスタと電気的に通信するＬ２キャッシュ、ハブ、メモリコントローラ、及び他のデバイスに相当する。例えば、メモリコントローラダイ１０４のタイル３０２は、関連クラスタ３０４と電気的に通信するハブ、メモリコントローラ、及び他のデバイスに相当する。クラスタ、及びタイルは、約３ｍｍ×３ｍｍの大きさにすることができるが、実施形態によっては、もっと大きく、又はもっと小さく作成される場合もある。本発明の実施形態が、４つのコアを有するクラスタに制限されることはない。他の実施形態において、クラスタは、２、３、及び４、又はそれ以上の数のコアを含む場合がある。クラスタ、及びタイルの一例については、図４Ａ〜図４Ｂを参照し、後で説明される。オプティカルダイ１０８は、概ね規則正しい間隔で配置された１６個の光電変換器３０６のような光電変換器と、ストリップ３０８によって表され、規則正しい間隔で配置された１６個の光電変換器をそれぞれ通って蛇行する蛇行形状を有する概ね平行な（交差しない）２７０本の個別の導波路と、８本の概ね平行な導波路の１６の束であって、各束が、光電変換器３０６から発出する束３１０のように、対応する光電変換器から発出するように構成される、８本の概ね平行な導波路の１６の束とを含む。２７０本の蛇行導波路は、「オンチップ導波路」と呼ばれ、光電変換器間における光通信を提供し、１６束の導波路を含む導波路は、「オフチップ導波路」と呼ばれ、計算装置１００の外にあるデバイスとの間の光通信を提供する。１６個の光電変換器はそれぞれ、４つの光電変換器ブロック（図示せず）から構成される。各光電変換器ブロック（「変換器ブロック」）は、メモリコントローラダイ１０４における４つの関連タイルのうちの１つと電気的に通信する。変換器ブロックの詳細については、図６、及び図７を参照し、後で説明する。アナログ電子回路ダイ１０６は、１６個のパッチを含み、各パッチは、メモリコントローラダイ１０４における４つのタイルと、オプティカルダイ１０８における光電変換器との間に配置される。各パッチは、金属化され、又はシリコン充填されたスルーバイアを含み、それらのスルーバイアにより、メモリコントローラダイ１０４における４つのタイルと、対応する光電変換器との間のアナログ電気通信が可能になる。データは、アナログ電気信号（「電気信号」）の形でパッチを通して伝送される。なぜなら、アナログ信号の生成は一般に、デジタル電気信号の生成に比べて大幅に少ない電力しか消費しないからである。
【００１８】
下記の説明は、オプティカルダイ１０８をどのように使用して、プロセッサダイ１０２上のクラスタ間におけるデータの伝送を可能にし、また、クラスタと外部装置との間におけるデータの伝送を可能にするかの概要を示している。クラスタ３０４のようなプロセッサダイ１０２のクラスタにより生成され、又はタイル３０２のようなメモリコントローラダイ１０４のタイルから抽出されたデータは、パッチ３１２におけるバイアを通して、データ符号化電気信号として、光電変換器３０６の対応する変換器ブロック（図示せず）へ伝送される。変換器ブロックは、それらの電気信号を、オンチップ導波路３０８のうちの１以上を伝搬する「チャネル」と呼ばれる電磁放射の１以上の波長として符号化する。データの未変調チャネルへの符号化は、チャネルの強度を変調することにより達成され、変調については、図１４を参照して後で詳しく説明される。データを有するチャネルは、「符号化チャネル」と呼ばれる。符号化チャネルは、（１）同じ光電変換器３０６とも電気的に通信する隣のクラスタ３１４、（２）クラスタ３１５のように、プロセッサダイ１０２のどこかにあるクラスタ、又は（３）外部デバイス（図示せず）へ向かう場合がある。符号化チャネルが隣のクラスタ３１４へ向かう場合、光電変換器３０６における対応する変換器ブロックは、その符号化チャネルを受け取り、それらを符号化電気信号に変換して戻し、それをパッチ３１２を通してクラスタ３１４へ送り返す。データ符号化チャネルがクラスタ３１５へ向かう場合、符号化チャネルは、適当なオンチップ導波路に沿って、光電変換器３１６におけるクラスタ３１５に対応する変換器ブロックへ伝送される。符号化チャネルは、符号化電気信号に変換して戻され、それらは、パッチ３１８を通してクラスタ３１５へ伝送される。符号化チャネルが外部デバイスへ向かう場合、光電変換器３０６の変換器ブロックは、符号化されたチャネルを束３１０のオフチップ導波路に置き、符号化チャネルは、そこからオプティカルダイ１０８を出る。外部デバイスが４つのクラスタ３１４のうちの１つへ向かう符号化チャネルを生成する場合、符号化チャネルは、束３１０を成すオフチップ導波路に沿って光電変換器３０６へ伝送され、そこで、符号化チャネルは、符号化電気信号に変換され、さらなる処理のために、それらの電気信号は、パッチ３１２を通して４つのクラスタ３１４へ伝送される場合がある。動作の詳細な説明、及びオプティカルダイ１０８の構成要素については、図７を参照して後で説明する。
【００１９】
クラスタ、及びメモリコントローラ
図４Ａは、本発明の種々の実施形態によるプロセッサダイ１０２のクラスタ４０２を示している。クラスタ４０２は、４つのコアを含む。各コアは、Ｌ１命令キャッシュ、及びＬ１データキャッシュと電気的に通信する。Ｌ１命令キャッシュ、及びＬ１データキャッシュは、頻繁にアクセスされる命令、及びデータ、又は最近アクセスされた命令、及びデータを一時的に記憶する高速なランダムアクセスメモリである。図４Ｂは、本発明の種々の実施形態によるメモリコントローラダイ１０４の１つのタイル４０４を示している。タイル４０４は、Ｌ２キャッシュと、ハブ、メモリコントローラ、ディレクトリ、ネットワークインタフェース、自己のクロスバー接続、及びピアクロスバー接続を含むコンポーネント領域４０６とを含む。これらのクロスバー接続は、光電変換器の対応する部分に接続されるように構成される場合がある。Ｌ２キャッシュは、クラスタ４０２の４つのコアにより共有される。Ｌ１−Ｌ２インタフェース４０８は、クラスタ４０２、及びタイル４０４のほぼ中心に配置され、クラスタ４０２とタイル４０４の間における電気的通信を提供する。
【００２０】
小型の、十分な処理能力のコア、及びキャッシュによって、単位エネルギー当たりの実現可能な最適性能に近い性能が達成される。従って、本発明のために選択されるコアは、５ＧＨｚクロックを使用することができ、コアは、dual-issueであっても、In-orderであっても、マルチスレッドであってもよく、４つの乗累算演算、及び４ワード幅の読み出し／記憶処理が可能な単一命令複数データ（「ＳＩＭＤ」）命令を提供するように構成される場合がある。ＳＩＭＤは、浮動小数点性能を加速するように設計された複数の低レベル関数の集まりであってもよい。ＳＩＭＤプロセスによれば、１つの命令で、複数のデータ片に対して同じ関数を実施することができ、データの処理に要するループ数を減らすことができる。図３を参照して上で説明したように、５ＧＨｚのクロックに従って動作するちょうど６４個のクワッドクラスタを使用した場合、計算装置１００の計算帯域幅は、１Ｔフロップ／秒になることがある。各クラスタは、「エポック」と呼ばれる２４クロックサイクルの間に、６４〜１２８バイトのような少なくとも１つのキャッシュラインを送信する場合がある。
【００２１】
図５は、本発明の種々の実施形態による、図４Ａ〜図４Ｂに示したクラスタ、及びタイルの構成要素間における命令を示す概略図である。ハブ５０２は、符号化された電気信号をＬ２キャッシュ５０４、ディレクトリ５０６、メモリコントローラ５０８、及びネットワークインタフェース５１０に伝送する。図３を参照して上で説明したように、ハブ５０２はさらに、符号化された電気信号をオプティカルダイ１０８の光電変換器との間でやり取りする責任も有する。ネットワークインタフェース５１０は、外部ネットワークとの接続を提供し、メモリコントローラ５０８は、Ｌ２キャッシュ５０４、図１に示したメモリ１１０〜１１３、及び図２に示したＤＩＭ２１６〜２１８のような外部メモリとの間で相互にやり取りされるデータの流れを管理する。
【００２２】
図６は、本発明の種々の実施形態に従って構成された、プロセッサダイ１０２の４つのクラスタ６０２、メモリコントローラダイ１０４の対応するタイル６０４、アナログ電子回路ダイ１０６のパッチ６０６、及びオプティカルダイ１０８の光電変換器６０８を示す拡大分解斜視図である。図６に示すように、光電変換器６０８は、４つの個別の光電変換器ブロック６１０〜６１３を含む。各変換器ブロックは、パッチ６０６を介して、４つのタイル６０４のうちの１つと電気的に通信する。具体的には、タイル６１５は、変換器ブロック６１０と電気的に通信し、タイル６１６は、変換器ブロック６１１と電気的に通信し、タイル６１７は、変換器ブロック６１２と電気的に通信し、タイル６１８は、変換器ブロック６１３と電気的に通信する。変換器ブロック６１０〜６１３は、タイル６１５〜６１８のそれぞれから出力される符号化された電気信号を、他のクラスタによって処理するために、オンチップ導波路３０８の一部へ伝送可能な符号化されたチャネルに変換し、又は、導波路６２０の束を通して外部装置へ伝送し、処理する。変換器ブロック６１０〜６１３は、導波路の束６２０、及びオンチップ導波路３０８を通して伝送された符号化されたチャネルをさらに、４つのクラスタ６０２により個別に処理することが可能な符号化された電気信号に変換する。
【００２３】
オプティカルダイ
図７Ａは、本発明の種々の実施形態によるオプティカルダイ１０８を示す概略図である。図７Ａに示すように、また、図３を参照して上で説明したように、オプティカルダイ１０８は、２７０本の概ね平行で交差しないオンチップ導波路３０６、１６個の概ね規則的な間隔で配置された光電変換器、及び１６束の８本のオフチップ導波路を含む。オンチップ導波路３０８は、蛇行形状を成すように構成され、２７０本のオンチップ導波路３０８を全て、１６個の光電変換器のそれぞれに光学的に結合することができる。図７Ａは、各光電変換器が、４つの変換器ブロックを含むことを示している。換言すれば、オプティカルダイ１０８は、６４個の変換器ブロックを含み、変換器ブロックはそれぞれ、メモリコントローラダイ１０４の６４個のタイルのうちの１つと通信する。また、図７Ａは、２つの実質的に同一のチャネルソース７０２、及び７０４が、蛇行するオンチップ導波路３０８の両端に配置されることも示している。ソース７０２、及び７０４はそれぞれ、オンチップ導波路のそれぞれに対し、同じ一組の６４個の異なるチャネルを逆方向に出力するように構成される。方向矢印７０６は、ソース７０４から出力されたチャネルが伝送される方向を表し、方向矢印７０８は、ソース７０４から出力されたチャネルが伝送される方向を表す。蛇行するオンチップ導波路３０８は、約１９００μｍの幅を有する。
【００２４】
本発明の種々の実施形態が、図７Ａに示すような蛇行形状のオンチップ導波路に制限されることはない。オンチップ導波路の構成は、任意の適当な形のものであってよく、例えば、光電変換器の数、光電変換器のレイアウト、及びオプティカルダイで利用可能な空間の数に従って変わることがある。
【００２５】
図７Ｂは、本発明の種々の実施形態によるオプティカルダイ１０８の、図７Ａに示した領域７１０の拡大を示している。図７Ｂに示すように、単純化のために、２７０本の蛇行するオンチップ導波路のうちの８本だけが描かれている。図７Ｂは、導波路が交差せず、導波路７１４、及び７１６のように概ね平行であることを示している。
【００２６】
オンチップ導波路３０８は、０．２５〜０．５マイクロメートルの範囲の断面寸法を有する、リッジ型導波路であってもよいし、フォトニック結晶導波路であってよい。図７Ｃは、本発明の種々の実施形態による図７Ｂにおいてライン７Ｃ−７Ｃに沿って切断して見たときのオンチップリッジ型導波路３００の一部７１８を示す断面図である。図を分かりやすくするために、オンチップリッジ型導波路の図示の部分は、オプティカルダイ１０８の表面に配置された２７０本のオンチップリッジ型導波路のうちの２０本に相当する。図７Ｃに示すように、リッジ型導波路は、複数の束を成すように配置され、束７２０のように、各束は４本の導波路を含む。
【００２７】
図７Ｄは、本発明の種々の実施形態による２本の概ね平行なフォトニック結晶導波路の一部を示す平面図である。図７Ｄにおいて、円７２２のような種々の円は、オプティカルダイ１０８の誘電体層、又は半導体基板層における規則的格子を表している。開口部を有しない領域が、フォトニック結晶導波路７２４、及び７２６である。開口部には、空気、又は、基板層の屈折率よりも小さい屈折率を有する誘電体材料を充填することができる。開口部の規則的格子は、導波路７２４、及び７２６を取り囲む二次元ブラッグ格子を形成する。この二次元ブラッグ格子は、導波路７２４、及び７２６に対する適当な波長のＥＲを制限する。フォトニック結晶導波路は周知であり、２００５年、エルゼビア，インクのオカモト・カツナリ著の教科書「Fundamentals of Optical Waveguides」、１９８３年、ロンドンのスナイダー、ラブ，チャップマン、及びホール著「Optical Waveguide Theory」、及び２００５年、ベルリンのジーンマイケル・ローティオズ、スプリンジャー・バーラグ著の「Photonic Crystals」は、当該分野における多数の参考文献のうちの３つに過ぎない。
【００２８】
図８は、本発明の種々の実施形態によるソース７０２を示す概略図である。ソース７０２は、レーザー８０２、及び２つのスター・カプラ８０４、８０６を含む。レーザー８０２は、６４個の異なる波長の未変調の電磁放射を放射するレーストラック型モード同期レーザーであってもよい。各波長、又は「チャネル」は、λ１、λ２、λ３、・・・、λ６４で表され、各チャネルは、比較的一定の強度を有する。スター・カプラ８０４、及び８０６はそれぞれ、ツリー構造を成すように構成されたビームスプリッタを含み、図８に示すように、６４個のチャネルは、２７０本のオンチップ導波路のうちの２５８本のそれぞれに配置される。本発明の特定の幾つかの実施形態において、レーザー８０２は、Ｍ＋１レーザー波長を生成するハイブリッドＩＩＩ−Ｖ族半導体Ｓｉモード同期レーザである場合がある。（（２００７）Optic Express １５、２３１５のエイ・ダブリュ・ファング他著の「Integrated AlGaInAs-silicon evanescent race track laser and photodetectors」を参照）。
【００２９】
オプティカルダイ１０８は、２４クロックサイクルのエポックにおいて、同期的に動作する。利用可能な未符号化チャネルは、キャッシュライン、又はブロードキャストメッセージ、又は制御メッセージを単一のエポックにおいて送信可能な論理チャネルにグループ化される。１つの論理チャネルは、１つのエポックにおいて、一本のキャッシュライン、又は制御メッセージを伝送することができる。論理チャネルへのチャネルのグループ化は、４クロックサイクル（２４クロックサイクル／６チャネル）毎に、クラスタが、最大で１本のキャッシュラインを送受信することができるような形で行われ、その結果、１０Ｔバイト／秒（６４クラスタ×（１２８バイト／４クロック）×５ＧＨｚ）の合計帯域幅が生成される。
【００３０】
光電変換器
図９Ａ〜図９Ｂは、本発明の種々の実施形態による２タイプの光電変換器を示す概略図である。図９Ａにおいて、第１の光電変換器９００は、４つのオフチップ通信ハブ９０５〜９０８に光学的に結合された４つの変換器ブロック９０１〜９０４を含む。通信ハブ９０５〜９０８はそれぞれ、束９１１〜９１４に光学的に結合され、各束は、８つのオフチップ導波路を含む。図９Ｂにおいて、第２の光電変換器９２０は、単一のデバイス９２２にグループ化されたオフチップ通信ハブに光学的に結合された同じ４つの変換器ブロック９０１〜９０４を含む。導波路の束９１１〜９１４は、直列化／非直列化デバイス９２４を介してデバイス９２２に光学的に結合された導波路の束９１１〜９１４を含む。
【００３１】
図１０は、本発明の種々の実施形態による変換器ブロック１０００の種々の構成要素を示す概略図である。変換器ブロック１０００は、ブロードキャストシステム１００２、データ／制御ブロック１００４、調停システム１００６、及びオフチップ通信ハブ１００８を含む。調停システム１６００の動作、及びアーキテクチャについては、図１８、及び図１９を参照し、後で詳しく説明される。ブロードキャストシステム１００２により、関連クラスタは、データを他の全てのクラスタにほぼ同時に送信することが可能になる。データ／制御ブロック１００４は、メモリコントローラダイ１０４の特定のタイルに専用であり、符号化されたチャネルを、特定のタイルへ送信される符号化された電気信号に変換し、タイルから出力される符号化された電気信号を、計算装置上の他のクラスタへ送信される符号化されたチャネルに変換する。データ／制御ブロック１００４のアーキテクチャについては、図１１〜１３を参照し、後で詳しく説明される。調停システム１００６は、所与のエポックにおけるクラスタ、又は導波路の束を使用する権利を、クラスタに付与する。図１０に示すように、２７０本のオンチップ導波路３０８のうちの２本は、ブロードキャストシステム１００２に専用であり、オンチップ導波路３０８のうちの１２本は、調停システム１００６に専用であり、オンチップ導波路３０８のうちの２５６本は、データ／制御ブロック１００４に専用である。２５６本のオンチップ導波路は、６４の束を成すように編成される。６４の束はそれぞれ、メモリダイ１０２における特定のタイルに専用の４つのオンチップ導波路からなる。
【００３２】
図１０はさらに、変換器ブロック１０００の種々の構成要素の寸法を表すパラメタｗ１、ｗ２、ｗ３、ｗ４、及びｗ５を含む。特定の幾つかの実施形態において、ｗ１は、約２１００〜２４００μｍの範囲であり、ｗ２は、約１７００〜２１００μｍの範囲であり、ｗ３は、約３２〜４４μｍの範囲であり、ｗ４は、約８０〜１２０μｍの範囲であり、ｗ５は、約５００〜６００μｍの範囲である場合がある。好ましくは、ｗ１は、約２２９０μｍであり、ｗ２は、約１９００μｍであり、ｗ３は、約３８μｍであり、ｗ４は、約１００μｍであり、ｗ５は、約５３０μｍである場合がある。ただし、これらの寸法、及び範囲は、実施形態によって変更してもよい。
【００３３】
図１１は、本発明の種々の実施形態によるデータ／制御ブロック１１００を示す概略図である。データ／制御ブロック１１００は、オプティカルダイ１０２における６４個のデータ／制御ブロックのうちの第Ｎ番目のものに相当する。水平線１１０１〜１１０９は、６４個のデータ／制御ブロックのそれぞれに関連する４本のオンチップ導波路の６４の束のうちの９束のみを表す（残りの束は、図示されていない）。また、束には、上から下まで１〜６４のラベルが付され、各ラベルが、特定のデータ／制御ブロックに対応している。各データ／制御ブロックは、特定の束を使用して、残りの６３個のデータ／制御ブロックから出力された符号化されたチャネルを受信する。残りの６３の束は、データ／制御ブロックが、符号化チャネルを他の６３個のデータ／制御ブロックへ送信するために使用される。例えば、図１１に示すように、データ／制御ブロック１１００は、束を成す導波路変調器１１１０のような６３の束を成す導波路変調器を有し、導波路変調器は１〜Ｎ−１までの束、及びＮ＋１〜６４までの束に光学的に結合される。データ／制御ブロック１１００はさらに、第Ｎの束１１０５に光学的に結合された２つの束を成す導波路検出器１１１２、及び１１１４を有する。データ／制御ブロック１１００は、ソース７０２、及び７０４からの第１〜第Ｎ−１の束、及び第Ｎ＋１〜第６４の束のオンチップ導波路のそれぞれにおいて、符号化されていない（すなわち、未変調の）チャネルを受け取る。
【００３４】
図１１に示すように、データ／制御ブロック１１００は、ソース７０２により提供される符号化されていないチャネルを使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成し、ソース７０４により提供される符号化されていないチャネルを使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成する。例えば、図１１に方向矢印１１１６〜１１２０で示されているように、データ／制御ブロック１１００は、ソース７０４から発せられた符号化されていないチャネルを束１１０１〜１１０４において受信し、束１１０１〜１１０４に光学的に結合された束を成す導波路変調器を使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信されるまだ符号化されていないチャネル１１１２〜１１２５におけるデータを符号化する。一方、データ／制御ブロック１１００は、方向矢印１１２１〜１１２５で示されているように、ソース７０２から発せられたまだ符号化されていないチャネルを束１１２１〜１１２５において受信し、束１１０６〜１１０９に光学的に結合された束を成す導波路変調器を使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信されるまだ符号化されていないチャネル１１１２〜１１２５におけるデータを符号化する。データ／制御ブロック１１００は、束を成す導波路検出器１１１２、及び１１１４を使用し、他の６３個のデータ／制御ブロックにより送信された符号化されたチャネル１１２０、及び１１２１を受信する。
【００３５】
図１２は、本発明の種々の実施形態によるデータ／制御ブロックを示す概略図である。図１２に示すように、第２のデータ／制御ブロック１２０２は、第２の束１１０２上の符号化されたチャネルを受信するように構成され、第６３のデータ／制御ブロック１２０４は、第６３の束１１０８上の符号化されたチャネルを受信するように構成される。データ／制御ブロック１１００、及び１２０４、並びに図示しない他のデータ、及び制御ブロックは、束１１０２を使用して、符号化されたチャネルを第２のデータ／制御ブロック１２０２へ送信する。これらの符号化されたチャネルは、かく乱されることなく中間に位置するデータ／制御ブロックを通過する。データ／制御ブロック１１００、及び１２０２、並びに図示しない他のデータ、及び制御ブロックは、束１１０８を使用して、符号化されていないチャネルを第６３のデータ／制御ブロック１２０４へ送信する。これらの符号化されたチャネルは、かく乱されることなく中間に位置するデータ／制御を通過する。束を成す導波路変調器、及び検出器のアーキテクチャ、及び動作については、図１３、及び図１４を参照して詳しく説明される。
【００３６】
なお、本発明の他の実施形態において、データ／制御ブロック１１００は、ソース７０２により提供される符号化されていないチャネルを使用して、第１〜第Ｎ−１のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成し、ソース７０４により提供される符号化されていないチャネルを使用して、第Ｎ＋１〜第６４のデータ／制御ブロックに向けて送信される符号化されたチャネルを生成するように構成される場合もある。
【００３７】
束を成す導波路変調器、及び束を成す導波路検出器は、ほぼ同一に構成されるデバイスである。図１３は、本発明の種々の実施形態による拡大された束を成す変調器／検出器１３００を示す概略図である。図１１〜図１２を参照して上で説明したように、束を成す導波路変調器／検出器１３００は、４つのオンチップ導波路１３０１〜１３０４の束において、チャネルを受信する。束を成す導波路変調器／検出器１３００は、導波路マイクロリングシステム１３０６のような４つの導波路マイクロリングシステムを含む。４つのマイクロリングシステムは、ほぼ平行な導波路１３０１〜１３０４を含み、導波路１３０１〜１３０４間の分離距離は、約１０〜１４μｍにすることができ、この距離は、束を成す導波路変調器／検出器１３００の外側にある束を成す導波路１３０１〜１３０４間の分離距離よりも長い。各導波路マイクロリングシステムは、マイクロリング１３０８のような６４個のマイクロリングを含む。６４個のマイクロリングは、各導波路の長手方向に沿って、導波路の両側に近接して分散配置される。各マイクロリングは、光学的に結合された導波路に沿って伝送される６４個のチャネルのうちの一つと共振するように構成される。マイクロリングの構成については、図１７を参照して以下で説明される。
【００３８】
図１３は、導波路マイクロリングシステム１３００の種々の構成要素を表すパラメタｔ１、ｔ２、ｔ３、及びｔ４をさらに含む。一部の特定の実施形態において、ｔ１は、約４５〜６５μｍの範囲とされ、ｔ２は、約２００〜３００μｍの範囲とされ、ｔ３は、約０．５〜５μｍとされ、ｔ４は、約１〜１０μｍとされる場合がある。好ましくは、ｔ１は、約５７．７μｍとされ、ｔ２は、約２５５μｍとされ、ｔ３は、約２μｍとされ、ｔ４は、約５μｍとされる。ただし、本発明が、それらの寸法、又は寸法範囲に限定されることはない。それらの寸法、及び寸法範囲は、実施形態によって異なる場合がある。
【００３９】
図１４は、本発明の種々の実施形態によるオフチップ通信ハブ４００を示している。オフチップ通信ハブ１４００は、オフチップ導波路変調器１４０１、及びオフチップ導波路検出器１４０２を含み、約２００〜３００μｍ×約１００〜２００μｍの総寸法を有する。ただし、寸法は、実施形態によって異なる場合がある。オフチップ導波路変調器１４０１は、４つの導波路マイクロリングシステム１４０３〜１４０６を含む。導波路マイクロリングシステム１４０３〜１４０６はそれぞれ、オフチップ導波路、及び６４個のマイクロリングを含む。導波路マイクロリングシステム１４０３〜１４０６の導波路は、４つのビームスプリッタ１４０８〜１４１１を介してオンチップ導波路１４０７にそれぞれ光学的に結合される。導波路１４０７は、ビームスプリッタ１４０８〜１４１１によって導波路マイクロリング１４０３〜１４０６の中に置かれた６４個の符号化されていないチャネルを有し、その後、導波路マイクロリングシステム１４０３〜１４０６は、図１５を参照して後で説明するように、４つの対応するタイルにより生成された６４個の符号化されていないチャネルにデータを符号化するために使用される。オフチップ導波路検出器１４０２は、４つの導波路マイクロリングシステム１４１２〜１４１５を含み、それらはさらに、オフチップメモリのような外部デバイスから符号化されたチャネルを受け取るための４つのオフチップ導波路を含む。導波路マイクロリングシステム１４１２〜１４１５は、符号化されたチャネルを、４つの電気的結合タイルへ送信される対応する符号化された電気信号に変換するために使用される。
【００４０】
図１５は、本発明の種々の実施形態によるブロードキャストシステム１５００を示している。ブロードキャストシステム１５００は、ブロードキャスト変調器１５０２、及びブロードキャスト検出器１５０４を含み、約４００〜６００μｍ×２０〜４０μｍの面積寸法を有する。ブロードキャスト変調器１５０２は、オンチップ導波路１５１０、及び１５１２にそれぞれ光学的に結合された２つの導波路マイクロリングシステム１５０６、及び１５０８を含む。ブロードキャスト検出器１５０４は、ビームスプリッタ１５１８を介して導波路１５１０、及び１５１２にそれぞれ光学的に結合された２つの導波路マイクロリングシステム１５１４、及び１５１６を含む。ブロードキャストシステム１５００は、他の全てのクラスタとの間で、データをほぼ同時に送受信するために使用される。
【００４１】
なお、本発明の光電変換器実施形態について、上で、図９〜図１５を参照して説明したが、本発明の６４クラスタ計算装置実施形態が、そのように制限されることはない。任意数のクラスタを有する計算装置を許容するために、それらの実施形態を拡大縮小してもよいことは、当業者には直ぐに分かるであろう。
【００４２】
導波路マイクロリングシステムの動作
図１６Ａは、本発明の種々の実施形態による、６４個の符号化されていないチャネルにおいてデータを符号化するために使用可能な導波路マイクロリングシステムを示している。図１６Ａにおいて、導波路１６０２は、６４個の符号化されていない（すなわち、未変調の）チャネルλ１、λ２、λ３、・・・、λ６４を有する。６４個のマイクロリングはそれぞれ、チャネルの１つと共振するように構成され、その結果、各チャネルは、関連する隣りのマイクロリングへのエバネッセント結合を介して抽出することができる。例えば、マイクロリング１６０４は、チャネルλ１と共振するように構成される。チャネルλ１が導波路１６０２に沿って伝送されるのに従って、チャネルλ１の多くは、マイクロリング１６０４にエバネッセント結合される。「オン」、及び「オフ」電圧のパターンをマイクロリングに印加することによって、情報をチャネルの強度として符号化することができる。電圧は、マイクロリングの屈折率をシフトさせ、次いで、導波路１６０２に沿って伝送されるチャネルの強度を変調する。電圧パターンは、メモリコントローラダイ１０４における対応するタイルから出力される一連のデータに対応する場合がある。例えば、メモリコントローラダイ１０４のタイルにより生成される適当な「オン」電圧は、二進数「１」に対応し、「オフ」電圧は、二進数「０」に対応する場合がある。マイクロリングに「オン」電圧が印加されると、マイクロリングの共振はシフトされ、隣の導波路に沿って伝送される対応するチャネルは、マイクロリングにエバネッセント結合されない。換言すれば、「オン」電圧を印加している間は、チャネルがマイクロリングを通過するため、チャネルの強度は比較的変更されないままに留まる。ただし、電圧が「オフ」に切り替わると直ぐに、チャネルはマイクロリングにエバネッセント結合され、マイクロリングを通るチャネルの強度は、低下する。その結果、「オン」、及び「オフ」電圧のパターンとして符号化された同データは、チャネルの強度として符号化され、比較的強い強度は、二進数「１」に対応し、比較的弱い強度は、二進数「０」に対応する場合がある。
【００４３】
図１６Ｂは、本発明の種々の実施形態による、導波路から６４個の符号化されていないチャネルを抽出するために使用可能な導波路マイクロリングシステムを示している。図１６Ｂにおいて、６４個の符号化されたチャネル：
【００４４】
【数１】
【００４５】
は、検出器ブロックの導波路１６０６に入力される。６４個のマイクロリングはそれぞれ、６４個のチャネルのうちの１つと共振するように構成され、各チャネルは、隣のマイクロリングへのエバネッセント結合により、抽出される。例えば、符号化されたチャネル
【００４６】
【数２】
【００４７】
は、導波路１６０６に沿って伝送され、チャネル
【００４８】
【数３】
【００４９】
に関連する強い強度、及び弱い強度は、マイクロリング１６０８にエバネッセント結合する。チャネル
【００５０】
【数４】
【００５１】
に関連する比較的強い強度、及び弱い強度のパターンは、マイクロリング１６０８にわたる高電圧、及び低電圧の対応するパターンを形成する。その後、この電圧パターンは、同情報を符号化する電気信号として、メモリコントローラダイ１０４における関連タイルへ送信される。
【００５２】
マイクロリング
図１７は、本発明の種々の実施形態によるマイクロリング１７００を示す概略図である。マイクロリング１７００は、導波路１７０２の直ぐ近くに配置される。一部の実施形態において、マイクロリング１７００は、真性半導体からなり、マイクロリング１７００の半導体基板内部に形成されたｐ形半導体領域１７０４、及びマイクロリング１７００の外側を取り囲む、導波路１７０２の反対側に配置される半導体基板に形成されたｎ形半導体領域１７０６を含む。領域１７０４、１７０６、及びマイクロリング１７００は、ｐ−ｉ−ｎ結合を形成し、図１６を参照して上で説明したように、このｐ−ｉ−ｎ結合は、フォトダイオード、又は変調器として使用することができる。図１３〜図１５を参照して上で説明したように、導波路１７０２は、オンチップ導波路であってもよいし、オフチップ導波路であってもよい。導波路１７０２の伝送は、チャネル波長の影響を受けることがあり、チャネルがマイクロリング１７００と共振している場合、チャネルは、マイクロリング１７００にエバネッセント結合するので、導波路１７０２の伝送は大幅に減少する場合がある。マイクロリング１７００の共振は、領域１７０４、及び１７０６に適当な電圧、又は電流を印加することにより、電気的に調節することができる。マイクロリング１７００は、マイクロリングに何も電圧、又は電流が印加されないときに、特定のチャネルがマイクロリング１７００と共振し、マイクロリング１７００にエバネッセント結合するように構成される場合がある。適当な電圧又は電流をマイクロリング１７００に印加すると、マイクロリング１７００の共振はシフトされ、同チャネルは、妨げられることなく導波路１７０２を通って伝搬する。一方、マイクロリング１７００は、マイクロリング１７００に電圧、又は電流が印加されたときに、特定のチャネルがマイクロリング１７００と共振し、マイクロリング１７００とエバネッセント結合するようにも構成することができる。電圧、又は電流を「オフ」にすると、マイクロリング１７００の共振はシフトされ、同チャネルは、妨げられることなく導波路１７０２を通して伝搬する。マイクロリング変調器の例として、キュー．シュー他による「12.5 Gbit/s carrier-injection-based silicon microring silicon modulators」、Optics Express 15, 430(2007)を参照して欲しい。
【００５３】
調停
クラスタは、リソースとして動作するだけでなく、他のリソースを要求する要求手段としても動作する場合がある。ただし、同じエポックにおいて、２以上のクラスタが特定のクラスタのような同じリソースへのアクセスを要求することがある。本発明の各クラスタは、そのような競合を避けるために、対応する調停システムに電気的に結合される。説明を短縮し、分かりやすくするために、調停の実施に関する下記の説明は、本発明の種々の実施形態による４つのクラスタのみを有する例示的な計算装置の概略図を使用して説明される。その後、調停システム実施形態に関する説明が、図１９を参照してなされる。
【００５４】
図１８Ａは、本発明の種々の実施形態による例示的な４クラスタ積層型計算装置１８００を示す概略図である。計算装置１８００は、４つのクラスタ１８０１〜１８０４を含み、それらは、４つの対応するデータ／制御ブロック１８０５〜１８０８と電気的に通信する。計算装置１８００は、第１のソース１８１０、及び第２のソース１８１２をさらに含む。ソース１８１０、及び１８１２は、図８を参照して上で説明したように、導波路１８１４〜１８１７の４つの束の各導波路に対し、６４の符号化されていないチャネルλ１、λ２、λ３、・・・、λ６４を放射するように構成される場合がある。データ／制御ブロックはそれぞれ、特定の束におけるデータチャネル、及び制御チャネルを受信し、残りのチャネルを使用して、データチャネル、及び制御チャネルを他のクラスタへ送信する。例えば、データ／制御ブロック１８０６は、束を成す導波路復調器１８２０、及び３つの束を成す導波路変調器１８２１〜１８２３を含み、それらは、図１１〜１２を参照して上で説明したように構成され、動作する。クラスタ１８０１〜１８０４はそれぞれ、調停システム１８３０と電気的に通信する。
【００５５】
図１８Ｂは、本発明の種々の実施形態による調停システム１８３０を示す概略図である。調停システム１８３０は、ソース１８３０に光学的に結合されたパワー導波路１８３２、及び、４つのマイクロリング１８３７〜１８４０を介してパワー導波路１８３２と光通信するループ導波路１８３６を含む。調停システム１８３０は、ループ導波路１８３６の中に配置された４群の４つの内部マイクロリング１８４１〜１８４４をさらに含む。ソース１８３４は、パワー導波路１８３２に対し、４つの未変調チャネルλ１’、λ２’、λ３’、λ４’を放射する。各マイクロリング群１８４１〜１８４４は、４つのクラスタ１８０１〜１８０４のうちの１つと電気的に通信する。具体的には、マイクロリング群１８４１のマイクロリングは、クラスタ１（１８０１）と電気的に通信し、マイクロリング群１８４２のマイクロリングは、クラスタ２（１８０２）と電気的に通信し、マイクロリング群１８４３のマイクロリングは、クラスタ３（１８０３）と電気的に通信し、マイクロリング群１８４４のマイクロリングは、クラスタ４（１８０４）と電気的に通信する。図１７を参照して上で説明したように、内部マイクロリングは、ｐ−ｉ−ｎ結合フォトダイオードとして構成される。なお、６４クラスタの計算装置１００の場合、図１９を参照して後述するように、独立したソース１８３４は必要ない。
【００５６】
図１８Ｂに示すように、４つのマイクロリング１８３７〜１８４０、及び内部マイクロリング１８４１〜１８４４には、それぞれチャネル指定λ１’、λ２’、λ３’、λ４’がラベル付けされる。これらの指定は、チャネルを識別し、各マイクロリングは、隣の導波路と共振し、かつ、隣の導波路からエバネッセント結合されることができる。例えば、各マイクロリング１８３４〜１８４４は、チャネルλ１’、λ２’、λ３’、λ４’のうち１つのみと共振するように個別に構成される。具体的には、マイクロリング１８３７〜１８４０は、チャネルλ１’、λ２’、λ３’、λ４’を、パワー導波路１８３２における時計回りの方向１８４６からそれぞれ、ループ導波路１８３６における逆時計回り方向１８４８にエバネッセント結合する。
【００５７】
同様にして、内部マイクロリング１８４１〜１８４４はさらに、ループ導波路１８３６からの特定の導波路をエバネッセント結合するが、内部マイクロリングは、対応するクラスタによって駆動され、すなわち「オン」に切り替えられなければならない。例えば、マイクロリング１８４１は全て、チャネルλ１’、λ２’、λ３’、λ４’の共振周波数のモードオフの１／２になるように構成される場合がある。その結果、チャネルλ１’、λ２’、λ３’、λ４’は、妨げられることなくループ導波路１８３６を介してマイクロリング１８４１を通過する。しかしながら、対応するクラスタ１（１８０１）は、特定のマイクロリングを駆動する適当な電流を送り、マイクロリングを関連チャネルと共振する状態へ移行させることができる。その後、マイクロリングは、ループ導波路１８３６からのチャネルを結合し、マイクロリングの中で共振させることができる。例えば、クラスタ１（１８０１）は、マイクロリング１８５０を「オン」に切替えることができ、その結果、チャネルλ３’は、ループ導波路１８３６からエバネッセント結合され、マイクロリング１８５０の中で共振する。グループ１８４１の中の他のマイクロリングが「オン」に切り替えられない限り、チャネルλ１’、λ２’、λ３’、λ４’は、妨げられることなく通過する。
【００５８】
次に、調停システム１８３０を利用した、４つのクラスタ１８０１〜１８０４のうちの１つがデータ受信に利用可能であるか否かの判断について、図１８Ａ、及び図１８Ｂを参照して説明する。各エポックの直前に、各クラスタに、ソース１８３４から放射される４つのチャネルのうちの１つが割当てられ、クラスタ１８０１〜１８０４は、クラスタ−チャネル間の割当てを認識する。こうした割当ては、ランダムであってもよいし、クラスタの適正な使用を確保する方法に基いて決定されてもよく、新たなエポックが開始される前のそのエポック（例示的実施形態として、エポックの１／３）の間に行うことができる。このようなクラスタ−チャネル割当ては、どのクラスタがさらなる処理のためのデータの受信に利用可能であるかを、クラスタが判断する際に使用される。一実施形態において、１つのエポック当たりのチャネル割当ては、最初に予め決定され、各クラスタにおけるアクセス可能なルックアップテーブルに記憶され、１つのエポック当たりのクラスターチャネル割当ては、ある方式に従ってコンピュータロジックにより更新される場合がある。そうした方式の一例は、ラウンドロビン方式である。
【００５９】
一実施形態において、調停手段は、複数のダイに分散される。メモリコントローラダイ１０４上のクロスバー接続によって、調停手段に何を要求すべきかが決まる。要求は、アナログダイ１０６を通してオプティカルダイ１０８へ伝送され、オプティカルダイ１０８には、リング変調器、及び導波路が配置される。オプティカルダイ１０８において成されるこの試みは、チャネルを転向するためのものであり、チャネルは、転向され、検出される場合もあれば、されない場合もある。結果として得られる電気信号は、チャネルをクロスバー接続へと戻し、当該クロスバー接続が、次のエポックにおいてデータを変調器へ送信することにより、その電気信号を、その論理チャネルを使用するものとして、又は使用しないものとして解釈する。
【００６０】
ここで、例えば、表１に示すようなエポック開始前のクラスタ−チャネル割当てについて考えて欲しい。
【００６１】
【表１】
【００６２】
表Ｉに示されているように、クラスタ１（１８０１）には、チャネルλ１’が割当てられ、クラスタ２（１８０２）には、チャネルλ２’が割当てられ、以下同様に割当てられている。クラスタ１（１８０１）、及びクラスタ４（１８０４）が両方とも、データ処理のためにクラスタ３（１８０３）を使用したいものと仮定する。図１８Ｂへ戻り、クラスタ１（１８０１）は、マイクロリング１８５０を「オン」に切替え、クラスタ４（１８０４）はさらに、マイクロリング１８５２を「オン」に切替える。チャネルλ３’は、マイクロリング１８３９を介してパワー導波路１８３２からループ導波路１８３６にエバネッセント結合された後、マイクロリング１８３９の直後から、チャネルλ３’は、ループ導波路１８３６を反時計周りの方向１８４８へ進行する。マイクロリング１８５０は、チャネルλ３’がマイクロリング１８５２に到達する前に、ループ導波路１８３６から、チャネルλ３’を抽出する。マイクロリング１８５０において共振するチャネルλ３’は、クラスタ１（１８０１）へ送信される電気信号を生成する。図１８Ａに戻り、もしこの電気信号が、閾値を超える場合、その電気信号は、クラスタ１（１８０１）において検出される。この信号が検出された後、クラスタ１（１８０１）は、次のエポックの間に、そのデータを変調器１８５６へ伝送し、変調器１８５６は、そのデータを、ソース１８１０から出力された未変調チャネルに符号化する。その後、それらの符号化された（すなわち、変調された）チャネルは、束１８１６に沿って検出器１８５８へと流し込まれ、図１２を参照して上で説明したように、クラスタ３（１８０３）によって処理される。この特定のエポックにおいて、クラスタ１（１８０１）は、クラスタ３（１８０３）にアクセスし、クラスタ４（１８０４）は、次のエポックを待たなければならない。
【００６３】
次に、クラスタ１（１８０１）、及びクラスタ４（１８０４）が両方とも、再び、データ処理のためにクラスタ３（１８０３）を使用したいものと仮定する。ただしこの場合、クラスタ−チャネル間の割当ては、エポックの開始前に表２に示すようなものあるものと仮定する。
【００６４】
【表２】
【００６５】
表２に示されているように、クラスタ３（１８０３）には、今度は、チャネルλ４’が割当てられている。図１８Ｂに戻り、クラスタ１（１８０１）は、マイクロリング１８６０を「オン」に切替え、クラスタ４（１８０４）はさらに、マイクロリング１８６２を「オン」に切替える。チャネルλ４’は、マイクロリング１８４０を介してパワー導波路１８３２からループ導波路１８３６にエバネッセント結合された後、マイクロリング１８４０の直後から、チャネルλ４’は、ループ導波路１８３６を反時計周りの方向へ進行する。ただし、このエポックの前に、マイクロリング１８６２は、チャネルλ４’がマイクロリング１８６０に到達する前に、ループ導波路１８３６からチャネルλ４’を抽出する。チャネルλ４’は、マイクロリング１８６２において共振し、クラスタ４（１８０４）へ送信される電気信号を生成する。次に、図１８Ａに戻り、この電気信号が閾値を超えた場合、クラスタ４（１８０４）は、この信号を検出する。この信号が検出された後、クラスタ４（１８０４）は、上記のように、次のエポックの間にデータを更なる処理のためにクラスタ３（１８０３）へ送信する。この特定のエポックにおいて、クラスタ４（１８０４）は、クラスタ３（１８０３）にアクセスし、クラスタ（１８０１）は、次のエポックを待たなければならない。
【００６６】
図１９は、本発明の種々の実施形態による関連クラスタＮに対応する調停システム１９００を示している。調停システムは、８個の調停手段１９０１〜１９０８を含む。各調停手段は、導波路−マイクロリングシステムと、４つの中央導波路のうちの１つに光学的に結合されたマイクロリングとを含む。例えば、調停手段１９０１は、導波路−マイクロリングシステム１９１６と、中央導波路１９１１に光学的に結合されたマイクロリング１９１８とを含む。調停手段１９０１は、要求されたクラスタＭが、データの受信に使用可能であるか否かを判断するために、クラスタＮによって使用され、同じ導波路１９２０に接続された他の調停手段（図示せず）も、それぞれ関連するクラスタに対し、同じ事を行う。
【００６７】
単純化のために、調停システム１９００は、図１０に示された調停システム１００６のような、計算装置１００の６４個の調停システムのうちの１つを表すものと仮定する。６４個のクラスタが全て、導波路１９２０に接続された調停手段を使用して、どのクラスタがデータの受信に利用可能であるかを判断するものと仮定する。ソース７０２、又は７０４のようなソースは、６４個のチャネルλ１、λ２、λ３、・・・、λ６４を方向１９２２の向きで導波路１９１１の中に置く。各調停手段は、マイクロリング１９１８のようなマイクロリングを含み、パワー導波路１９１１からチャネルλ１、λ２、λ３、・・・、λ６４のうちの１つを抽出し、対応するチャネルを導波路１９２０に入れ、方向１９２４に伝搬させる。例えば、マイクロリング１９１８は、パワー導波路１９１１からチャネルλＮを抽出するように構成される場合がある。導波路−マイクロリングシステム１９１６の６４個のマイクロリングはそれぞれ、適当な電流が印加されたときに、導波路１９２０が保持する未変調のチャネルλ１、λ２、λ３、・・・、λ６４のうちの１つを抽出するように構成される。次に、クラスタＮが、次のエポックの間に処理すべきデータを、クラスタＭへ送信したいものと仮定する。前のエポックの最後から１／３の間に、クラスタＮは、クラスタ−チャネル間割当てにおいてチャネルλ６３がクラスタＭに割当てられているものと判断する。クラスタＮは、マイクロリング１９２２を「オン」に切替えることにより、これに応答する。なぜなら、マイクロリング１９１８は、チャネルλＮのみを抽出するように構成され、チャネルλ６３は、導波路１９２０に接続された別の調停手段（図示せず）によってパワー導波路１９１１から抽出され、チャネルλ６３は、導波路１９２０に沿って方向１９２４の向きに送信して戻されるからである。もし仮に、チャネルλ６３が、クラスタＭを使用したデータ処理も行おうとするクラスタの調停手段によって捕捉されなかった場合、チャネルλ６３は、マイクロリング１９２２へのエバネッセント結合により抽出され、マイクロリング１９２２は、電気信号上閾値を生成する。クラスタＮは、図１２を参照して上で説明したように、データをクラスタＭへ送信することによって応答する。もし、チャネルλ６３が、マイクロリング１９２２に到達する前に他のクラスタＫにより抽出された場合、クラスタＫは、データをクラスタＭへ送信して処理することができ、クラスタＮは、次のクラスタ−チャネル間割当て、及び次のエポックを待つ。
【００６８】
８つの調停手段１９０１〜１９０８のうちの１つの動作について説明したが、多数の他の調停手段を使用して、他のクラスタが利用可能であるか否かを判断することができ、また、外部装置が利用可能であるか否かを判断することもできる。これらの判断は、エポック内の異なる時刻において行われる場合がある。
【００６９】
上記のように、本光配線は、マルチコア計算装置の例の他に、例えば、三次元スタック、及び複数のメモリコントローラを有することが可能なメモリシステムデバイスのような他のコンピュータシステムデバイスにおいて実施することもできる。
【００７０】
上記の説明では、説明の都合上、本発明を完全に理解してもらうために、特定の用語を使用した。しかしながら、当業者には明らかなように、本発明を実施する上で、特定の詳細は必要とされない。本発明の特定の幾つかの実施形態に関する上記の説明は、図示説明の目的で提供したものである。それらは、本発明を網羅することも、本発明を開示した特定の実施形態に厳密に制限することも意図していない。当然ながら、上記の教示に照らして、多数の修正、及び変形が可能である。実施例は、本発明の原理を最も良好に説明し、それによって当業者が、想定する特定の用途に適合するようにて変更を加えて本発明、及びその種々の実施形態を最良の形で利用できるようにする目的で図示説明されている。本発明の範囲は、下記の特許請求の範囲、及びその均等により定められる。
【特許請求の範囲】
【請求項１】
基板の表面に配置された複数のオンチップ導波路(308)と、
前記基板の前記表面に配置された複数のオフチップ導波路(310, 620)と、
前記基板の前記表面に配置された少なくとも１つの光電変換器(306)と
を含み、前記少なくとも１つの光電変換器が、前記複数のオンチップ導波路(308)の一部、及び前記複数のオフチップ導波路(310, 620)の一部に光学的に結合され、かつ少なくとも１つのコンピュータシステム構成要素(615-618)と電気的に通信する、光配線(108)。
【請求項２】
前記基板の前記表面に配置され、前記オンチップ導波路のそれぞれの第１の端部に結合された第１のソース(702)と、
前記基板の前記表面に配置され、前記オンチップ導波路のそれぞれの第２の端部に結合された第２のソース(704)と
をさらに含む、請求項１に記載の光配線。
【請求項３】
前記第１のソース(702)、及び前記第２のソース(704)は、
複数のチャネルを放射するように構成されたレーザー(802)と、
前記レーザーに光学的に結合され、前記複数のチャネルを受信し、前記複数のチャネルを前記オンチップ導波路のそれぞれに出力するように構成された少なくとも１つのスター・カプラ(804, 860)と
をさらに含む、請求項２に記載の光配線。
【請求項４】
前記複数のオンチップ導波路、及び前記複数のオフチップ導波路は、概ね平行なリッジ型導波路(720)、又は概ね平行なフォトニック結晶導波路(724, 726)をさらに含む、請求項１に記載の光配線。
【請求項５】
前記複数のオフチップ導波路の一部に光学的に結合され、少なくとも１つのチャネルを送受信するように構成された少なくとも１つの光ファイバ(124, 126)配線をさらに含む、請求項１に記載の光配線。
【請求項６】
前記少なくとも１つの光電変換器(306)は、前記少なくとも１つのコンピュータシステム構成要素と電気的に通信する少なくとも１つの光電変換器ブロック(901-904)をさらに含む、請求項１に記載の光配線。
【請求項７】
前記少なくとも１つの光電変換器ブロックは、
オンチップ導波路に光学的に結合され、前記少なくとも１つのコンピュータシステム構成要素により生成されたデータ符号化電気信号に従って複数のチャネルを変調し、少なくとも１つのオフチップ導波路を介して符号化されたチャネルを受信し、前記符号化されたチャネルを、前記少なくとも１つのコンピュータシステム構成要素によって処理するために、データ符号化電気信号に変換するように構成されたオフチップ通信ハブ(1800, 1400)と、
前記複数のオンチップ導波路の第１の部分に光学的に結合され、前記複数のオンチップ導波路の第１の束に沿って伝送された複数の未変調のチャネルを受信、及び変調し、前記複数のオンチップ導波路の第２の束に沿って伝送された複数の符号化されたチャネルを受信し、前記少なくとも１つのコンピュータシステム構成要素によって処理するために、対応するデータ符号化電気信号を生成するように構成されたデータ／制御ブロック(1004, 1100, 1805-1808)と、
前記複数のオンチップ導波路の第２の部分に光学的に結合され、コンピュータシステム構成要素間におけるデータの分配を管理するように構成された調停システム(1006, 1830, 1900)と、
前記複数のオンチップ導波路の第３の部分に光学的に結合され、他の全てのコンピュータシステム構成要素との間でデータをほぼ同時に送受信するように構成されたブロードキャストシステム(1002, 1500)と
をさらに含む、請求項６に記載の光配線。
【請求項８】
前記少なくとも１つの光電変換器は、
少なくとも１つの導波路(1301, 1602, 1606, 1702)と、
前記少なくとも１つの導波路に光学的に結合された複数のマイクロリング(1308, 1604, 1608, 1700)であって、各マイクロリングが、前記少なくとも１つの導波路を通して伝送される複数のチャネルのそれぞれのチャネルと共振するように構成される、複数のマイクロリング(1308, 1604, 1608, 1700)と
をさらに含む、請求項１に記載の光配線。
【請求項９】
前記導波路に光学的に結合された前記複数のマイクロリングは、前記導波路に隣接して配置された前記複数のマイクロリングの第１の部分、及び前記導波路に隣接して配置された前記複数のマイクロリングの第２の部分をさらに含む、請求項８に記載の光配線。
【請求項１０】
各マイクロリングは、前記マイクロリング内に配置されたｎ型半導体領域、及び前記マイクロリング内に配置されたｐ型半導体領域をさらに含み、又は、前記マイクロリング内に配置されたｐ型半導体領域、及び前記マイクロリング内に配置されたＮ型半導体領域をさらに含む、請求項８に記載の光配線。
【請求項１】
基板の表面に配置された複数のオンチップ導波路(308)と、
前記基板の前記表面に配置された複数のオフチップ導波路(310, 620)と、
前記基板の前記表面に配置された少なくとも１つの光電変換器(306)と
を含み、前記少なくとも１つの光電変換器が、前記複数のオンチップ導波路(308)の一部、及び前記複数のオフチップ導波路(310, 620)の一部に光学的に結合され、かつ少なくとも１つのコンピュータシステム構成要素(615-618)と電気的に通信する、光配線(108)。
【請求項２】
前記基板の前記表面に配置され、前記オンチップ導波路のそれぞれの第１の端部に結合された第１のソース(702)と、
前記基板の前記表面に配置され、前記オンチップ導波路のそれぞれの第２の端部に結合された第２のソース(704)と
をさらに含む、請求項１に記載の光配線。
【請求項３】
前記第１のソース(702)、及び前記第２のソース(704)は、
複数のチャネルを放射するように構成されたレーザー(802)と、
前記レーザーに光学的に結合され、前記複数のチャネルを受信し、前記複数のチャネルを前記オンチップ導波路のそれぞれに出力するように構成された少なくとも１つのスター・カプラ(804, 860)と
をさらに含む、請求項２に記載の光配線。
【請求項４】
前記複数のオンチップ導波路、及び前記複数のオフチップ導波路は、概ね平行なリッジ型導波路(720)、又は概ね平行なフォトニック結晶導波路(724, 726)をさらに含む、請求項１に記載の光配線。
【請求項５】
前記複数のオフチップ導波路の一部に光学的に結合され、少なくとも１つのチャネルを送受信するように構成された少なくとも１つの光ファイバ(124, 126)配線をさらに含む、請求項１に記載の光配線。
【請求項６】
前記少なくとも１つの光電変換器(306)は、前記少なくとも１つのコンピュータシステム構成要素と電気的に通信する少なくとも１つの光電変換器ブロック(901-904)をさらに含む、請求項１に記載の光配線。
【請求項７】
前記少なくとも１つの光電変換器ブロックは、
オンチップ導波路に光学的に結合され、前記少なくとも１つのコンピュータシステム構成要素により生成されたデータ符号化電気信号に従って複数のチャネルを変調し、少なくとも１つのオフチップ導波路を介して符号化されたチャネルを受信し、前記符号化されたチャネルを、前記少なくとも１つのコンピュータシステム構成要素によって処理するために、データ符号化電気信号に変換するように構成されたオフチップ通信ハブ(1800, 1400)と、
前記複数のオンチップ導波路の第１の部分に光学的に結合され、前記複数のオンチップ導波路の第１の束に沿って伝送された複数の未変調のチャネルを受信、及び変調し、前記複数のオンチップ導波路の第２の束に沿って伝送された複数の符号化されたチャネルを受信し、前記少なくとも１つのコンピュータシステム構成要素によって処理するために、対応するデータ符号化電気信号を生成するように構成されたデータ／制御ブロック(1004, 1100, 1805-1808)と、
前記複数のオンチップ導波路の第２の部分に光学的に結合され、コンピュータシステム構成要素間におけるデータの分配を管理するように構成された調停システム(1006, 1830, 1900)と、
前記複数のオンチップ導波路の第３の部分に光学的に結合され、他の全てのコンピュータシステム構成要素との間でデータをほぼ同時に送受信するように構成されたブロードキャストシステム(1002, 1500)と
をさらに含む、請求項６に記載の光配線。
【請求項８】
前記少なくとも１つの光電変換器は、
少なくとも１つの導波路(1301, 1602, 1606, 1702)と、
前記少なくとも１つの導波路に光学的に結合された複数のマイクロリング(1308, 1604, 1608, 1700)であって、各マイクロリングが、前記少なくとも１つの導波路を通して伝送される複数のチャネルのそれぞれのチャネルと共振するように構成される、複数のマイクロリング(1308, 1604, 1608, 1700)と
をさらに含む、請求項１に記載の光配線。
【請求項９】
前記導波路に光学的に結合された前記複数のマイクロリングは、前記導波路に隣接して配置された前記複数のマイクロリングの第１の部分、及び前記導波路に隣接して配置された前記複数のマイクロリングの第２の部分をさらに含む、請求項８に記載の光配線。
【請求項１０】
各マイクロリングは、前記マイクロリング内に配置されたｎ型半導体領域、及び前記マイクロリング内に配置されたｐ型半導体領域をさらに含み、又は、前記マイクロリング内に配置されたｐ型半導体領域、及び前記マイクロリング内に配置されたＮ型半導体領域をさらに含む、請求項８に記載の光配線。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【公表番号】特表２０１１−５０１２３８（Ｐ２０１１−５０１２３８Ａ）
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２０１０−５３１０４４（Ｐ２０１０−５３１０４４）
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０１２０９８
【国際公開番号】ＷＯ２００９／０５５０１８
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０１２０９８
【国際公開番号】ＷＯ２００９／０５５０１８
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
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