データ多重伝送システム、多重伝送信号受信装置、多重伝送信号受信モジュール及び多重伝送信号送信装置
【課題】異なる周波数情報を有する複数のデジタル信号をデータの内容に依然せず束ねて高速伝送し、受信側では、各周波数情報を維持した複数のデジタル信号を再生・分離する。
【解決手段】送信装置は、異なる周波数情報を有する各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割し、その後、これら複数の入力チャネルに対応する複数のデータブロックを多重化して伝送路に出力する。一方、受信装置は、伝送路を通じて受信したデータ列を送信装置側の入力チャネルと同数のデータフローに分離し、その後、各データフロー内で連続するデータブロックから有効データである送信データを復元して格納し、データフロー毎に生成するクロックに同期して、各データフローに対応する送信データを出力する。
【解決手段】送信装置は、異なる周波数情報を有する各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割し、その後、これら複数の入力チャネルに対応する複数のデータブロックを多重化して伝送路に出力する。一方、受信装置は、伝送路を通じて受信したデータ列を送信装置側の入力チャネルと同数のデータフローに分離し、その後、各データフロー内で連続するデータブロックから有効データである送信データを復元して格納し、データフロー毎に生成するクロックに同期して、各データフローに対応する送信データを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を介してデータを伝送するデータ多重伝送技術に関する。
【背景技術】
【０００２】
近年、情報通信装置を構成する複数のＬＳＩ間や複数のボード間を相互接続する分野では、多数の高速シリアル信号が用いられている。一般に、信号の伝送距離が数１０ｃｍ以下の近距離伝送では電気信号が用いられ、１ｍ以上の長距離伝送では光信号が用いられる。さらに、信号速度の高速化に伴い、電気信号により伝送可能な距離は、益々短くなる傾向にある。例えば情報通信装置内において複数の基板同士を接続する配線を共通化する基板（いわゆるバックプレーン）では、その伝送速度が１０Ｇｂｐｓ以上に高速化するのに伴い、長距離伝送が困難な電気信号から安定した伝送が可能な光信号へと伝送に用いる信号が移行しはじめている。
【０００３】
光信号による伝送は、電気信号による伝送よりも、伝送速度の高速化が可能である。このため、ボード上の多数の電気信号を、少ない本数の光信号に多重化して伝送する必要性が高まっている。そこで、信号を多重化する様々な技術が開発されている。
【０００４】
図１に、信号多重分離回路の従来例を示す。この従来回路で用いられる多重化回路（図中左側）は、以下の条件下で動作することが求められる。
(1) 最終段に位置するマルチプレクサの入力直前において、ｎ本の入力（ＴｘＰ１，…，ＴｘＰｎ）のデータレート（Ｘ１ ｂｐｓ，…，Ｘｎ ｂｐｓ）は全て等しい。すなわち、Ｘ１＝Ｘ２＝…＝Ｘｎである。
(2) 全ビットデータの位相は、同相関係にある。
(3)マルチプレクサの出力のデータレートは全入力のデータレートの総和に等しい。すなわち、Ｙ＝Ｘ１×ｎである。
【０００５】
一般に、多重化回路は、低速度のパラレル信号（全チャネルが同速度かつ同位相の同期信号）を高速度のシリアル信号に変換する処理を実行する。しかし、図１に示す従来回路には、分離回路（図中右側）を構成するマルチプレクサの出力チャネルの番号とマルチプレクサの入力チャネルの番号の一致を保証する仕組みが存在しない。
【０００６】
この種の仕組みは、特許文献１に開示されている。特許文献１に示す信号多重分離回路は、光信号の多重化（特に、ＳＯＮＥＴ／ＳＤＨプロトコル）技術に関するものであり、多重化回路が低速度の光信号を多重化して高速度の光信号を生成し、分離回路が高速度の光信号を分離して当初の低速度の光信号を再生する。
【０００７】
図２に、特許文献１に開示された同期回路付きの信号多重分離回路の構成を示す。図２に示す多重化回路（図中左側）は、ｎ＋１本のチャネルのうち特定の１本のチャネルのみプロトコルを終端し、そのチャネルに特殊なパターンを挿入する。この特殊なパターンが挿入された入力は、（ｎ＋１）：１のマルチプレクサにおいて、他のｎ本の入力（ＴｘＰ１，…，ＴｘＰｎ）に多重化される。すなわち、再フレーム化される。図では、特殊なパターンの生成に使用される回路をパターン生成部と表している。
【０００８】
一方、図２に示す分離回路（図中右側）は、分離されたｎ＋１本のチャネルのうち特定のチャネルについて特殊なパターンの同期処理を実行する。図では、特殊なパターンの同期に使用される回路をパターン同期部と表している。この同期処理を通じ、分離回路は、１：（ｎ＋１）のデマルチプレクサが多重化信号を分離する際の先頭位置を検出する。この仕組みの採用により、図２に示す信号多重分離回路は、入力チャネルと出力チャネルの番号（以下、チャネル位置）の一致関係を保証する。
【０００９】
なお、図１に示す回路の場合には、全チャネルのプロトコルを一旦終端した後に、データを結合して多重化する必要がある。しかし、図２に示す回路の場合には、プロトコルの終端を１チャネルに留めることができる。このため、図２に示す回路は、図１に示す回路に比して、装置規模を縮小することができる。
【００１０】
この他、データレートの異なる複数の入力に対応するパケットデータ又はフレームデータを時間多重して伝送する方法が存在する。代表的な従来技術には、ＩＥＥＥ８０２委員会により標準化されているフレーム多重装置がある（非特許文献１）。このフレーム多重化技術は、データレートの異なる各チャネルのフレームを一旦バッファに格納し、その後、それらを出力チャネルの速度で読み出すことにより、データレートの異なるチャネルデータの多重化を実現する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−２５２９４２号公報
【非特許文献】
【００１２】
【非特許文献１】ＩＥＥＥ Ｓｔｄ ８０２．３−２００８．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述したように、装置内で実行されるデータ伝送では、多数の伝送チャネルを扱う必要がある。このため、データ伝送に関与する装置及びＬＳＩをとりわけ小規模化する必要がある。
【００１４】
しかし、この種の用途では、多重化する各入力チャネルのデータレートが使用状況に応じて変化する。このため、マルチプレクサに入力される全チャネルのデータレートを同期させることが困難である。また、各チャネルを通じて伝送するデータの内容に依存せず、かつ、データ欠落のない完全なデータ伝送の実現には、デマルチプレクサから出力される各チャネルのデータレートを、マルチプレクサ側の対応する入力チャネルのデータレートに完全に一致させる必要がある。従って、これらの条件を満たす実現方法が必要となる。
【００１５】
しかし、特許文献１に開示された信号多重分離回路（図２）によっては、前述の条件を満たすことができない。何故なら、図２に示す回路は、各入力チャネルの速度が同一であることを前提とし、単純なマルチプレクサによる光信号の多重化を実現するためである。すなわち、図２に示す回路構成は、異なるデータレートの入力の多重化が不可能なためである。さらに、ＳＯＮＥＴ／ＳＤＨプロトコルの終端処理を単一チャネルで実施するとしても、必要とされる回路規模は大きく、ＬＳＩの小型化には不向きである。
【００１６】
その一方、非特許文献１に開示されるフレーム多重装置では、異なるデータレートのチャネルを多重化することができる。
【００１７】
しかし、非特許文献１の装置の場合にも、入力チャネルのデータレートと出力チャネルのデータレートを完全には一致させることはできない。なぜならば、フレーム化によりデータレートの違いを解決するため、マルチプレクサへの入力時点で、各チャネルのデータに含まれるクロック情報（クロック周波数、周波数ジッタ等）が失われるためである。また、非特許文献１の装置は、入力チャネルと出力チャネルの間におけるデータ伝送を保証するために、フレーム単位で宛先を付与し、宛先に従ったデータの振り分け処理を実行する。そのため、データを振分けるための宛先検索、データの輻輳を防ぐためのデータの格納処理が必須となる。このことは、データ伝送に要する処理時間を厳密に保証できないことを意味する。また、前述した処理は、特許文献１における装置と比較しても更に大規模な回路を必要とし、ＬＳＩの小型化には甚だ不向きである。
【００１８】
更に、特許文献１に開示された発明と非特許文献１に開示された発明を組み合わせることはできない。なぜなら、特許文献１の装置は、各チャネルの入力速度が同一であることを前提に各チャネルのデータを多重化するのに対し、非特許文献１の装置は、全てのチャネルのプロトコルを一旦終端し、その後、フレームを取り出してから多重化処理を実行する必要があるためである。よって、両者を組み合わせた装置は、特許文献１で終端を１チャネルに留めたことによる効果（すなわち、装置規模の縮小）が失われる結果をまねいてしまう。また、両者を組み合わせたとしても、入力チャネルのデータレートと出力チャネルのデータレートを同一にすることはできず、非特許文献１の問題を解決することができない。
【００１９】
そこで、本発明は、以上の技術課題に鑑み、異なる周波数情報を有するデジタル信号（例えば異なる周波数誤差、及び若しくは、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、並びに又は、異なるビットレートのデジタル信号）を多重化して伝送し、受信側においては各デジタル信号を多重化時の周波数情報を保持したまま分離・再生できるデータ多重伝送技術の実現を目的とする。
【課題を解決するための手段】
【００２０】
このため、本発明者は、以下の処理機能を有する送信装置及び受信装置（受信モジュールを含む）により構成されるデータ多重伝送システムを提案する。
【００２１】
送信装置は、(A1) それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、(A2) 各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、(A3) 複数の入力チャネルに対応する複数のデータブロックを多重化し、伝送路に出力するマルチプレクサとを有する。
【００２２】
受信装置は、(B1) 伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、(B2) それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、(B3) それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部とを有する。
【発明の効果】
【００２３】
本発明によれば、送信装置側において、各入力チャネルの送信データが有する周波数情報を維持したまま、複数の入力チャネルのデータ列を多重化することができる。また、受信装置側でも、各データフローからデータを分離する際に、各データフローに固有の周波数情報を取り出してクロックの周波数を個別に調整するため、入力チャネルと出力チャネルのデータレートの同一性を保証することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２４】
【図１】一般的な多重化回路と分離回路とで構成される信号多重分離回路を示す図。
【図２】特許文献１に示されている多重化回路と分離回路で構成される信号多重分離回路を示す図。
【図３】実施例１に係る多重化回路（送信機）の構成例を示す図。
【図４】実施例１で使用するデータフォーマットの一例を示す図。
【図５】実施例１に係る分離回路（受信機）の構成例を示す図。
【図６】実施例１で使用するＰＬＬ回路の構成例を示す図。
【図７】実施例１に係る周波数制御部によるＰＬＬ制御の初期シーケンスを説明する図。
【図８】実施例１に係る周波数制御部によるＰＬＬ制御のアップデートシーケンスを説明する図。
【図９】実施例２に係る多重化回路（送信機）の構成例を示す図。
【図１０】ブロック化部で実行されるブロック化処理を説明する図。
【図１１】実施例２に係る分離回路（受信機）の構成例を示す図。
【図１２】実施例３に係る多重化回路（送信機）の構成例を示す図。
【図１３】実施例３に係る分離回路（受信機）の構成例を示す図。
【発明を実施するための形態】
【００２５】
以下の説明では、便宜上その必要があるときは、複数の形態例及び実施例に分割して発明を説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にあることがある。また、以下の形態例及び実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】
さらに、以下の形態例及び実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の形態例及び実施例において、前述した数等（個数、数値、量、範囲等を含む）に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその数等に近似または類似するものを含むものとする。
【００２７】
以下、本発明の形態例及び実施例を図面に基づいて詳細に説明する。なお、形態例及び実施例を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の形態例及び実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２８】
Ａ．形態例
[全体構成]
まず、各実施例に共通するデータ多重伝送システムの概念構成を説明する。データ多重伝送システムは、送信機と受信機で構成される。送信機は、ｎ個のＣＤＲ（Clock Data Recovery）部、ｎ個のＦＩＦＯ部、ｎ個のブロック化部、パターン生成部、マルチプレクサ部、入力段用のクロック源、入力段用のＰＬＬ部、出力段用のクロック源及び出力段用のＰＬＬ部を備える。受信機は、入力段用のクロック源、入力段用のＰＬＬ部、ＣＤＲ部、分周器、デマルチプレクサ部、パターン同期部、ｎ個のブロック解除部、ｎ個のＦＩＦＯ部、出力段用のクロック源、ｎ個のＰＬＬ部及びｎ個の周波数制御部を備える。
【００２９】
[送信機の構成]
送信機には、ｎ本のデータ信号が入力される。ｎ本のデータ信号は、互いに異なる周波数情報を有していても良いし、全てが同じ周波数情報を有していても良い。なお、ｎ本全てのデータ信号が異なる周波数情報を有している必要は無く、いずれか一つが他のデータ信号と異なる周波数情報を有していれば良い。この種のデータ信号には、例えば異なる周波数誤差を有する複数の源振クロック信号により生成されたデジタル信号、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、異なるビットレートのデジタル信号等が含まれる。
【００３０】
ｎ本のデータ信号チャネルは、それぞれ対応するＣＤＲ部に入力される。従って、ＣＤＲ部はｎ個ある。各ＣＤＲ部は、入力されたデジタル信号からクロック成分を抽出し、対応するＰＬＬ部より供給される高速クロックに基づいて、データ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。ビットデータ及び再生クロックは、ＣＤＲ部からＦＩＦＯ部に送信される。
【００３１】
入力段用のｎ個のクロック源は、固有周波数のクロック（参照クロック）を発生し、ｎ個のＣＤＲ部に与える。入力段用のｎ個のＰＬＬ部は、クロック源より与えられる参照クロックを正確に定数倍した周波数のクロックを発生し、それぞれ対応するＣＤＲ部に与える。
【００３２】
ｎ個のＦＩＦＯ部は、それぞれ対応するＣＤＲ部からビットデータと再生クロックを受信し、再生クロックに同期してビットデータの列を内部のＦＩＦＯ（First in First out）メモリに格納する。また、ＦＩＦＯ部は、ＦＩＦＯメモリに格納されているビットデータの列を、ＣＤＲ部より与えられる再生クロックに同期して読み出し、それぞれ対応するブロック化部に送信する。なお、ＦＩＦＯメモリにデータが格納されていない場合、ＦＩＦＯ部は、ＦＩＦＯメモリが空（エンプティ）状態にあることをブロック化部に通知する。一方、ＦＩＦＯメモリが満杯となっている場合、ＦＩＦＯ部は、ＦＩＦＯメモリが満（フル）状態であることをブロック化部に通知する。ｎ個のＦＩＦＯメモリが読み出し時に使用するクロックは、出力段用のＰＬＬ部より共通に供給されるクロックに同期する。
【００３３】
ｎ個のブロック化部は、各ＦＩＦＯ部に格納されたデータを順次読み出し、一定の大きさのブロックに分割する。各ブロック化部は、ＦＩＦＯメモリが空（エンプティ）状態か満（フル）状態かの通知に基づいて、各ブロックデータの有効／無効を判断できるヘッダ識別子（例えば「１０」／「０１」）をペイロードに付して格納する。各ブロック化部は、この有効／無効データ付きのブロックデータをマルチプレクサ部に送信する。なお、パターン生成部は、固定的なパターンのデータ列を一定周期で生成してマルチプレクサ部に送信する。マルチプレクサ部は、ｎ個のブロック化部とパターン生成部から受信したビット列を、それぞれ１ビット毎に時間多重し、ｎ＋１倍高速なシリアルビット列として出力する。
【００３４】
[受信機の構成]
受信機には、シリアルビット列の受信データが入力される。なお、受信データは、ＣＤＲ部に入力される。ＣＤＲ部は、入力された受信データからクロック成分を抽出すると共に、ＰＬＬ部より供給される高速クロックに基づいてデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。ＣＤＲ部は、再生クロックを分周部とデマルチプレクサ部に送信し、再生データをデマルチプレクサ部に送信する。ここで、ＰＬＬ部は、クロック源より受信したクロックを参照し、正確に定数倍した周波数のクロックを発生する。また、分周器は、再生クロックを正確にｎ＋１分周した分周クロックを生成し、生成された分周クロックをデマルチプレクサ部、全てのブロック解除部、全てのＦＩＦＯ部、パターン同期部に分配する。
【００３５】
デマルチプレクサ部は、ＣＤＲ部から与えられる高速の再生クロックを受信し、分周器から低速の再生クロックを受信する。デマルチプレクサ部は、これら２つの再生クロックを使用し、再生データをシリアル形態からパラレル形態に変換する。この際、デマルチプレクサ部は、受信した順にビットデータをｎ＋１ビット単位に切り出す。なお、切り出し位置は可変できる。また、切り出す位置は、パターン同期部から与えられる。デマルチプレクサ部は、再生データをｎ本のデータ信号と１本のパターン信号に変換する。デマルチプレクサには、ｎ個のブロック解除部と１個のパターン同期部が接続される。
【００３６】
パターン同期部は、デマルチプレクサ部によってｎ＋１ビット置きに切り出されたビットデータを受信する。パターン同期部は、当該ビットデータと、送信機のパターン生成部において生成された固有パターンとの相関を確認する。現在受信しているデータ列と固有パターンとの間の相関が著しく低い場合、パターン同期部は、デマルチプレクサ部における切り出し位置を１ビット移動する指示を出して再度相関を確認する。この際、一定時間以上、データ列同士の相関が確認できた場合、デマルチプレクサ部における切り出し位置を固定する。
【００３７】
ｎ個のブロック解除部は、デマルチプレクサ部から入力されるブロック列の中から、有効であることを示す情報の付いたブロック（有効ブロック）のビットデータのみを取り出し、対応するＦＩＦＯ部に出力する。具体的には、ブロック解除部は、ブロックフォーマットによって定義されたヘッダ識別子（「１０」／「０１」）を発見し、その位置をブロックフォーマットの切れ目と判定する。ブロック解除部は、有効を示すヘッダ識別子が付いたブロックのペイロードだけを抽出して後段のＦＩＦＯ部に送信する。
【００３８】
ＦＩＦＯ部は、ブロック解除部より受信した有効データを内部のＦＩＦＯメモリに格納する。ＦＩＦＯ部は、ＰＬＬ部より供給されるクロックに従って、ＦＩＦＯメモリに格納されているデータを順番に読み出す。有効データの書込み量と格納データの読み出し量が等しい場合、格納データ量の増減は平均化されてゼロとなる。この場合、ＦＩＦＯ部は正常状態にある。これに対し、有効データの書き込み量が格納データの読み出し量よりも多い場合、ＦＩＦＯメモリに容量不足が発生する。この場合、ＦＩＦＯ部はオーバーフロー（以下「ＯＦ」ともいう）状態になる。一方、有効データの書き込み量が格納データの読み出し量より少ない場合、データ不足が発生する。この場合、ＦＩＦＯ部はアンダーフロー（以下「ＵＦ」ともいう）状態になる。ＦＩＦＯ部は、ＯＦ又はＵＦを示すステータス情報と現在の格納データの残量を周波数制御部に通知する。
【００３９】
クロック源は、固有周波数の参照クロックを発生する。ＰＬＬ部は、クロック源より受信した参照クロックの周波数を周波数制御部より通知される分周数に従って逓倍した周波数を有する高速クロックを発生する。周波数制御部は、ＦＩＦＯ部内におけるＦＩＦＯメモリの状態（ＯＦ、ＵＦ、格納データ残量）を監視し、ＦＩＦＯ部が正常動作するように、ＰＬＬ部で発生するクロックの周波数を制御する。周波数制御部は、ＰＬＬ部で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。
【００４０】
［実現される効果]
前述した送信機は、各入力チャネルから受信されるブロックデータに有効を示す識別子を付する一方で、出力帯域に対してデータ量が不足する場合には、無効を示す識別子を付したブロックデータを挿入する。この後、送信機は、周波数情報を維持した送信用の複数のデータ列を多重化する。これにより、各チャネルの周波数情報を維持したまま多重化データを作成する。
【００４１】
また、受信機は、受信した多重化データを分離する際に、各チャネルの有効ブロックの発生量に基づいて各チャネルに固有の周波数情報（時間平均データ量）を取り出し、当該周波数と同一の周波数を有する読み出し用のクロックをＰＬＬ回路で再生する。これにより、出力チャネルのデータレートと入力チャネルのデータレートの同一性を保証する。
【００４２】
また、周波数情報は入力チャネル別に扱われるため、受信側でも出力チャネルのデータレートをチャネル別に設定することができる。すなわち、前述した構成の採用により、異なるデータレートの多重化を実現することができる。
【００４３】
また、前述した送信機と受信機は、伝送するデータの内容とプロトコルに対し、内部動作が影響を受けることがない。このため、入力チャネルと出力チャネルのデータ伝送に要する処理時間を厳密に保証することができる。これにより、伝送時間の低遅延化も同時に実現することができる。
【００４４】
以上の通り、本明細書で提案する送信機と受信機を用いれば、異なる周波数誤差、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、更にはそれぞれ異なるビットレートの信号の多重化と、その分離・再生が可能な多重化装置を実現することができる。また、多数の伝送チャネルを束ねる処理装置及びＬＳＩの小規模を実現することができる。
【００４５】
Ｂ．実施例１
以下、実施例１に係るデータ多重伝送システムを説明する。
［送信機の構成］
図３に、本実施例に係る送信機１００の機能ブロック構成を示す。
送信機１００は、ｎ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）、ｎ個のＣＤＲ部１、ｎ個のＦＩＦＯ部３、ｎ個のブロック化部５、パターン生成部７、マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、１本の出力チャネル（ＴｘＨ１）を有している。
【００４６】
［送信機の動作］
(a) 概要
まず、送信機１００で実行されるデータ処理の概要を説明する。
送信機１００には、ｎ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）からシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを原振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｎ本のデータ信号それぞれについて独立に実行される。
【００４７】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５の順番に処理される。ｎ個のブロック化部５まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、マルチプレクサ９に入力される。マルチプレクサ９は、これらｎ本のデータ信号と、パターン生成部７で発生された同期用パターンをビット単位で時間多重し、高速の出力チャネル（ＴｘＨ１）から出力する。
【００４８】
(b) 詳細
以下では、送信機１００を構成する各部で実行される処理動作の詳細を順番に説明する。
ＣＤＲ部１は、入力されたシリアルデータ信号からクロック成分を抽出する。ＣＤＲ部１は、ＰＬＬ部１３より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータと再生クロックは、ＦＩＦＯ部３に与えられる。
【００４９】
クロック源１１は、固有周波数のクロックを発生する回路である。この周波数は、一般に、ＣＤＲ部１での受信が想定されるシリアルデータ信号のデータレートの周波数を定数で分周した周波数に設定される。
【００５０】
ＰＬＬ部１３は、クロック源１１より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。本実施例では、ＰＬＬ部１３とクロック源１１を、入力されるシリアルデータ信号に対応するチャネル毎に設けているが、共通化して一組だけを備える構成としてもよい。
【００５１】
ＦＩＦＯ部３は、ビットデータと再生クロックをＣＤＲ部１から受信し、再生クロックに同期して、データ列を内部のＦＩＦＯ（First in First out）メモリに格納する。また、ＦＩＦＯ部３は、ＰＬＬ部１７より供給されるクロックに同期して、ＦＩＦＯメモリに格納されたデータ列を順次読み出し、ブロック化部５に送信する。
【００５２】
この読み出しの際、ＦＩＦＯメモリにデータが格納されていなかった場合、ＦＩＦＯ部３は「ＦＩＦＯエンプティ状態」通知をブロック化部５に通知する。一方、ＦＩＦＯメモリがデータで満杯であった場合、ＦＩＦＯ部３は「ＦＩＦＯフル状態」通知をブロック化部５に通知する。読み出し時に使用するクロックは、ｎ個全てのブロック化部５において共通であり、ＰＬＬ部１７より供給されるクロックに同期する必要がある。
【００５３】
ブロック化部５は、ＦＩＦＯ部３に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部５は、内部メモリから一定の大きさのブロックを読み出し、マルチプレクサ部９に送信する。図４に、ブロック化部５及びブロック解除部３１（図５）が使用するブロックのデータフォーマットを示す。
【００５４】
ブロック化部５は、ＦＩＦＯ部３からデータを読み出す際、正常にデータを読み出せた場合には有効データを表す識別子「１０」値をブロック先頭６１に付与し、ペイロード６３に当該データを格納する。ただし、ＦＩＦＯ部３から「ＦＩＦＯエンプティ状態」通知を受信した場合、ブロック部５はＦＩＦＯ部３からデータを読み出せないため、無効データを表す識別子「０１」をブロック先頭６５に付与し、ペイロード６７には無効なデータ列を格納する。なお、ブロック化部５は、ペイロードに格納したデータ列をデータスクランブル処理することが望ましい。これにより、送信データのＤＣバランスやランレングスが保証される。
【００５５】
パターン生成部７は、固定的なパターンのデータ列を一定周期で生成する。このデータ列は、固有のパターンとして識別が可能である必要がある。連続して受信するデータ列に誤りが含まれる場合には、それを検出可能であることが望ましい。更に、パターン生成部７が生成するデータ列は、ＤＣバランスやランレングスが保証されたものが望ましく、最良の固有パターンは高次の多項式により生成されるＰＲＢＳ（Pseudo Random BitSequence）パターンである。
【００５６】
マルチプレクサ部９は、ｎ個のブロック化部５とパターン生成部７から受信したシリアルビット列をそれぞれ１ビット単位で時間多重する。これにより、マルチプレクサ部９は、入力側のシリアルビット列に比してｎ＋１倍高速なシリアルビット列を多重化データとして出力する。時間多重する際に使用するクロックは、ＰＬＬ部１７より供給される低速クロックと、低速クロックに対して正確にｎ＋１倍高速である高速クロックの二つである。低速クロックはデータの読み出し用、高速クロックはデータの伝送用である。
【００５７】
［受信機の構成］
図５に、本実施例に係る受信機の機能ブロック構成を示す。
受信機１０５は、１本の入力チャネル（ＲｘＰ１）、クロック源２１、ＰＬＬ部２２、ＣＤＲ部２３、分周器２５、デマルチプレクサ部２７、パターン同期部２９、ｎ個のブロック解除部３１、ｎ個のＦＩＦＯ部３３、クロック源３５、ｎ個のＰＬＬ部３７、ｎ個の周波数制御部３９、ｎ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｎ）を有している。
【００５８】
［受信機の動作］
(a) 概要
受信機１０５で実行されるデータ処理の概要を説明する。受信部１０５には、入力チャネルＲｘＨ１からシリアルデータ信号が受信される。このデータ信号は、ＣＤＲ部２３に入力される。ＣＤＲ部２３で再生されたデータ列は、デマルチプレクサ２７において、シリアル形態からパラレル形態に変換される。デマルチプレクサ２７は、１本のシリアルデータをｎ＋１本のシリアルデータに変換する。このうち固定パターンを含まないｎ本のシリアルデータはｎ個のブロック解除部３１に送信され、固定パターンが含まれる１本のシリアルデータはパターン同期部２９に送信される。
【００５９】
ブロック解除部３１は、入力されたデータ列から有効ブロックを構成する有効なビットデータのみを取り出し、ＦＩＦＯ部３３のＦＩＦＯメモリに格納する。すなわち、無効ブロックのデータやヘッダデータは、ブロック解除部３１において排除される。ＦＩＦＯ部３３は、ＰＬＬ部３７から受信したクロック信号に従い、格納されたデータを順次読み出す。読み出されたデータは、当初、送信機１００のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｎ）と同じデータレートを有している。また、送信機１００の各入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）に対応するデータは、それぞれ同じチャネル番号を有する受信機１０５の出力チャネル（ＲｘＰ１，…，ＲｘＰｎ）から出力される。
【００６０】
(b) 詳細
以下では、受信機１０５を構成する各部で実行される処理動作の詳細を順番に説明する。
ＣＤＲ部２３は、入力されたシリアルデータ信号からクロック成分を抽出する。ＣＤＲ部２３は、ＰＬＬ部２２より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータは分周部２５に与えられ、再生クロックは分周部２５とデマルチプレクサ部２７に与えられる。
【００６１】
クロック源２１は、固有周波数のクロックを発生する回路である。この周波数は、送信部１００が出力したシリアルデータ信号のデータレートを定数で分周した周波数に概ね等しい必要がある。
【００６２】
ＰＬＬ部２２は、クロック源２１より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。
【００６３】
分周器２５は、ＣＤＲ部２３から与えられる再生クロックを正確にｎ＋１分周した分周クロックを生成する回路である。この分周クロックは、デマルチプレクサ部２７、全てのブロック解除部３１、全てのＦＩＦＯ部３３、パターン同期部２９に分配される。
【００６４】
デマルチプレクサ部２７は、ＣＤＲ部２３から高速の再生クロックを受信すると共に、分周器２５から低速の分周クロックを受信する。デマルチプレクサ部２７は、再生クロックに従って、ＣＤＲ部２３から受信したビットデータを、シリアル形態からパラレル形態に変換する。この変換の際、受信した順番にビットデータをｎ＋１ビット単位に切り出す位置は、一般的なバレルシフタ回路のように可変できるものとする。切り出し位置は、パターン同期部２９からの指定に従う。
【００６５】
パターン同期部２９は、デマルチプレクサ部２７によりｎ＋１ビット置きに切り出されたビットデータ列を受信する。パターン同期部２９は、受信したビットデータ列と、送信部１００（図３）のパターン生成部７において生成された固有パターンとの相関を確認する。現在受信しているビットデータ列と固有パターンとの相関が著しく低い場合、パターン同期部２９は、デマルチプレクサ部２７における切り出し位置を１ビット移動する指示を出し、再度相関を確認する。一定時間以上、ビットデータ列同士の相関が確認できた場合、パターン同期部２９は、デマルチプレクサ部２７で使用するビットデータの切り出し位置を固定する。
【００６６】
各ブロック解除部３１は、デマルチプレクサ部２７から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部３１は、ブロックフォーマットにより定義されたヘッダ識別子「１０」と「０１」をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部１００（図１）のブロック化部５においてブロック化されたペイロードから有効データのみを抽出することができる。その後、ブロック解除部３１は、有効データのみをＦＩＦＯ部３３に送信する。
【００６７】
ＦＩＦＯ部３３は、ブロック解除部３１より受信した有効データを、内部のＦＩＦＯメモリに格納する。一方、ＦＩＦＯ部３３は、ＰＬＬ部３７から供給されるクロックに従い、格納されたデータを順次読み出す。このとき、有効データの書き込み量と格納データの読み出し量が等しい場合、格納データの量の増減は平均化されてゼロとなり、ＦＩＦＯ部３３は正常に動作する。もし書き込み量が読み出し量よりも多い場合、ＦＩＦＯメモリの容量不足が発生し、オーバーフローが生じる。もし書き込み量が読み出し量よりも少ない場合、データ不足が発生し、アンダーフローが生じる。ＦＩＦＯ部３３は、ＯＦ又はＵＦステータスと現時点での格納データ残量を周波数制御部３９に通知する。
【００６８】
クロック源３５は、固有周波数の参照クロックを発生する回路である。この周波数は、ＰＬＬ部３７において生成される高速クロックを定数で分周した速度であることが望ましい。
【００６９】
ＰＬＬ部３７は、クロック源３５より受信した参照クロックを、周波数制御部３９より通知される分周数に従って逓倍した周波数の高速クロックを発生する回路である。
【００７０】
周波数制御部３９は、ＦＩＦＯ部３３のＦＩＦＯメモリの状態（ＯＦ、ＵＦ、格納データ残量）を監視し、ＦＩＦＯ部３３が正常動作するように、ＰＬＬ部３７で発生されるクロックの周波数を制御する。このとき、周波数制御部３９は、ＰＬＬ部３７で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。
【００７１】
図６に、本実施例に係る受信機で使用するＰＬＬ部３７の機能ブロック構成を示す。
ＰＬＬ部３７は、位相比較部４１、チャージポンプ部４３、ＬＰＦ部４５、ＶＣＯ部４７、分周器４９、セレクタ５１、拡散部５３を有する。
【００７２】
ＰＬＬ部３７の高速クロックは、ＶＣＯ部４７のＶＣＯ（Voltage Controled Oscilator）回路により生成される。ＶＣＯ回路は一般に知られるように、与えられる電圧の大きさに応じ、生成するクロックの周波数を可変可能な回路である。ＶＣＯ部４７で生成された高速クロックは、ＦＩＦＯ部３３だけでなく分周器４９にも与えられる。
【００７３】
分周器４９は、入力された高速クロックを分周する回路であるが、その際、分周比率の異なる３つの分周クロックを生成する。本実施例の場合、分周比率は、Ｎ、Ｎ−１、Ｎ＋１の３種類である。ただし、Ｎは２以上の自然数である。なお、分周比率は、Ｎ、Ｎ−Ｍ、Ｎ＋Ｍの３種類で与えてもよい。ただし、Ｎ＞Ｍの自然数とする。
【００７４】
セレクタ５１は、入力される３つの分周クロックのうち、任意の２つを選択して出力する回路である。
【００７５】
拡散部５３は、出力するクロックが、周波数制御部３９より実数で指定された分周比率となるように、入力される２つの分周クロックを攪拌する回路である。一般には、シグマ・デルタ変調回路が用いられる。
【００７６】
位相比較部４１は、クロック源３５で発生された参照クロックと拡散部５３から供給されるクロックの位相と周波数を比較し、位相を進める指示（Ｕｐ）又は位相を遅らせる指示（Ｄｏｗｎ）を生成する回路である。
【００７７】
チャージポンプ部４３は、位相比較部４１から与えられる位相を進める指示（Ｕｐ）又は位相を遅らせる指示（Ｄｏｗｎ）を表すデジタル信号を、電圧値（又は電流値）のアナログ信号に変換する回路である。この変換は、一般に、チャージポンプ回路により実現可能である。ただし、他の実現方法も存在する。このため、本実施例では実現方法を特定しない。
【００７８】
ＬＰＦ部４５は、チャージポンプ部４３で発生された電圧値（又は電流値）のアナログ信号から低周波成分だけを通過するＬＰＦ（Low Pass Filter）回路である。ＬＰＦ回路も、一般に広く知られている。このため、本実施例では詳しい構造を特定しない。ＬＰＦ部４５は、ＶＣＯ部４７の生成クロック周波数を制御するための電圧を生成する。
【００７９】
図７に、周波数制御部３９によるＰＬＬ部３７の初期制御シーケンスを示す。
ステップＳ１において、周波数制御部３９は、ＰＬＬ部３７の分周比率をＮに設定する。Ｎは、本実施例の場合、制御可能な値の中間値に相当する。
【００８０】
ステップＳ３において、周波数制御部３９は、ＦＩＦＯ部３３の格納データ残量をリセットし、更に、格納データ残量がＦＩＦＯ部３３に格納可能なデータ量Ａの半分になるまで、格納データの読み出しを停止する。格納データ残量がデータ量Ａに到達すると、周波数制御部３９は、格納データの読み出しを再開する。
【００８１】
ステップＳ５において、周波数制御部３９は、ＯＦステータス又はＵＦステータスの通知を監視し、ステップＳ５の開始から通知までの時間Ｔを計測する。
【００８２】
ステップＳ７において、周波数制御部３９は、計測された時間Ｔとデータ量Ａの関係が、ＰＬＬ部３７による周波数可変範囲（ＶＣＯ部４７（図６）の仕様で予め指定される）に含まれるか否か判定する。範囲外と判定された場合、周波数制御部３９はステップＳ９に遷移し、範囲内と判定された場合、周波数制御部３９はステップＳ１５に遷移する。ここでの時間Ｔとデータ量Ａの関係から、対応するデータフローの時間平均データ量を求めることができる。また、このデータ量から、対応するデータフローの送信データレートを推定することができる。
【００８３】
ステップＳ９において、周波数制御部３９は、ＦＩＦＯ部３３のステータスがＯＦステータスかＵＦステータスか判定する。ＵＦステータスであった場合、周波数制御部３９はステップＳ１１に遷移し、ＯＦステータスであった場合、周波数制御部３９はステップＳ１３に遷移する。
【００８４】
ステップＳ１１において、周波数制御部３９は、ＰＬＬ部３７を低速度のデータレートで動作するモードに変更する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００８５】
ステップＳ１３において、周波数制御部３９は、ＰＬＬ部３７を高速度のデータレートで動作するモードに変更する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００８６】
ステップＳ１５において、周波数制御部３９は、ＦＩＦＯ部３３のステータスがＯＦステータスかＵＦステータスか判定する。ＵＦステータスであった場合、周波数制御部３９はステップＳ１７に遷移し、ＯＦステータスであった場合、周波数制御部３９はステップＳ１９に遷移する。
【００８７】
ステップＳ１７において、周波数制御部３９は、ＰＬＬ部３７のセレクタ５１に対し、分周比率Ｎ−１と分周比率Ｎの二つを選択するように指示する。その後、周波数制御部３９は、ステップＳ２１に遷移する。
【００８８】
ステップＳ１９において、周波数制御部３９は、ＰＬＬ部３７のセレクタ５１に対し、分周比率Ｎと分周比率Ｎ＋１の二つを選択するように指示する。その後、周波数制御部３９は、ステップＳ２１に遷移する。
【００８９】
ステップＳ２１において、周波数制御部３９は、ステップＳ５で測定された時間Ｔと格納可能なデータ量Ａに基づいて、分周比率Ｎによる高速クロックと現在受信中のデータレートとのクロック差を求める。その後、周波数制御部３９は、ステップＳ２３に遷移する。
【００９０】
ステップＳ２３において、周波数制御部３９は、求められたクロック差に基づいて、現在受信中のデータレートの分周比率を求め、ＰＬＬ部３３の拡散部５３に設定する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００９１】
図８に、周波数制御部３９によるＰＬＬ部３７のアップデート制御シーケンスを示す。この動作は、初期制御シーケンスの終了後に実行される。
【００９２】
ステップＳ３１において、周波数制御部３９は、ＦＩＦＯ部３３の格納データ残量を逐次監視し、前回の監視時点と今回の監視時点の間に生じた同量の差分を求める。その後、周波数制御部３９は、ステップＳ３３に遷移する。
【００９３】
ステップＳ３３において、周波数制御部３９は、求められた差分に対応する所要時間（サイクル数）を求める。その後、周波数制御部３９は、ステップＳ３５に遷移する。
【００９４】
ステップＳ３５において、周波数制御部３９は、ステップＳ３１で求めた差分とステップＳ３３で求めた所要時間に基づいて、ＰＬＬ部３７で現在生成中の高速クロックの周波数と現在受信中のデータ列のデータレートとのクロック差を求める。その後、周波数制御部３９は、ステップＳ３７に遷移する。
【００９５】
ステップＳ３７において、周波数制御部３９は、ステップＳ３５で求めたクロック差に基づいて、現在受信中のデータ列のデータレートに適した分周比率を求め、ＰＬＬ部３７を構成する拡散部５３の設定をアップデートする。その後、周波数制御部３９は、ステップＳ３１に遷移する。
【００９６】
［実施例の効果］
以上のシーケンスの実行により、周波数制御部３９は、各データフローに対応するＰＬＬ部３７で発生されるクロックの周波数を、送信機側の入力チャネルのデータレートに一致させることができる。すなわち、複数の入力チャネルに互いに異なる周波数情報を有するデジタル信号が入力される場合でも、入力チャネルと出力チャネルの間で同一性を保証することができる。しかも、本実施例に係る送信機１００と受信機１０５は、データの内容やプロトコルの影響を受けることがないため、装置構成の小型化を実現することができる。
【００９７】
Ｃ．実施例２
以下、実施例２に係るデータ多重伝送システムを説明する。本実施例に係るシステムは、実施例１に係るシステムに比べ、より効率的にデータを多重化できる特徴を有している。なお、本実施例は、実施例１に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。
【００９８】
［送信機の構成］
図９に、本実施例に係る送信機１１０の機能ブロック構成を示す。送信機１１０は、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）、ｍ個のＣＤＲ部１、ｍ個のＦＩＦＯ部３、ｍ個のブロック化部５’、ｍ個のデマルチプレクサ部６、パターン生成部７、セレクタ部８、マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、１本の出力チャネル（ＴｘＨ１）を有している。
【００９９】
［送信機の動作］
(a) 概要
まず、送信機１１０で実行されるデータ処理の概要を説明する。送信機１１０には、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）からデータ信号が入力される。これらのデータ信号は、各々が異なるクロックを源振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｍ本のデータ信号それぞれについて独立に実行される。
【０１００】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５’の順番で処理される。ｍ個のブロック化部５’まで独立に処理されたデータは、それぞれ独立したタイミングにおいて、ｍ個のデマルチプレクサ部６に入力される。すなわち、ｍ個のデマルチプレクサ部６は、それぞれ入力されたデータ信号を２つのデータ信号に分割する。これにより、セレクタ部８には２ｍ本のデータ信号が入力される。
【０１０１】
セレクタ部８は、２ｍ本のデータ信号の中から任意のｎ本を選択し、マルチプレクサ部９に送信する。マルチプレクサ９は、これらｎ本のデータ信号と、パターン生成部７から生成される同期用パターンをビット単位で時間多重し、高速の出力チャネル（ＴｘＨ１）から出力される。
【０１０２】
(b) 詳細
以下では、送信機１１０を構成する各部で実行される処理動作のうち実施例１と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１０３】
ブロック化部５’は、ＦＩＦＯ部３に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部５’は、内部メモリから一定の大きさのブロックを読み出し、デマルチプレクサ部６に送信する。
【０１０４】
図１０に、ブロック化部５（図３）とブロック化部５’において実行されるブロック化方法の違いを示す。
【０１０５】
まず、図１０の（ａ）について説明する。図１０の（ａ）は、実施例１に対応するブロック化部５の処理方法である。前述したように、ＦＩＦＯ部３の入力帯域幅は、ＣＤＲ部１により再生されるクロック速度に応じて可変するのに対し、出力は一定の帯域幅で読み出される。
【０１０６】
従って、ＦＩＦＯ部３の入力帯域幅が出力帯域幅に比して少ない場合、一定量のデータがＦＩＦＯメモリに蓄積されるまでの期間、ＦＩＦＯメモリは「ＦＩＦＯエンプティ状態」となり、ＦＩＦＯメモリからデータ信号を読み出すことができない。そのため、ＦＩＦＯ部３は、「ＦＩＦＯエンプティ状態」の期間、無効データを出力する。すなわち、入力と出力帯域の差が大きい場合、出力帯域に占める無効データの割合が増えるため、利用効率が低くなる。
【０１０７】
次に、図１０の（ｂ）について説明する。図１０の（ｂ）は、実施例２に対応するブロック化部５’の処理方法である。図に示すように、ブロック化部５’は、出力帯域ｐと２ｐ（ｂｐｓ）のいずれかを選択できる。なお、本実施例の場合、出力帯域はｐと２ｐの二者択一であるが、この選択種別を増やすことにより、帯域の利用効率を高めることができる。ブロック化部５’は、ＦＩＦＯ部３から入力される有効データと無効データを含むデータ列に対して有効データの占める帯域を測定し、入力された有効データの帯域がｐ以下である場合には、出力帯域がｐとなるようにデータ列を平滑化して帯域の利用効率を向上させる。
【０１０８】
デマルチプレクサ部６は、１本の入力と２本の出力を備え、帯域２ｐの入力をそれぞれが帯域ｐである２本の出力に分離する機能を有している。ただし、この分離機能は、前述したように、ブロック化部５’が帯域幅ｐの出力と帯域幅２ｐの出力を選択して出力できることに由来するものであり、選択可能な帯域幅の種類を増やした場合には、選択可能な帯域幅に応じて分離数を増やすものとする。
【０１０９】
セレクタ部８は、ｍ個のデマルチプレクサ部６から接続される２ｍ本の入力と、マルチプレクサ部９へ接続されるｎ本の出力を持ち、各出力からは、２ｍ本の入力から任意に選択された１本の入力が出力される。
【０１１０】
これらの構成により、ブロック化部５’に対する入力帯域が小さい場合には、ブロック化部５’の出力帯域はｐに制限され、デマルチプレクサ部６の出力も帯域ｐに応じた出力（本例では何れか１本の出力）だけが使用される。セレクタ部８は、デマルチプレクサ部６が使用する出力のみを選択することにより、マルチプレクサ部９におけるデータの多重化効率を向上することができる。
【０１１１】
［受信機の構成］
図１１に、本実施例に係る受信機の機能ブロック構成を示す。
受信機１１５は、１本の入力チャネル（ＲｘＨ１）、クロック源２１、ＰＬＬ部２２、ＣＤＲ部２３、分周器２５、デマルチプレクサ部２７、セレクタ部２８、パターン同期部２９、ｍ個のマルチプレクサ部３０、ｍ個のブロック解除部３１’、ｍ個のＦＩＦＯ部３３、クロック源３５、ｍ個のＰＬＬ部３７、ｍ個の周波数制御部３９、ｍ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）を有している。
【０１１２】
［受信機の動作］
(a) 概要
受信機１１５で実行されるデータ処理の概要を説明する。受信部１１５には、入力チャネルＲｘＨ１からシリアルデータ信号が受信される。このデータ信号は、ＣＤＲ部２３に入力される。ＣＤＲ部２３で再生されたデータ列は、デマルチプレクサ２７において、シリアル形態からパラレル形態に変換される。デマルチプレクサ２７は、１本のシリアルデータをｎ＋１本のシリアルデータに変換する。このうち固定パターンを含まないｎ本のシリアルデータはセレクタ２８に送信され、固定パターンを含む１本のシリアルデータはパターン同期部２９に送信される。
【０１１３】
セレクタ部２８は、２ｍ本の出力に対し、ｎ本の入力を任意に選択し、ｍ個のマルチプレクサ部３０に各入力を出力する。各マルチプレクサ部３０は、それぞれが帯域幅ｐの２本の入力を束ね、帯域幅２ｐの出力を各ブロック解除部３１’に出力する。各ブロック解除部３１’は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをＦＩＦＯ部３３のＦＩＦＯメモリに格納する。
【０１１４】
各ＦＩＦＯ部３３は、それぞれ対応するＰＬＬ部３７から受信されるクロック信号に従い、ＦＩＦＯメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機１１０の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレート、かつ、各入力チャネルと同じ番号が付されている受信機１１５の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）から出力される。
【０１１５】
(b) 詳細
以下では、受信機１１５を構成する各部で実行される処理動作のうち実施例１と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１１６】
セレクタ部２８は、デマルチプレクサ部２７から接続されるｎ本の入力（それぞれ帯域幅ｐ）と、ｍ個のマルチプレクサ部３０へ接続される２ｍ本の出力（それぞれ帯域幅ｐ）とを有している。セレクタ部２８は、各出力に対し、ｎ本の入力のうち任意に選択された１本のデータを出力することができる。ただし、セレクタ部２８に続くマルチプレクサ部３０の入力が帯域幅ｐのみを使用する場合は、セレクタ部２８は、マルチプレクサ部３０の使用しない入力端子側に無効データを出力する。
【０１１７】
マルチプレクサ部３０は、各々の帯域幅がｐである２本の入力と帯域が２ｐである１本の出力を備え、２本の入力はセレクタ部２８の２ｍ本の出力のうちの２本と接続される。マルチプレクサ部３０は、２本の入力をデータ多重して出力する。
【０１１８】
各ブロック解除部３１’は、マルチプレクサ部３０から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部３１’は、ブロックフォーマットにより定義されたヘッダ識別子「１０」と「０１」をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部１１０のブロック化部５’においてブロック化されたペイロードから有効データのみを抽出することができる。その際、使用されている帯域幅がｐであれば、ブロック解除部３１’は、抽出された有効データの帯域幅を２ｐに変換してＦＩＦＯ部３３に送信する。
【０１１９】
［実施例の効果］
以上の通り、本実施例に係る送信機１１０を用いれば、入力されるｍ本のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｍ）のうち、実際に利用されている帯域幅がｐに満たない入力については、出力帯域がｐとなるように予めデータ列を平滑化しておくことにより、多重化の際に、使用帯域幅を削減することができる。これにより、データの多重化効率を向上することができる。
【０１２０】
また、本実施例に係る受信機１１５を用いれば、送信側のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレートを、対応する各出力のデータ信号チャネル（ＲｘＰ１，…，ＲｘＰｎ）においても再現することができる。
【０１２１】
Ｄ．実施例３
前述の実施例１及び２においては、複数のチャネルを１本のチャネルに多重化していたが、本実施例の場合には、複数のチャネルを複数のチャネルに多重化できる点で異なっている。なお、本実施例は、実施例１に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。
【０１２２】
［送信機の構成］
図１２に、本実施例に係る送信機１２０の機能ブロック構成を示す。
送信機１２０はｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）、ｍ個のＣＤＲ部１、ｍ個のＦＩＦＯ部３、ｍ個のブロック化部５’、ｍ個のデマルチプレクサ部６、パターン生成部７、セレクタ部８’、ｑ個の（ｎ＋１：１）マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、ｑ本の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）を有する。
【０１２３】
本説明及び図１２においては、説明の簡略化のため、ｑ＝２として説明する。また、本説明及び図１２においては、実施例２の場合と同様、デマルチプレクサ部６が１：２の比率でデータを分離する場合について説明するが、比率はこれに限定するものではない。
【０１２４】
［送信機の動作］
(a) 概要
まず、送信機１２０で実行されるデータ処理の概要を説明する。
送信機１２０には、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）からシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを根源とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｍ本のデータ信号それぞれについて独立に実行される。
【０１２５】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５’の順番に処理される。ｍ個のブロック化部５’まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、ｍ個のデマルチプレクサ部６に入力される。各デマルチプレクサ部６は、１つの入力を２つの出力に分割し、セレクタ部８’に送信する。
【０１２６】
セレクタ部８’は、ｍ個のデマルチプレクサ部６から入力される２ｍ本の入力信号のうち任意の（２×ｎ）本を選択し、２個のマルチプレクサ部９のそれぞれにｎ本ずつ送信する。各マルチプレクサ部９は、セレクタ部８’から与えられるｎ本のデータ信号と、パターン生成部７で発生された同期用パターンとビット単位に時間多重し、高速の出力チャネル（ＴｘＨ１，…，ＴｘＨ２）から出力する。
【０１２７】
(b) 詳細
以下では、送信機１２０を構成する各部で実行される処理動作のうち実施例１及び２と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１２８】
セレクタ部８’は、ｍ個のデマルチプレクサ部６から接続される２ｍ本の入力と、２個のマルチプレクサ部９へ接続される（２×ｎ）本の出力を有する。各出力からは、２ｍ本の入力から任意に選択された１本のデータが出力される。
【０１２９】
以上の構成により、入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）から入力されたデータを多重化したデータを、複数の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）に分散して出力するができる。このため、実施例１又は２で使用する送信機よりも大容量の伝送が可能となる。
【０１３０】
［受信機の構成］
図１３に、本実施例に係る受信機の機能ブロック構成を示す。受信機１２５は、ｑ本の入力チャネル（ＲｘＨ１，…，ＲｘＨｑ）、クロック源２１、ＰＬＬ部２２、ｑ個のＣＤＲ部２３、分周器２５、ｑ個のデスキューＦＩＦＯ部２４、スキュー制御部２６、ｑ個のデマルチプレクサ部２７、セレクタ部２８’、ｑ個のパターン同期部２９、ｍ個のマルチプレクサ部３０、ｍ個のブロック解除部３１’、ｍ個のＦＩＦＯ部３３、クロック源３５、ｍ個のＰＬＬ部３７、ｍ個の周波数制御部３９、ｍ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）を有している。
【０１３１】
本説明及び図１３の場合にも、説明の簡略化のため、ｑ＝２として説明する。また、本説明及び図１３においては、実施例２の場合と同様、マルチプレクサ部３０が２：１の比率でデータを合成する場合について説明するが、比率はこれに限定するものではない。
【０１３２】
［受信機の動作］
(a) 概要
受信機１２５で実行されるデータ処理の概要を説明する。受信部１２５には、２本の入力チャネル（ＲｘＨ１、ＲｘＨ２）からシリアルデータ信号が受信される。このデータ信号は、それぞれに対応する２個のＣＤＲ部２３に入力される。各ＣＤＲ部２３で再生されたデータ列は、対応するデスキューＦＩＦＯ部２４に格納される。
【０１３３】
各デスキューＦＩＦＯ部２４は、スキュー制御部２６による読み出し制御に従い、格納されたデータ列を同時に読み出し、対応するデマルチプレクサ部２７に送出する。デマルチプレクサ部２７は、受信したデータ列をシリアル形態からパラレル形態に変換し、セレクタ部２８’及び各パターン同期部２９に送出する。
【０１３４】
セレクタ部２８’は、２ｍ本の出力のそれぞれに対し、（２×ｎ）本の入力から任意に選択した１本を出力する。なお、ｍ個のマルチプレクサ部３０には、セレクタ部２８’の２ｍ本の出力のうち各２本のデータが与えられる。各マルチプレクサ部３０は、セレクタ部２８’から入力した２本の入力をデータ多重し、それぞれに対応するブロック解除部３１’に出力する。
【０１３５】
各ブロック解除部３１は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをＦＩＦＯ部３３のＦＩＦＯメモリに格納する。
【０１３６】
各ＦＩＦＯ部３３は、それぞれに対応するＰＬＬ部３７から受信されるクロック信号に従い、ＦＩＦＯメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機１２０の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレート、かつ、当該入力チャネルと同じ番号が付されている受信機１２５の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）から出力される。
【０１３７】
(b) 詳細
以下では、受信機１２５を構成する各部で実行される処理動作のうち実施例１及び２と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１３８】
デスキューＦＩＦＯ部２４は、それぞれに対応するＣＤＲ部２３から与えられる再生クロックに基づき、受信データを格納する。ただし、受信データの読み出しは、何れか一つの再生クロックに同期して実行する。なお、読み出し開始位置は、スキュー制御部２６から与えられる指示に従い、変更できるものとする。
【０１３９】
スキュー制御部２６は、２個のパターン同期部２９の同期動作を監視し、各入力チャネルについて受信データの時間軸方向のずれ（スキュー）を求める。以下に、スキューを求める際に使用して好適な方法の一例を示す。
【０１４０】
２個のパターン同期部２９は、共通する周期的な同期用パターンを受信する。従って、各入力で受信された同期用パターンの位相差を検出すれば、その位相差がスキューに等しくなる。スキュー制御部２６は、求めたスキューがゼロとなるように、デスキューＦＩＦＯ部２４の読み出し位置を常時制御する。これにより、２個のデマルチプレクサ部２７に入力されるデータ列は、当初、送信機１２０から出力された際の時間関係が再現される。
【０１４１】
セレクタ部２８’は、２個のデマルチプレクサ部２７から接続される（２×ｎ）本の入力（それぞれ帯域幅ｐ）と、ｍ個のマルチプレクサ部３０へ接続される２ｍ本の出力（それぞれ帯域幅ｐ）を有している。セレクタ部２８’は、各出力に、（２×ｎ）本の入力のうち任意の１本から選択したデータを出力することができる。ただし、セレクタ部２８’の後段に位置するマルチプレクサ部３０の入力が帯域幅ｐのみを使用する場合には、セレクタ部２８’は、使用しないマルチプレクサ部３０の入力に対して無効データを出力する。
【０１４２】
一般に、送信機１２０の複数の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）に分散されて伝送されるデータの間には、受信機１２５側での同時到着性が保証されない。しかし、本実施例の場合には、各データ列が受信機１２５の複数の入力チャネル（ＲｘＨ１，…，ＲｘＨｑ）に入力された後、デスキュー制御部２６及びデスキューＦＩＦＯ部２４により、送信時と同じ時間関係に調整される。これにより、実施例１及び２の場合に比して大容量の伝送と受信側でのデータ再生を実現することが可能となる。
【０１４３】
Ｅ．他の実施例
上述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路その他のハードウェアとして実現しても良い。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することにより実現しても良い。すなわち、ソフトウェアとして実現しても良い。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリやハードディスク、SSD（Solid State Drive）等の記憶装置、ICカード、SDカード、DVD等の記憶媒体に格納することができる。
【０１４４】
また、制御線や情報線は、説明上必要と考えられるものを示すものであり、製品上必要な全ての制御線や情報線を表すものでない。実際にはほとんど全ての構成が相互に接続されていると考えて良い。
【産業上の利用可能性】
【０１４５】
本発明による装置、送信機、受信機は、装置内の電気伝送及び光伝送に限定されるものではなく、複数の装置を長距離間で相互接続する、すなわち一般的な長距離伝送の用途にも利用可能である。
【符号の説明】
【０１４６】
１００ 送信機
１０５ 受信機
１１０ 送信機
１１５ 受信機
１２０ 送信機
１２５ 受信機
【技術分野】
【０００１】
本発明は、伝送路を介してデータを伝送するデータ多重伝送技術に関する。
【背景技術】
【０００２】
近年、情報通信装置を構成する複数のＬＳＩ間や複数のボード間を相互接続する分野では、多数の高速シリアル信号が用いられている。一般に、信号の伝送距離が数１０ｃｍ以下の近距離伝送では電気信号が用いられ、１ｍ以上の長距離伝送では光信号が用いられる。さらに、信号速度の高速化に伴い、電気信号により伝送可能な距離は、益々短くなる傾向にある。例えば情報通信装置内において複数の基板同士を接続する配線を共通化する基板（いわゆるバックプレーン）では、その伝送速度が１０Ｇｂｐｓ以上に高速化するのに伴い、長距離伝送が困難な電気信号から安定した伝送が可能な光信号へと伝送に用いる信号が移行しはじめている。
【０００３】
光信号による伝送は、電気信号による伝送よりも、伝送速度の高速化が可能である。このため、ボード上の多数の電気信号を、少ない本数の光信号に多重化して伝送する必要性が高まっている。そこで、信号を多重化する様々な技術が開発されている。
【０００４】
図１に、信号多重分離回路の従来例を示す。この従来回路で用いられる多重化回路（図中左側）は、以下の条件下で動作することが求められる。
(1) 最終段に位置するマルチプレクサの入力直前において、ｎ本の入力（ＴｘＰ１，…，ＴｘＰｎ）のデータレート（Ｘ１ ｂｐｓ，…，Ｘｎ ｂｐｓ）は全て等しい。すなわち、Ｘ１＝Ｘ２＝…＝Ｘｎである。
(2) 全ビットデータの位相は、同相関係にある。
(3)マルチプレクサの出力のデータレートは全入力のデータレートの総和に等しい。すなわち、Ｙ＝Ｘ１×ｎである。
【０００５】
一般に、多重化回路は、低速度のパラレル信号（全チャネルが同速度かつ同位相の同期信号）を高速度のシリアル信号に変換する処理を実行する。しかし、図１に示す従来回路には、分離回路（図中右側）を構成するマルチプレクサの出力チャネルの番号とマルチプレクサの入力チャネルの番号の一致を保証する仕組みが存在しない。
【０００６】
この種の仕組みは、特許文献１に開示されている。特許文献１に示す信号多重分離回路は、光信号の多重化（特に、ＳＯＮＥＴ／ＳＤＨプロトコル）技術に関するものであり、多重化回路が低速度の光信号を多重化して高速度の光信号を生成し、分離回路が高速度の光信号を分離して当初の低速度の光信号を再生する。
【０００７】
図２に、特許文献１に開示された同期回路付きの信号多重分離回路の構成を示す。図２に示す多重化回路（図中左側）は、ｎ＋１本のチャネルのうち特定の１本のチャネルのみプロトコルを終端し、そのチャネルに特殊なパターンを挿入する。この特殊なパターンが挿入された入力は、（ｎ＋１）：１のマルチプレクサにおいて、他のｎ本の入力（ＴｘＰ１，…，ＴｘＰｎ）に多重化される。すなわち、再フレーム化される。図では、特殊なパターンの生成に使用される回路をパターン生成部と表している。
【０００８】
一方、図２に示す分離回路（図中右側）は、分離されたｎ＋１本のチャネルのうち特定のチャネルについて特殊なパターンの同期処理を実行する。図では、特殊なパターンの同期に使用される回路をパターン同期部と表している。この同期処理を通じ、分離回路は、１：（ｎ＋１）のデマルチプレクサが多重化信号を分離する際の先頭位置を検出する。この仕組みの採用により、図２に示す信号多重分離回路は、入力チャネルと出力チャネルの番号（以下、チャネル位置）の一致関係を保証する。
【０００９】
なお、図１に示す回路の場合には、全チャネルのプロトコルを一旦終端した後に、データを結合して多重化する必要がある。しかし、図２に示す回路の場合には、プロトコルの終端を１チャネルに留めることができる。このため、図２に示す回路は、図１に示す回路に比して、装置規模を縮小することができる。
【００１０】
この他、データレートの異なる複数の入力に対応するパケットデータ又はフレームデータを時間多重して伝送する方法が存在する。代表的な従来技術には、ＩＥＥＥ８０２委員会により標準化されているフレーム多重装置がある（非特許文献１）。このフレーム多重化技術は、データレートの異なる各チャネルのフレームを一旦バッファに格納し、その後、それらを出力チャネルの速度で読み出すことにより、データレートの異なるチャネルデータの多重化を実現する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−２５２９４２号公報
【非特許文献】
【００１２】
【非特許文献１】ＩＥＥＥ Ｓｔｄ ８０２．３−２００８．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述したように、装置内で実行されるデータ伝送では、多数の伝送チャネルを扱う必要がある。このため、データ伝送に関与する装置及びＬＳＩをとりわけ小規模化する必要がある。
【００１４】
しかし、この種の用途では、多重化する各入力チャネルのデータレートが使用状況に応じて変化する。このため、マルチプレクサに入力される全チャネルのデータレートを同期させることが困難である。また、各チャネルを通じて伝送するデータの内容に依存せず、かつ、データ欠落のない完全なデータ伝送の実現には、デマルチプレクサから出力される各チャネルのデータレートを、マルチプレクサ側の対応する入力チャネルのデータレートに完全に一致させる必要がある。従って、これらの条件を満たす実現方法が必要となる。
【００１５】
しかし、特許文献１に開示された信号多重分離回路（図２）によっては、前述の条件を満たすことができない。何故なら、図２に示す回路は、各入力チャネルの速度が同一であることを前提とし、単純なマルチプレクサによる光信号の多重化を実現するためである。すなわち、図２に示す回路構成は、異なるデータレートの入力の多重化が不可能なためである。さらに、ＳＯＮＥＴ／ＳＤＨプロトコルの終端処理を単一チャネルで実施するとしても、必要とされる回路規模は大きく、ＬＳＩの小型化には不向きである。
【００１６】
その一方、非特許文献１に開示されるフレーム多重装置では、異なるデータレートのチャネルを多重化することができる。
【００１７】
しかし、非特許文献１の装置の場合にも、入力チャネルのデータレートと出力チャネルのデータレートを完全には一致させることはできない。なぜならば、フレーム化によりデータレートの違いを解決するため、マルチプレクサへの入力時点で、各チャネルのデータに含まれるクロック情報（クロック周波数、周波数ジッタ等）が失われるためである。また、非特許文献１の装置は、入力チャネルと出力チャネルの間におけるデータ伝送を保証するために、フレーム単位で宛先を付与し、宛先に従ったデータの振り分け処理を実行する。そのため、データを振分けるための宛先検索、データの輻輳を防ぐためのデータの格納処理が必須となる。このことは、データ伝送に要する処理時間を厳密に保証できないことを意味する。また、前述した処理は、特許文献１における装置と比較しても更に大規模な回路を必要とし、ＬＳＩの小型化には甚だ不向きである。
【００１８】
更に、特許文献１に開示された発明と非特許文献１に開示された発明を組み合わせることはできない。なぜなら、特許文献１の装置は、各チャネルの入力速度が同一であることを前提に各チャネルのデータを多重化するのに対し、非特許文献１の装置は、全てのチャネルのプロトコルを一旦終端し、その後、フレームを取り出してから多重化処理を実行する必要があるためである。よって、両者を組み合わせた装置は、特許文献１で終端を１チャネルに留めたことによる効果（すなわち、装置規模の縮小）が失われる結果をまねいてしまう。また、両者を組み合わせたとしても、入力チャネルのデータレートと出力チャネルのデータレートを同一にすることはできず、非特許文献１の問題を解決することができない。
【００１９】
そこで、本発明は、以上の技術課題に鑑み、異なる周波数情報を有するデジタル信号（例えば異なる周波数誤差、及び若しくは、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、並びに又は、異なるビットレートのデジタル信号）を多重化して伝送し、受信側においては各デジタル信号を多重化時の周波数情報を保持したまま分離・再生できるデータ多重伝送技術の実現を目的とする。
【課題を解決するための手段】
【００２０】
このため、本発明者は、以下の処理機能を有する送信装置及び受信装置（受信モジュールを含む）により構成されるデータ多重伝送システムを提案する。
【００２１】
送信装置は、(A1) それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、(A2) 各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、(A3) 複数の入力チャネルに対応する複数のデータブロックを多重化し、伝送路に出力するマルチプレクサとを有する。
【００２２】
受信装置は、(B1) 伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、(B2) それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、(B3) それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部とを有する。
【発明の効果】
【００２３】
本発明によれば、送信装置側において、各入力チャネルの送信データが有する周波数情報を維持したまま、複数の入力チャネルのデータ列を多重化することができる。また、受信装置側でも、各データフローからデータを分離する際に、各データフローに固有の周波数情報を取り出してクロックの周波数を個別に調整するため、入力チャネルと出力チャネルのデータレートの同一性を保証することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２４】
【図１】一般的な多重化回路と分離回路とで構成される信号多重分離回路を示す図。
【図２】特許文献１に示されている多重化回路と分離回路で構成される信号多重分離回路を示す図。
【図３】実施例１に係る多重化回路（送信機）の構成例を示す図。
【図４】実施例１で使用するデータフォーマットの一例を示す図。
【図５】実施例１に係る分離回路（受信機）の構成例を示す図。
【図６】実施例１で使用するＰＬＬ回路の構成例を示す図。
【図７】実施例１に係る周波数制御部によるＰＬＬ制御の初期シーケンスを説明する図。
【図８】実施例１に係る周波数制御部によるＰＬＬ制御のアップデートシーケンスを説明する図。
【図９】実施例２に係る多重化回路（送信機）の構成例を示す図。
【図１０】ブロック化部で実行されるブロック化処理を説明する図。
【図１１】実施例２に係る分離回路（受信機）の構成例を示す図。
【図１２】実施例３に係る多重化回路（送信機）の構成例を示す図。
【図１３】実施例３に係る分離回路（受信機）の構成例を示す図。
【発明を実施するための形態】
【００２５】
以下の説明では、便宜上その必要があるときは、複数の形態例及び実施例に分割して発明を説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にあることがある。また、以下の形態例及び実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】
さらに、以下の形態例及び実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の形態例及び実施例において、前述した数等（個数、数値、量、範囲等を含む）に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその数等に近似または類似するものを含むものとする。
【００２７】
以下、本発明の形態例及び実施例を図面に基づいて詳細に説明する。なお、形態例及び実施例を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の形態例及び実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２８】
Ａ．形態例
[全体構成]
まず、各実施例に共通するデータ多重伝送システムの概念構成を説明する。データ多重伝送システムは、送信機と受信機で構成される。送信機は、ｎ個のＣＤＲ（Clock Data Recovery）部、ｎ個のＦＩＦＯ部、ｎ個のブロック化部、パターン生成部、マルチプレクサ部、入力段用のクロック源、入力段用のＰＬＬ部、出力段用のクロック源及び出力段用のＰＬＬ部を備える。受信機は、入力段用のクロック源、入力段用のＰＬＬ部、ＣＤＲ部、分周器、デマルチプレクサ部、パターン同期部、ｎ個のブロック解除部、ｎ個のＦＩＦＯ部、出力段用のクロック源、ｎ個のＰＬＬ部及びｎ個の周波数制御部を備える。
【００２９】
[送信機の構成]
送信機には、ｎ本のデータ信号が入力される。ｎ本のデータ信号は、互いに異なる周波数情報を有していても良いし、全てが同じ周波数情報を有していても良い。なお、ｎ本全てのデータ信号が異なる周波数情報を有している必要は無く、いずれか一つが他のデータ信号と異なる周波数情報を有していれば良い。この種のデータ信号には、例えば異なる周波数誤差を有する複数の源振クロック信号により生成されたデジタル信号、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、異なるビットレートのデジタル信号等が含まれる。
【００３０】
ｎ本のデータ信号チャネルは、それぞれ対応するＣＤＲ部に入力される。従って、ＣＤＲ部はｎ個ある。各ＣＤＲ部は、入力されたデジタル信号からクロック成分を抽出し、対応するＰＬＬ部より供給される高速クロックに基づいて、データ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。ビットデータ及び再生クロックは、ＣＤＲ部からＦＩＦＯ部に送信される。
【００３１】
入力段用のｎ個のクロック源は、固有周波数のクロック（参照クロック）を発生し、ｎ個のＣＤＲ部に与える。入力段用のｎ個のＰＬＬ部は、クロック源より与えられる参照クロックを正確に定数倍した周波数のクロックを発生し、それぞれ対応するＣＤＲ部に与える。
【００３２】
ｎ個のＦＩＦＯ部は、それぞれ対応するＣＤＲ部からビットデータと再生クロックを受信し、再生クロックに同期してビットデータの列を内部のＦＩＦＯ（First in First out）メモリに格納する。また、ＦＩＦＯ部は、ＦＩＦＯメモリに格納されているビットデータの列を、ＣＤＲ部より与えられる再生クロックに同期して読み出し、それぞれ対応するブロック化部に送信する。なお、ＦＩＦＯメモリにデータが格納されていない場合、ＦＩＦＯ部は、ＦＩＦＯメモリが空（エンプティ）状態にあることをブロック化部に通知する。一方、ＦＩＦＯメモリが満杯となっている場合、ＦＩＦＯ部は、ＦＩＦＯメモリが満（フル）状態であることをブロック化部に通知する。ｎ個のＦＩＦＯメモリが読み出し時に使用するクロックは、出力段用のＰＬＬ部より共通に供給されるクロックに同期する。
【００３３】
ｎ個のブロック化部は、各ＦＩＦＯ部に格納されたデータを順次読み出し、一定の大きさのブロックに分割する。各ブロック化部は、ＦＩＦＯメモリが空（エンプティ）状態か満（フル）状態かの通知に基づいて、各ブロックデータの有効／無効を判断できるヘッダ識別子（例えば「１０」／「０１」）をペイロードに付して格納する。各ブロック化部は、この有効／無効データ付きのブロックデータをマルチプレクサ部に送信する。なお、パターン生成部は、固定的なパターンのデータ列を一定周期で生成してマルチプレクサ部に送信する。マルチプレクサ部は、ｎ個のブロック化部とパターン生成部から受信したビット列を、それぞれ１ビット毎に時間多重し、ｎ＋１倍高速なシリアルビット列として出力する。
【００３４】
[受信機の構成]
受信機には、シリアルビット列の受信データが入力される。なお、受信データは、ＣＤＲ部に入力される。ＣＤＲ部は、入力された受信データからクロック成分を抽出すると共に、ＰＬＬ部より供給される高速クロックに基づいてデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。ＣＤＲ部は、再生クロックを分周部とデマルチプレクサ部に送信し、再生データをデマルチプレクサ部に送信する。ここで、ＰＬＬ部は、クロック源より受信したクロックを参照し、正確に定数倍した周波数のクロックを発生する。また、分周器は、再生クロックを正確にｎ＋１分周した分周クロックを生成し、生成された分周クロックをデマルチプレクサ部、全てのブロック解除部、全てのＦＩＦＯ部、パターン同期部に分配する。
【００３５】
デマルチプレクサ部は、ＣＤＲ部から与えられる高速の再生クロックを受信し、分周器から低速の再生クロックを受信する。デマルチプレクサ部は、これら２つの再生クロックを使用し、再生データをシリアル形態からパラレル形態に変換する。この際、デマルチプレクサ部は、受信した順にビットデータをｎ＋１ビット単位に切り出す。なお、切り出し位置は可変できる。また、切り出す位置は、パターン同期部から与えられる。デマルチプレクサ部は、再生データをｎ本のデータ信号と１本のパターン信号に変換する。デマルチプレクサには、ｎ個のブロック解除部と１個のパターン同期部が接続される。
【００３６】
パターン同期部は、デマルチプレクサ部によってｎ＋１ビット置きに切り出されたビットデータを受信する。パターン同期部は、当該ビットデータと、送信機のパターン生成部において生成された固有パターンとの相関を確認する。現在受信しているデータ列と固有パターンとの間の相関が著しく低い場合、パターン同期部は、デマルチプレクサ部における切り出し位置を１ビット移動する指示を出して再度相関を確認する。この際、一定時間以上、データ列同士の相関が確認できた場合、デマルチプレクサ部における切り出し位置を固定する。
【００３７】
ｎ個のブロック解除部は、デマルチプレクサ部から入力されるブロック列の中から、有効であることを示す情報の付いたブロック（有効ブロック）のビットデータのみを取り出し、対応するＦＩＦＯ部に出力する。具体的には、ブロック解除部は、ブロックフォーマットによって定義されたヘッダ識別子（「１０」／「０１」）を発見し、その位置をブロックフォーマットの切れ目と判定する。ブロック解除部は、有効を示すヘッダ識別子が付いたブロックのペイロードだけを抽出して後段のＦＩＦＯ部に送信する。
【００３８】
ＦＩＦＯ部は、ブロック解除部より受信した有効データを内部のＦＩＦＯメモリに格納する。ＦＩＦＯ部は、ＰＬＬ部より供給されるクロックに従って、ＦＩＦＯメモリに格納されているデータを順番に読み出す。有効データの書込み量と格納データの読み出し量が等しい場合、格納データ量の増減は平均化されてゼロとなる。この場合、ＦＩＦＯ部は正常状態にある。これに対し、有効データの書き込み量が格納データの読み出し量よりも多い場合、ＦＩＦＯメモリに容量不足が発生する。この場合、ＦＩＦＯ部はオーバーフロー（以下「ＯＦ」ともいう）状態になる。一方、有効データの書き込み量が格納データの読み出し量より少ない場合、データ不足が発生する。この場合、ＦＩＦＯ部はアンダーフロー（以下「ＵＦ」ともいう）状態になる。ＦＩＦＯ部は、ＯＦ又はＵＦを示すステータス情報と現在の格納データの残量を周波数制御部に通知する。
【００３９】
クロック源は、固有周波数の参照クロックを発生する。ＰＬＬ部は、クロック源より受信した参照クロックの周波数を周波数制御部より通知される分周数に従って逓倍した周波数を有する高速クロックを発生する。周波数制御部は、ＦＩＦＯ部内におけるＦＩＦＯメモリの状態（ＯＦ、ＵＦ、格納データ残量）を監視し、ＦＩＦＯ部が正常動作するように、ＰＬＬ部で発生するクロックの周波数を制御する。周波数制御部は、ＰＬＬ部で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。
【００４０】
［実現される効果]
前述した送信機は、各入力チャネルから受信されるブロックデータに有効を示す識別子を付する一方で、出力帯域に対してデータ量が不足する場合には、無効を示す識別子を付したブロックデータを挿入する。この後、送信機は、周波数情報を維持した送信用の複数のデータ列を多重化する。これにより、各チャネルの周波数情報を維持したまま多重化データを作成する。
【００４１】
また、受信機は、受信した多重化データを分離する際に、各チャネルの有効ブロックの発生量に基づいて各チャネルに固有の周波数情報（時間平均データ量）を取り出し、当該周波数と同一の周波数を有する読み出し用のクロックをＰＬＬ回路で再生する。これにより、出力チャネルのデータレートと入力チャネルのデータレートの同一性を保証する。
【００４２】
また、周波数情報は入力チャネル別に扱われるため、受信側でも出力チャネルのデータレートをチャネル別に設定することができる。すなわち、前述した構成の採用により、異なるデータレートの多重化を実現することができる。
【００４３】
また、前述した送信機と受信機は、伝送するデータの内容とプロトコルに対し、内部動作が影響を受けることがない。このため、入力チャネルと出力チャネルのデータ伝送に要する処理時間を厳密に保証することができる。これにより、伝送時間の低遅延化も同時に実現することができる。
【００４４】
以上の通り、本明細書で提案する送信機と受信機を用いれば、異なる周波数誤差、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、更にはそれぞれ異なるビットレートの信号の多重化と、その分離・再生が可能な多重化装置を実現することができる。また、多数の伝送チャネルを束ねる処理装置及びＬＳＩの小規模を実現することができる。
【００４５】
Ｂ．実施例１
以下、実施例１に係るデータ多重伝送システムを説明する。
［送信機の構成］
図３に、本実施例に係る送信機１００の機能ブロック構成を示す。
送信機１００は、ｎ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）、ｎ個のＣＤＲ部１、ｎ個のＦＩＦＯ部３、ｎ個のブロック化部５、パターン生成部７、マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、１本の出力チャネル（ＴｘＨ１）を有している。
【００４６】
［送信機の動作］
(a) 概要
まず、送信機１００で実行されるデータ処理の概要を説明する。
送信機１００には、ｎ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）からシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを原振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｎ本のデータ信号それぞれについて独立に実行される。
【００４７】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５の順番に処理される。ｎ個のブロック化部５まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、マルチプレクサ９に入力される。マルチプレクサ９は、これらｎ本のデータ信号と、パターン生成部７で発生された同期用パターンをビット単位で時間多重し、高速の出力チャネル（ＴｘＨ１）から出力する。
【００４８】
(b) 詳細
以下では、送信機１００を構成する各部で実行される処理動作の詳細を順番に説明する。
ＣＤＲ部１は、入力されたシリアルデータ信号からクロック成分を抽出する。ＣＤＲ部１は、ＰＬＬ部１３より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータと再生クロックは、ＦＩＦＯ部３に与えられる。
【００４９】
クロック源１１は、固有周波数のクロックを発生する回路である。この周波数は、一般に、ＣＤＲ部１での受信が想定されるシリアルデータ信号のデータレートの周波数を定数で分周した周波数に設定される。
【００５０】
ＰＬＬ部１３は、クロック源１１より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。本実施例では、ＰＬＬ部１３とクロック源１１を、入力されるシリアルデータ信号に対応するチャネル毎に設けているが、共通化して一組だけを備える構成としてもよい。
【００５１】
ＦＩＦＯ部３は、ビットデータと再生クロックをＣＤＲ部１から受信し、再生クロックに同期して、データ列を内部のＦＩＦＯ（First in First out）メモリに格納する。また、ＦＩＦＯ部３は、ＰＬＬ部１７より供給されるクロックに同期して、ＦＩＦＯメモリに格納されたデータ列を順次読み出し、ブロック化部５に送信する。
【００５２】
この読み出しの際、ＦＩＦＯメモリにデータが格納されていなかった場合、ＦＩＦＯ部３は「ＦＩＦＯエンプティ状態」通知をブロック化部５に通知する。一方、ＦＩＦＯメモリがデータで満杯であった場合、ＦＩＦＯ部３は「ＦＩＦＯフル状態」通知をブロック化部５に通知する。読み出し時に使用するクロックは、ｎ個全てのブロック化部５において共通であり、ＰＬＬ部１７より供給されるクロックに同期する必要がある。
【００５３】
ブロック化部５は、ＦＩＦＯ部３に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部５は、内部メモリから一定の大きさのブロックを読み出し、マルチプレクサ部９に送信する。図４に、ブロック化部５及びブロック解除部３１（図５）が使用するブロックのデータフォーマットを示す。
【００５４】
ブロック化部５は、ＦＩＦＯ部３からデータを読み出す際、正常にデータを読み出せた場合には有効データを表す識別子「１０」値をブロック先頭６１に付与し、ペイロード６３に当該データを格納する。ただし、ＦＩＦＯ部３から「ＦＩＦＯエンプティ状態」通知を受信した場合、ブロック部５はＦＩＦＯ部３からデータを読み出せないため、無効データを表す識別子「０１」をブロック先頭６５に付与し、ペイロード６７には無効なデータ列を格納する。なお、ブロック化部５は、ペイロードに格納したデータ列をデータスクランブル処理することが望ましい。これにより、送信データのＤＣバランスやランレングスが保証される。
【００５５】
パターン生成部７は、固定的なパターンのデータ列を一定周期で生成する。このデータ列は、固有のパターンとして識別が可能である必要がある。連続して受信するデータ列に誤りが含まれる場合には、それを検出可能であることが望ましい。更に、パターン生成部７が生成するデータ列は、ＤＣバランスやランレングスが保証されたものが望ましく、最良の固有パターンは高次の多項式により生成されるＰＲＢＳ（Pseudo Random BitSequence）パターンである。
【００５６】
マルチプレクサ部９は、ｎ個のブロック化部５とパターン生成部７から受信したシリアルビット列をそれぞれ１ビット単位で時間多重する。これにより、マルチプレクサ部９は、入力側のシリアルビット列に比してｎ＋１倍高速なシリアルビット列を多重化データとして出力する。時間多重する際に使用するクロックは、ＰＬＬ部１７より供給される低速クロックと、低速クロックに対して正確にｎ＋１倍高速である高速クロックの二つである。低速クロックはデータの読み出し用、高速クロックはデータの伝送用である。
【００５７】
［受信機の構成］
図５に、本実施例に係る受信機の機能ブロック構成を示す。
受信機１０５は、１本の入力チャネル（ＲｘＰ１）、クロック源２１、ＰＬＬ部２２、ＣＤＲ部２３、分周器２５、デマルチプレクサ部２７、パターン同期部２９、ｎ個のブロック解除部３１、ｎ個のＦＩＦＯ部３３、クロック源３５、ｎ個のＰＬＬ部３７、ｎ個の周波数制御部３９、ｎ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｎ）を有している。
【００５８】
［受信機の動作］
(a) 概要
受信機１０５で実行されるデータ処理の概要を説明する。受信部１０５には、入力チャネルＲｘＨ１からシリアルデータ信号が受信される。このデータ信号は、ＣＤＲ部２３に入力される。ＣＤＲ部２３で再生されたデータ列は、デマルチプレクサ２７において、シリアル形態からパラレル形態に変換される。デマルチプレクサ２７は、１本のシリアルデータをｎ＋１本のシリアルデータに変換する。このうち固定パターンを含まないｎ本のシリアルデータはｎ個のブロック解除部３１に送信され、固定パターンが含まれる１本のシリアルデータはパターン同期部２９に送信される。
【００５９】
ブロック解除部３１は、入力されたデータ列から有効ブロックを構成する有効なビットデータのみを取り出し、ＦＩＦＯ部３３のＦＩＦＯメモリに格納する。すなわち、無効ブロックのデータやヘッダデータは、ブロック解除部３１において排除される。ＦＩＦＯ部３３は、ＰＬＬ部３７から受信したクロック信号に従い、格納されたデータを順次読み出す。読み出されたデータは、当初、送信機１００のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｎ）と同じデータレートを有している。また、送信機１００の各入力チャネル（ＴｘＰ１，…，ＴｘＰｎ）に対応するデータは、それぞれ同じチャネル番号を有する受信機１０５の出力チャネル（ＲｘＰ１，…，ＲｘＰｎ）から出力される。
【００６０】
(b) 詳細
以下では、受信機１０５を構成する各部で実行される処理動作の詳細を順番に説明する。
ＣＤＲ部２３は、入力されたシリアルデータ信号からクロック成分を抽出する。ＣＤＲ部２３は、ＰＬＬ部２２より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータは分周部２５に与えられ、再生クロックは分周部２５とデマルチプレクサ部２７に与えられる。
【００６１】
クロック源２１は、固有周波数のクロックを発生する回路である。この周波数は、送信部１００が出力したシリアルデータ信号のデータレートを定数で分周した周波数に概ね等しい必要がある。
【００６２】
ＰＬＬ部２２は、クロック源２１より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。
【００６３】
分周器２５は、ＣＤＲ部２３から与えられる再生クロックを正確にｎ＋１分周した分周クロックを生成する回路である。この分周クロックは、デマルチプレクサ部２７、全てのブロック解除部３１、全てのＦＩＦＯ部３３、パターン同期部２９に分配される。
【００６４】
デマルチプレクサ部２７は、ＣＤＲ部２３から高速の再生クロックを受信すると共に、分周器２５から低速の分周クロックを受信する。デマルチプレクサ部２７は、再生クロックに従って、ＣＤＲ部２３から受信したビットデータを、シリアル形態からパラレル形態に変換する。この変換の際、受信した順番にビットデータをｎ＋１ビット単位に切り出す位置は、一般的なバレルシフタ回路のように可変できるものとする。切り出し位置は、パターン同期部２９からの指定に従う。
【００６５】
パターン同期部２９は、デマルチプレクサ部２７によりｎ＋１ビット置きに切り出されたビットデータ列を受信する。パターン同期部２９は、受信したビットデータ列と、送信部１００（図３）のパターン生成部７において生成された固有パターンとの相関を確認する。現在受信しているビットデータ列と固有パターンとの相関が著しく低い場合、パターン同期部２９は、デマルチプレクサ部２７における切り出し位置を１ビット移動する指示を出し、再度相関を確認する。一定時間以上、ビットデータ列同士の相関が確認できた場合、パターン同期部２９は、デマルチプレクサ部２７で使用するビットデータの切り出し位置を固定する。
【００６６】
各ブロック解除部３１は、デマルチプレクサ部２７から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部３１は、ブロックフォーマットにより定義されたヘッダ識別子「１０」と「０１」をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部１００（図１）のブロック化部５においてブロック化されたペイロードから有効データのみを抽出することができる。その後、ブロック解除部３１は、有効データのみをＦＩＦＯ部３３に送信する。
【００６７】
ＦＩＦＯ部３３は、ブロック解除部３１より受信した有効データを、内部のＦＩＦＯメモリに格納する。一方、ＦＩＦＯ部３３は、ＰＬＬ部３７から供給されるクロックに従い、格納されたデータを順次読み出す。このとき、有効データの書き込み量と格納データの読み出し量が等しい場合、格納データの量の増減は平均化されてゼロとなり、ＦＩＦＯ部３３は正常に動作する。もし書き込み量が読み出し量よりも多い場合、ＦＩＦＯメモリの容量不足が発生し、オーバーフローが生じる。もし書き込み量が読み出し量よりも少ない場合、データ不足が発生し、アンダーフローが生じる。ＦＩＦＯ部３３は、ＯＦ又はＵＦステータスと現時点での格納データ残量を周波数制御部３９に通知する。
【００６８】
クロック源３５は、固有周波数の参照クロックを発生する回路である。この周波数は、ＰＬＬ部３７において生成される高速クロックを定数で分周した速度であることが望ましい。
【００６９】
ＰＬＬ部３７は、クロック源３５より受信した参照クロックを、周波数制御部３９より通知される分周数に従って逓倍した周波数の高速クロックを発生する回路である。
【００７０】
周波数制御部３９は、ＦＩＦＯ部３３のＦＩＦＯメモリの状態（ＯＦ、ＵＦ、格納データ残量）を監視し、ＦＩＦＯ部３３が正常動作するように、ＰＬＬ部３７で発生されるクロックの周波数を制御する。このとき、周波数制御部３９は、ＰＬＬ部３７で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。
【００７１】
図６に、本実施例に係る受信機で使用するＰＬＬ部３７の機能ブロック構成を示す。
ＰＬＬ部３７は、位相比較部４１、チャージポンプ部４３、ＬＰＦ部４５、ＶＣＯ部４７、分周器４９、セレクタ５１、拡散部５３を有する。
【００７２】
ＰＬＬ部３７の高速クロックは、ＶＣＯ部４７のＶＣＯ（Voltage Controled Oscilator）回路により生成される。ＶＣＯ回路は一般に知られるように、与えられる電圧の大きさに応じ、生成するクロックの周波数を可変可能な回路である。ＶＣＯ部４７で生成された高速クロックは、ＦＩＦＯ部３３だけでなく分周器４９にも与えられる。
【００７３】
分周器４９は、入力された高速クロックを分周する回路であるが、その際、分周比率の異なる３つの分周クロックを生成する。本実施例の場合、分周比率は、Ｎ、Ｎ−１、Ｎ＋１の３種類である。ただし、Ｎは２以上の自然数である。なお、分周比率は、Ｎ、Ｎ−Ｍ、Ｎ＋Ｍの３種類で与えてもよい。ただし、Ｎ＞Ｍの自然数とする。
【００７４】
セレクタ５１は、入力される３つの分周クロックのうち、任意の２つを選択して出力する回路である。
【００７５】
拡散部５３は、出力するクロックが、周波数制御部３９より実数で指定された分周比率となるように、入力される２つの分周クロックを攪拌する回路である。一般には、シグマ・デルタ変調回路が用いられる。
【００７６】
位相比較部４１は、クロック源３５で発生された参照クロックと拡散部５３から供給されるクロックの位相と周波数を比較し、位相を進める指示（Ｕｐ）又は位相を遅らせる指示（Ｄｏｗｎ）を生成する回路である。
【００７７】
チャージポンプ部４３は、位相比較部４１から与えられる位相を進める指示（Ｕｐ）又は位相を遅らせる指示（Ｄｏｗｎ）を表すデジタル信号を、電圧値（又は電流値）のアナログ信号に変換する回路である。この変換は、一般に、チャージポンプ回路により実現可能である。ただし、他の実現方法も存在する。このため、本実施例では実現方法を特定しない。
【００７８】
ＬＰＦ部４５は、チャージポンプ部４３で発生された電圧値（又は電流値）のアナログ信号から低周波成分だけを通過するＬＰＦ（Low Pass Filter）回路である。ＬＰＦ回路も、一般に広く知られている。このため、本実施例では詳しい構造を特定しない。ＬＰＦ部４５は、ＶＣＯ部４７の生成クロック周波数を制御するための電圧を生成する。
【００７９】
図７に、周波数制御部３９によるＰＬＬ部３７の初期制御シーケンスを示す。
ステップＳ１において、周波数制御部３９は、ＰＬＬ部３７の分周比率をＮに設定する。Ｎは、本実施例の場合、制御可能な値の中間値に相当する。
【００８０】
ステップＳ３において、周波数制御部３９は、ＦＩＦＯ部３３の格納データ残量をリセットし、更に、格納データ残量がＦＩＦＯ部３３に格納可能なデータ量Ａの半分になるまで、格納データの読み出しを停止する。格納データ残量がデータ量Ａに到達すると、周波数制御部３９は、格納データの読み出しを再開する。
【００８１】
ステップＳ５において、周波数制御部３９は、ＯＦステータス又はＵＦステータスの通知を監視し、ステップＳ５の開始から通知までの時間Ｔを計測する。
【００８２】
ステップＳ７において、周波数制御部３９は、計測された時間Ｔとデータ量Ａの関係が、ＰＬＬ部３７による周波数可変範囲（ＶＣＯ部４７（図６）の仕様で予め指定される）に含まれるか否か判定する。範囲外と判定された場合、周波数制御部３９はステップＳ９に遷移し、範囲内と判定された場合、周波数制御部３９はステップＳ１５に遷移する。ここでの時間Ｔとデータ量Ａの関係から、対応するデータフローの時間平均データ量を求めることができる。また、このデータ量から、対応するデータフローの送信データレートを推定することができる。
【００８３】
ステップＳ９において、周波数制御部３９は、ＦＩＦＯ部３３のステータスがＯＦステータスかＵＦステータスか判定する。ＵＦステータスであった場合、周波数制御部３９はステップＳ１１に遷移し、ＯＦステータスであった場合、周波数制御部３９はステップＳ１３に遷移する。
【００８４】
ステップＳ１１において、周波数制御部３９は、ＰＬＬ部３７を低速度のデータレートで動作するモードに変更する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００８５】
ステップＳ１３において、周波数制御部３９は、ＰＬＬ部３７を高速度のデータレートで動作するモードに変更する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００８６】
ステップＳ１５において、周波数制御部３９は、ＦＩＦＯ部３３のステータスがＯＦステータスかＵＦステータスか判定する。ＵＦステータスであった場合、周波数制御部３９はステップＳ１７に遷移し、ＯＦステータスであった場合、周波数制御部３９はステップＳ１９に遷移する。
【００８７】
ステップＳ１７において、周波数制御部３９は、ＰＬＬ部３７のセレクタ５１に対し、分周比率Ｎ−１と分周比率Ｎの二つを選択するように指示する。その後、周波数制御部３９は、ステップＳ２１に遷移する。
【００８８】
ステップＳ１９において、周波数制御部３９は、ＰＬＬ部３７のセレクタ５１に対し、分周比率Ｎと分周比率Ｎ＋１の二つを選択するように指示する。その後、周波数制御部３９は、ステップＳ２１に遷移する。
【００８９】
ステップＳ２１において、周波数制御部３９は、ステップＳ５で測定された時間Ｔと格納可能なデータ量Ａに基づいて、分周比率Ｎによる高速クロックと現在受信中のデータレートとのクロック差を求める。その後、周波数制御部３９は、ステップＳ２３に遷移する。
【００９０】
ステップＳ２３において、周波数制御部３９は、求められたクロック差に基づいて、現在受信中のデータレートの分周比率を求め、ＰＬＬ部３３の拡散部５３に設定する。その後、周波数制御部３９は、ステップＳ１に遷移する。
【００９１】
図８に、周波数制御部３９によるＰＬＬ部３７のアップデート制御シーケンスを示す。この動作は、初期制御シーケンスの終了後に実行される。
【００９２】
ステップＳ３１において、周波数制御部３９は、ＦＩＦＯ部３３の格納データ残量を逐次監視し、前回の監視時点と今回の監視時点の間に生じた同量の差分を求める。その後、周波数制御部３９は、ステップＳ３３に遷移する。
【００９３】
ステップＳ３３において、周波数制御部３９は、求められた差分に対応する所要時間（サイクル数）を求める。その後、周波数制御部３９は、ステップＳ３５に遷移する。
【００９４】
ステップＳ３５において、周波数制御部３９は、ステップＳ３１で求めた差分とステップＳ３３で求めた所要時間に基づいて、ＰＬＬ部３７で現在生成中の高速クロックの周波数と現在受信中のデータ列のデータレートとのクロック差を求める。その後、周波数制御部３９は、ステップＳ３７に遷移する。
【００９５】
ステップＳ３７において、周波数制御部３９は、ステップＳ３５で求めたクロック差に基づいて、現在受信中のデータ列のデータレートに適した分周比率を求め、ＰＬＬ部３７を構成する拡散部５３の設定をアップデートする。その後、周波数制御部３９は、ステップＳ３１に遷移する。
【００９６】
［実施例の効果］
以上のシーケンスの実行により、周波数制御部３９は、各データフローに対応するＰＬＬ部３７で発生されるクロックの周波数を、送信機側の入力チャネルのデータレートに一致させることができる。すなわち、複数の入力チャネルに互いに異なる周波数情報を有するデジタル信号が入力される場合でも、入力チャネルと出力チャネルの間で同一性を保証することができる。しかも、本実施例に係る送信機１００と受信機１０５は、データの内容やプロトコルの影響を受けることがないため、装置構成の小型化を実現することができる。
【００９７】
Ｃ．実施例２
以下、実施例２に係るデータ多重伝送システムを説明する。本実施例に係るシステムは、実施例１に係るシステムに比べ、より効率的にデータを多重化できる特徴を有している。なお、本実施例は、実施例１に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。
【００９８】
［送信機の構成］
図９に、本実施例に係る送信機１１０の機能ブロック構成を示す。送信機１１０は、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）、ｍ個のＣＤＲ部１、ｍ個のＦＩＦＯ部３、ｍ個のブロック化部５’、ｍ個のデマルチプレクサ部６、パターン生成部７、セレクタ部８、マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、１本の出力チャネル（ＴｘＨ１）を有している。
【００９９】
［送信機の動作］
(a) 概要
まず、送信機１１０で実行されるデータ処理の概要を説明する。送信機１１０には、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）からデータ信号が入力される。これらのデータ信号は、各々が異なるクロックを源振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｍ本のデータ信号それぞれについて独立に実行される。
【０１００】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５’の順番で処理される。ｍ個のブロック化部５’まで独立に処理されたデータは、それぞれ独立したタイミングにおいて、ｍ個のデマルチプレクサ部６に入力される。すなわち、ｍ個のデマルチプレクサ部６は、それぞれ入力されたデータ信号を２つのデータ信号に分割する。これにより、セレクタ部８には２ｍ本のデータ信号が入力される。
【０１０１】
セレクタ部８は、２ｍ本のデータ信号の中から任意のｎ本を選択し、マルチプレクサ部９に送信する。マルチプレクサ９は、これらｎ本のデータ信号と、パターン生成部７から生成される同期用パターンをビット単位で時間多重し、高速の出力チャネル（ＴｘＨ１）から出力される。
【０１０２】
(b) 詳細
以下では、送信機１１０を構成する各部で実行される処理動作のうち実施例１と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１０３】
ブロック化部５’は、ＦＩＦＯ部３に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部５’は、内部メモリから一定の大きさのブロックを読み出し、デマルチプレクサ部６に送信する。
【０１０４】
図１０に、ブロック化部５（図３）とブロック化部５’において実行されるブロック化方法の違いを示す。
【０１０５】
まず、図１０の（ａ）について説明する。図１０の（ａ）は、実施例１に対応するブロック化部５の処理方法である。前述したように、ＦＩＦＯ部３の入力帯域幅は、ＣＤＲ部１により再生されるクロック速度に応じて可変するのに対し、出力は一定の帯域幅で読み出される。
【０１０６】
従って、ＦＩＦＯ部３の入力帯域幅が出力帯域幅に比して少ない場合、一定量のデータがＦＩＦＯメモリに蓄積されるまでの期間、ＦＩＦＯメモリは「ＦＩＦＯエンプティ状態」となり、ＦＩＦＯメモリからデータ信号を読み出すことができない。そのため、ＦＩＦＯ部３は、「ＦＩＦＯエンプティ状態」の期間、無効データを出力する。すなわち、入力と出力帯域の差が大きい場合、出力帯域に占める無効データの割合が増えるため、利用効率が低くなる。
【０１０７】
次に、図１０の（ｂ）について説明する。図１０の（ｂ）は、実施例２に対応するブロック化部５’の処理方法である。図に示すように、ブロック化部５’は、出力帯域ｐと２ｐ（ｂｐｓ）のいずれかを選択できる。なお、本実施例の場合、出力帯域はｐと２ｐの二者択一であるが、この選択種別を増やすことにより、帯域の利用効率を高めることができる。ブロック化部５’は、ＦＩＦＯ部３から入力される有効データと無効データを含むデータ列に対して有効データの占める帯域を測定し、入力された有効データの帯域がｐ以下である場合には、出力帯域がｐとなるようにデータ列を平滑化して帯域の利用効率を向上させる。
【０１０８】
デマルチプレクサ部６は、１本の入力と２本の出力を備え、帯域２ｐの入力をそれぞれが帯域ｐである２本の出力に分離する機能を有している。ただし、この分離機能は、前述したように、ブロック化部５’が帯域幅ｐの出力と帯域幅２ｐの出力を選択して出力できることに由来するものであり、選択可能な帯域幅の種類を増やした場合には、選択可能な帯域幅に応じて分離数を増やすものとする。
【０１０９】
セレクタ部８は、ｍ個のデマルチプレクサ部６から接続される２ｍ本の入力と、マルチプレクサ部９へ接続されるｎ本の出力を持ち、各出力からは、２ｍ本の入力から任意に選択された１本の入力が出力される。
【０１１０】
これらの構成により、ブロック化部５’に対する入力帯域が小さい場合には、ブロック化部５’の出力帯域はｐに制限され、デマルチプレクサ部６の出力も帯域ｐに応じた出力（本例では何れか１本の出力）だけが使用される。セレクタ部８は、デマルチプレクサ部６が使用する出力のみを選択することにより、マルチプレクサ部９におけるデータの多重化効率を向上することができる。
【０１１１】
［受信機の構成］
図１１に、本実施例に係る受信機の機能ブロック構成を示す。
受信機１１５は、１本の入力チャネル（ＲｘＨ１）、クロック源２１、ＰＬＬ部２２、ＣＤＲ部２３、分周器２５、デマルチプレクサ部２７、セレクタ部２８、パターン同期部２９、ｍ個のマルチプレクサ部３０、ｍ個のブロック解除部３１’、ｍ個のＦＩＦＯ部３３、クロック源３５、ｍ個のＰＬＬ部３７、ｍ個の周波数制御部３９、ｍ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）を有している。
【０１１２】
［受信機の動作］
(a) 概要
受信機１１５で実行されるデータ処理の概要を説明する。受信部１１５には、入力チャネルＲｘＨ１からシリアルデータ信号が受信される。このデータ信号は、ＣＤＲ部２３に入力される。ＣＤＲ部２３で再生されたデータ列は、デマルチプレクサ２７において、シリアル形態からパラレル形態に変換される。デマルチプレクサ２７は、１本のシリアルデータをｎ＋１本のシリアルデータに変換する。このうち固定パターンを含まないｎ本のシリアルデータはセレクタ２８に送信され、固定パターンを含む１本のシリアルデータはパターン同期部２９に送信される。
【０１１３】
セレクタ部２８は、２ｍ本の出力に対し、ｎ本の入力を任意に選択し、ｍ個のマルチプレクサ部３０に各入力を出力する。各マルチプレクサ部３０は、それぞれが帯域幅ｐの２本の入力を束ね、帯域幅２ｐの出力を各ブロック解除部３１’に出力する。各ブロック解除部３１’は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをＦＩＦＯ部３３のＦＩＦＯメモリに格納する。
【０１１４】
各ＦＩＦＯ部３３は、それぞれ対応するＰＬＬ部３７から受信されるクロック信号に従い、ＦＩＦＯメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機１１０の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレート、かつ、各入力チャネルと同じ番号が付されている受信機１１５の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）から出力される。
【０１１５】
(b) 詳細
以下では、受信機１１５を構成する各部で実行される処理動作のうち実施例１と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１１６】
セレクタ部２８は、デマルチプレクサ部２７から接続されるｎ本の入力（それぞれ帯域幅ｐ）と、ｍ個のマルチプレクサ部３０へ接続される２ｍ本の出力（それぞれ帯域幅ｐ）とを有している。セレクタ部２８は、各出力に対し、ｎ本の入力のうち任意に選択された１本のデータを出力することができる。ただし、セレクタ部２８に続くマルチプレクサ部３０の入力が帯域幅ｐのみを使用する場合は、セレクタ部２８は、マルチプレクサ部３０の使用しない入力端子側に無効データを出力する。
【０１１７】
マルチプレクサ部３０は、各々の帯域幅がｐである２本の入力と帯域が２ｐである１本の出力を備え、２本の入力はセレクタ部２８の２ｍ本の出力のうちの２本と接続される。マルチプレクサ部３０は、２本の入力をデータ多重して出力する。
【０１１８】
各ブロック解除部３１’は、マルチプレクサ部３０から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部３１’は、ブロックフォーマットにより定義されたヘッダ識別子「１０」と「０１」をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部１１０のブロック化部５’においてブロック化されたペイロードから有効データのみを抽出することができる。その際、使用されている帯域幅がｐであれば、ブロック解除部３１’は、抽出された有効データの帯域幅を２ｐに変換してＦＩＦＯ部３３に送信する。
【０１１９】
［実施例の効果］
以上の通り、本実施例に係る送信機１１０を用いれば、入力されるｍ本のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｍ）のうち、実際に利用されている帯域幅がｐに満たない入力については、出力帯域がｐとなるように予めデータ列を平滑化しておくことにより、多重化の際に、使用帯域幅を削減することができる。これにより、データの多重化効率を向上することができる。
【０１２０】
また、本実施例に係る受信機１１５を用いれば、送信側のデータ信号チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレートを、対応する各出力のデータ信号チャネル（ＲｘＰ１，…，ＲｘＰｎ）においても再現することができる。
【０１２１】
Ｄ．実施例３
前述の実施例１及び２においては、複数のチャネルを１本のチャネルに多重化していたが、本実施例の場合には、複数のチャネルを複数のチャネルに多重化できる点で異なっている。なお、本実施例は、実施例１に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。
【０１２２】
［送信機の構成］
図１２に、本実施例に係る送信機１２０の機能ブロック構成を示す。
送信機１２０はｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）、ｍ個のＣＤＲ部１、ｍ個のＦＩＦＯ部３、ｍ個のブロック化部５’、ｍ個のデマルチプレクサ部６、パターン生成部７、セレクタ部８’、ｑ個の（ｎ＋１：１）マルチプレクサ部９、クロック源１１、ＰＬＬ部１３、クロック源１５、ＰＬＬ部１７、ｑ本の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）を有する。
【０１２３】
本説明及び図１２においては、説明の簡略化のため、ｑ＝２として説明する。また、本説明及び図１２においては、実施例２の場合と同様、デマルチプレクサ部６が１：２の比率でデータを分離する場合について説明するが、比率はこれに限定するものではない。
【０１２４】
［送信機の動作］
(a) 概要
まず、送信機１２０で実行されるデータ処理の概要を説明する。
送信機１２０には、ｍ本の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）からシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを根源とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するＣＤＲ部１に入力される。以降の処理は、ｍ本のデータ信号それぞれについて独立に実行される。
【０１２５】
ＣＤＲ部１から出力されたデータ信号は、ＦＩＦＯ部３、ブロック化部５’の順番に処理される。ｍ個のブロック化部５’まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、ｍ個のデマルチプレクサ部６に入力される。各デマルチプレクサ部６は、１つの入力を２つの出力に分割し、セレクタ部８’に送信する。
【０１２６】
セレクタ部８’は、ｍ個のデマルチプレクサ部６から入力される２ｍ本の入力信号のうち任意の（２×ｎ）本を選択し、２個のマルチプレクサ部９のそれぞれにｎ本ずつ送信する。各マルチプレクサ部９は、セレクタ部８’から与えられるｎ本のデータ信号と、パターン生成部７で発生された同期用パターンとビット単位に時間多重し、高速の出力チャネル（ＴｘＨ１，…，ＴｘＨ２）から出力する。
【０１２７】
(b) 詳細
以下では、送信機１２０を構成する各部で実行される処理動作のうち実施例１及び２と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１２８】
セレクタ部８’は、ｍ個のデマルチプレクサ部６から接続される２ｍ本の入力と、２個のマルチプレクサ部９へ接続される（２×ｎ）本の出力を有する。各出力からは、２ｍ本の入力から任意に選択された１本のデータが出力される。
【０１２９】
以上の構成により、入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）から入力されたデータを多重化したデータを、複数の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）に分散して出力するができる。このため、実施例１又は２で使用する送信機よりも大容量の伝送が可能となる。
【０１３０】
［受信機の構成］
図１３に、本実施例に係る受信機の機能ブロック構成を示す。受信機１２５は、ｑ本の入力チャネル（ＲｘＨ１，…，ＲｘＨｑ）、クロック源２１、ＰＬＬ部２２、ｑ個のＣＤＲ部２３、分周器２５、ｑ個のデスキューＦＩＦＯ部２４、スキュー制御部２６、ｑ個のデマルチプレクサ部２７、セレクタ部２８’、ｑ個のパターン同期部２９、ｍ個のマルチプレクサ部３０、ｍ個のブロック解除部３１’、ｍ個のＦＩＦＯ部３３、クロック源３５、ｍ個のＰＬＬ部３７、ｍ個の周波数制御部３９、ｍ本の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）を有している。
【０１３１】
本説明及び図１３の場合にも、説明の簡略化のため、ｑ＝２として説明する。また、本説明及び図１３においては、実施例２の場合と同様、マルチプレクサ部３０が２：１の比率でデータを合成する場合について説明するが、比率はこれに限定するものではない。
【０１３２】
［受信機の動作］
(a) 概要
受信機１２５で実行されるデータ処理の概要を説明する。受信部１２５には、２本の入力チャネル（ＲｘＨ１、ＲｘＨ２）からシリアルデータ信号が受信される。このデータ信号は、それぞれに対応する２個のＣＤＲ部２３に入力される。各ＣＤＲ部２３で再生されたデータ列は、対応するデスキューＦＩＦＯ部２４に格納される。
【０１３３】
各デスキューＦＩＦＯ部２４は、スキュー制御部２６による読み出し制御に従い、格納されたデータ列を同時に読み出し、対応するデマルチプレクサ部２７に送出する。デマルチプレクサ部２７は、受信したデータ列をシリアル形態からパラレル形態に変換し、セレクタ部２８’及び各パターン同期部２９に送出する。
【０１３４】
セレクタ部２８’は、２ｍ本の出力のそれぞれに対し、（２×ｎ）本の入力から任意に選択した１本を出力する。なお、ｍ個のマルチプレクサ部３０には、セレクタ部２８’の２ｍ本の出力のうち各２本のデータが与えられる。各マルチプレクサ部３０は、セレクタ部２８’から入力した２本の入力をデータ多重し、それぞれに対応するブロック解除部３１’に出力する。
【０１３５】
各ブロック解除部３１は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをＦＩＦＯ部３３のＦＩＦＯメモリに格納する。
【０１３６】
各ＦＩＦＯ部３３は、それぞれに対応するＰＬＬ部３７から受信されるクロック信号に従い、ＦＩＦＯメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機１２０の入力チャネル（ＴｘＰ１，…，ＴｘＰｍ）と同じデータレート、かつ、当該入力チャネルと同じ番号が付されている受信機１２５の出力チャネル（ＲｘＰ１，…，ＲｘＰｍ）から出力される。
【０１３７】
(b) 詳細
以下では、受信機１２５を構成する各部で実行される処理動作のうち実施例１及び２と相違する部分（追加又は変更された部分）についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。
【０１３８】
デスキューＦＩＦＯ部２４は、それぞれに対応するＣＤＲ部２３から与えられる再生クロックに基づき、受信データを格納する。ただし、受信データの読み出しは、何れか一つの再生クロックに同期して実行する。なお、読み出し開始位置は、スキュー制御部２６から与えられる指示に従い、変更できるものとする。
【０１３９】
スキュー制御部２６は、２個のパターン同期部２９の同期動作を監視し、各入力チャネルについて受信データの時間軸方向のずれ（スキュー）を求める。以下に、スキューを求める際に使用して好適な方法の一例を示す。
【０１４０】
２個のパターン同期部２９は、共通する周期的な同期用パターンを受信する。従って、各入力で受信された同期用パターンの位相差を検出すれば、その位相差がスキューに等しくなる。スキュー制御部２６は、求めたスキューがゼロとなるように、デスキューＦＩＦＯ部２４の読み出し位置を常時制御する。これにより、２個のデマルチプレクサ部２７に入力されるデータ列は、当初、送信機１２０から出力された際の時間関係が再現される。
【０１４１】
セレクタ部２８’は、２個のデマルチプレクサ部２７から接続される（２×ｎ）本の入力（それぞれ帯域幅ｐ）と、ｍ個のマルチプレクサ部３０へ接続される２ｍ本の出力（それぞれ帯域幅ｐ）を有している。セレクタ部２８’は、各出力に、（２×ｎ）本の入力のうち任意の１本から選択したデータを出力することができる。ただし、セレクタ部２８’の後段に位置するマルチプレクサ部３０の入力が帯域幅ｐのみを使用する場合には、セレクタ部２８’は、使用しないマルチプレクサ部３０の入力に対して無効データを出力する。
【０１４２】
一般に、送信機１２０の複数の出力チャネル（ＴｘＨ１，…，ＴｘＨｑ）に分散されて伝送されるデータの間には、受信機１２５側での同時到着性が保証されない。しかし、本実施例の場合には、各データ列が受信機１２５の複数の入力チャネル（ＲｘＨ１，…，ＲｘＨｑ）に入力された後、デスキュー制御部２６及びデスキューＦＩＦＯ部２４により、送信時と同じ時間関係に調整される。これにより、実施例１及び２の場合に比して大容量の伝送と受信側でのデータ再生を実現することが可能となる。
【０１４３】
Ｅ．他の実施例
上述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路その他のハードウェアとして実現しても良い。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することにより実現しても良い。すなわち、ソフトウェアとして実現しても良い。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリやハードディスク、SSD（Solid State Drive）等の記憶装置、ICカード、SDカード、DVD等の記憶媒体に格納することができる。
【０１４４】
また、制御線や情報線は、説明上必要と考えられるものを示すものであり、製品上必要な全ての制御線や情報線を表すものでない。実際にはほとんど全ての構成が相互に接続されていると考えて良い。
【産業上の利用可能性】
【０１４５】
本発明による装置、送信機、受信機は、装置内の電気伝送及び光伝送に限定されるものではなく、複数の装置を長距離間で相互接続する、すなわち一般的な長距離伝送の用途にも利用可能である。
【符号の説明】
【０１４６】
１００ 送信機
１０５ 受信機
１１０ 送信機
１１５ 受信機
１２０ 送信機
１２５ 受信機
【特許請求の範囲】
【請求項１】
伝送路に送信データを送出する送信装置と、前記伝送路から前記送信データを受信する受信装置とを有するデータ多重伝送システムであって、
前記送信装置は、
それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、
各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、
複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサとを有し、
前記受信装置は、
伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、
それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、
それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部と
を有することを特徴とするデータ多重伝送システム。
【請求項２】
請求項１に記載のデータ多重伝送システムにおいて、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とするデータ多重伝送システム。
【請求項３】
請求項１に記載のデータ多重伝送システムにおいて、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とするデータ多重伝送システム。
【請求項４】
請求項１に記載のデータ多重伝送システムにおいて、
前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有し、
前記デマルチプレクサは、同一のデータフローに対応するデータ列を多重して、前記データブロックを再構成する機能を有する
ことを特徴とするデータ多重伝送システム。
【請求項５】
請求項４に記載のデータ多重伝送システムにおいて、
前記送信装置は、複数の伝送路に対応する複数の前記マルチプレクサと、前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタを有し、
前記受信装置は、前記複数の伝送路に対応する複数の第２のＦＩＦＯメモリと、前記第２のＦＩＦＯメモリに対応する複数の前記デマルチプレクサとを有し、前記複数の第２のＦＩＦＯメモリは、互いに共通のクロックを用いてデータ列を読み出して対応する前記デマルチプレクサに出力する
ことを特徴とするデータ多重伝送システム。
【請求項６】
それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データを多重した多重化データを受信する多重伝送信号受信装置であって、
伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、
それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、
それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部と
を有することを特徴とする多重伝送信号受信装置。
【請求項７】
請求項６に記載の多重伝送信号受信装置において、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とする多重伝送信号受信装置。
【請求項８】
請求項６に記載の多重伝送信号受信装置において、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とする多重伝送信号受信装置。
【請求項９】
それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データが多重化された送信装置側の入力チャネルと同数の各データフローに対応する多重伝送信号受信モジュールであって、
対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行するＦＩＦＯ部と、
対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する周波数制御部と
を有することを特徴とする多重伝送信号受信モジュール。
【請求項１０】
請求項９に記載の多重伝送信号受信モジュールにおいて、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とする多重伝送信号受信モジュール。
【請求項１１】
請求項９に記載の多重伝送信号受信モジュールにおいて、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とする多重伝送信号受信モジュール。
【請求項１２】
伝送路を通じて多重化データを送信する多重伝送信号送信装置であって、
それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、
各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、
複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサと
を有することを特徴とする多重伝送信号送信装置。
【請求項１３】
請求項１２に記載の多重伝送信号送信装置において、
前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有する
ことを特徴とする多重伝送信号送信装置。
【請求項１４】
請求項１３に記載の多重伝送信号送信装置において、
複数の伝送路に対応する複数の前記マルチプレクサと、
前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタと
を有することを特徴とする多重伝送信号送信装置。
【請求項１】
伝送路に送信データを送出する送信装置と、前記伝送路から前記送信データを受信する受信装置とを有するデータ多重伝送システムであって、
前記送信装置は、
それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、
各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、
複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサとを有し、
前記受信装置は、
伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、
それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、
それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部と
を有することを特徴とするデータ多重伝送システム。
【請求項２】
請求項１に記載のデータ多重伝送システムにおいて、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とするデータ多重伝送システム。
【請求項３】
請求項１に記載のデータ多重伝送システムにおいて、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とするデータ多重伝送システム。
【請求項４】
請求項１に記載のデータ多重伝送システムにおいて、
前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有し、
前記デマルチプレクサは、同一のデータフローに対応するデータ列を多重して、前記データブロックを再構成する機能を有する
ことを特徴とするデータ多重伝送システム。
【請求項５】
請求項４に記載のデータ多重伝送システムにおいて、
前記送信装置は、複数の伝送路に対応する複数の前記マルチプレクサと、前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタを有し、
前記受信装置は、前記複数の伝送路に対応する複数の第２のＦＩＦＯメモリと、前記第２のＦＩＦＯメモリに対応する複数の前記デマルチプレクサとを有し、前記複数の第２のＦＩＦＯメモリは、互いに共通のクロックを用いてデータ列を読み出して対応する前記デマルチプレクサに出力する
ことを特徴とするデータ多重伝送システム。
【請求項６】
それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データを多重した多重化データを受信する多重伝送信号受信装置であって、
伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、
それぞれが、対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のＦＩＦＯ部と、
それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部と
を有することを特徴とする多重伝送信号受信装置。
【請求項７】
請求項６に記載の多重伝送信号受信装置において、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とする多重伝送信号受信装置。
【請求項８】
請求項６に記載の多重伝送信号受信装置において、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とする多重伝送信号受信装置。
【請求項９】
それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データが多重化された送信装置側の入力チャネルと同数の各データフローに対応する多重伝送信号受信モジュールであって、
対応するデータフローから有効データを復元してＦＩＦＯメモリに格納する処理と、前記ＦＩＦＯメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行するＦＩＦＯ部と、
対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記ＦＩＦＯ部に供給する前記クロックの周波数を調整する処理とを実行する周波数制御部と
を有することを特徴とする多重伝送信号受信モジュール。
【請求項１０】
請求項９に記載の多重伝送信号受信モジュールにおいて、
前記周波数制御部は、
前記データフローに対して個別に用意した前記ＦＩＦＯメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整する
ことを特徴とする多重伝送信号受信モジュール。
【請求項１１】
請求項９に記載の多重伝送信号受信モジュールにおいて、
前記クロックを発生するＰＬＬ回路は、前記クロックから、自然数であるＮとＭ（ただし、Ｎ＞Ｍ）により定まるＮ分周クロック、Ｎ−Ｍ分周クロック、Ｎ＋Ｍ分周クロックを生成するＮ分周器、Ｎ−Ｍ分周器、Ｎ＋Ｍ分周器とを有し、
前記周波数制御部は、前記Ｎ分周器により定まる周波数レンジの中心クロックと、前記Ｎ−Ｍ分周器により定まる周波数レンジの上限クロックと、前記Ｎ＋Ｍ分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記ＰＬＬ回路が発生するクロックの周波数を調整する
ことを特徴とする多重伝送信号受信モジュール。
【請求項１２】
伝送路を通じて多重化データを送信する多重伝送信号送信装置であって、
それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、
各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、
複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサと
を有することを特徴とする多重伝送信号送信装置。
【請求項１３】
請求項１２に記載の多重伝送信号送信装置において、
前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有する
ことを特徴とする多重伝送信号送信装置。
【請求項１４】
請求項１３に記載の多重伝送信号送信装置において、
複数の伝送路に対応する複数の前記マルチプレクサと、
前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタと
を有することを特徴とする多重伝送信号送信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６２６８７（Ｐ２０１３−６２６８７Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９９１１（Ｐ２０１１−１９９９１１）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人情報通信研究機構、ユニバーサルリンク技術の研究開発 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人情報通信研究機構、ユニバーサルリンク技術の研究開発 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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