半導体可変容量素子
【課題】ＰＮ接合構造の可変容量素子は、逆電圧を印可するため、少なからぬリーク電流を生じる。リーク電流の小さい理想的な半導体可変容量素子を提供する。
【解決手段】Ｐ型半導体層１とＮ型半導体層２よりなる積層体と電極との間に絶縁層３を設けることにより、リーク電流の流れない半導体可変容量素子が可能となった。また、電極への逆方向バイアス電圧の印加により、低周波において、印加された逆方向バイアス電圧に比例する可変容量を生じる。
【解決手段】Ｐ型半導体層１とＮ型半導体層２よりなる積層体と電極との間に絶縁層３を設けることにより、リーク電流の流れない半導体可変容量素子が可能となった。また、電極への逆方向バイアス電圧の印加により、低周波において、印加された逆方向バイアス電圧に比例する可変容量を生じる。
【発明の詳細な説明】
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体を用いた可変容量素子に関するものである。
【背景技術】
半導体可変容量素子としてＭＯＳ構造のＭＯＳ ＶａｒａｃｔｏｒとＰ−Ｎ接合構造のＰ−Ｎ接合ダイオードとがある。本発明は後者に関するものである。
Ｐ−Ｎ接合ダイオードは、Ｐ型半導体層とＮ型半導体層との積層体の両側に電極を設けてなるものであり、逆方向の電圧を印加して使用する。
このＰ−Ｎ接合ダイオードは印加電圧の値によって接合容量値が変化する。
容量は電圧の平方根に逆比例する。容量値が変化する理由はＰ−Ｎ接合の空乏層の広がりが印加電圧に支配される為である。
【発明が解決しようとする課題】
逆電圧を印加するので当然に少なからぬリーク電流を生じる。
本発明の目的はリーク電流が小さい理想的な半導体可変容量素子及びその容量設定方法の提供にある。
【課題を解決する為の手段】
第１発明に係わる半導体可変容量素子は、第１電極、Ｐ型半導体層，Ｎ型半導体層、絶縁膜及び第１電極に印加する電位より高電位を印加すべき第２電極をこの順に備えることを特徴とする。
第２発明に係わる半導体可変容量素子は、第１電極、Ｎ型半導体層、Ｐ型半導体層、絶縁膜及び第１電極に印加する電位より低電位を印加すべき第２電極をこの順に備えることを特徴とする。
【作用】
第２図に示すように、Ｐ型半導体層１を接地して電極４に正電圧に印加すると、このＰ−Ｎ接合は逆方向に電圧が印加される。この印加電圧は空乏層内で電子及び正孔を発生させる。この発生した電子及び正孔はリーク電流を形成する。本発明の半導体可変容量素子では電極４、５の間に絶縁膜が存在するのでリーク電流は一切流れない。
そして電子及び正孔は信号電圧の周波数の影響を受ける。
Ｐ−Ｎ接合内で発生した電子及び正孔は信号変化の早い高周波信号に追随することができず、むしろ信号変化の遅い低周波信号に追随して動きやすくなる。電子及び正孔の信号変化に対する追随が大きければ容量値は大きくなる。
従って低周波信号に対する容量値は高周波信号に対する容量値よりも大きくなる。又半導体と絶縁膜との界面には表面量子状態（通常、表面状態と称す）が存在する。
一つの表面状態は容量Ｃｓと抵抗Ｒｓとの直列結合回路で示される．実際の半導体と絶縁膜との界面には多数の表面状態が存在する。第２図の場合、逆方向の印加電圧は電子を表面状態に移動させる。移動した電子は容量Ｃｓを与える。上記正電圧を更に大きくすると、Ｐ−Ｎ接合の空乏層が広がり、多数の電子が移動し容量Ｃｓは増加する。また第５図には、Ｎ型半導体層２を接地して、電極４に負電圧を印加する場合が示されている。
この場合もＰ−Ｎ接合に逆方向の電圧が印加される。印加電圧は正孔を表面状態に移動させる。移動した正孔は容量Ｃｓを与える。上記負電圧を更に大きくすると、Ｐ−Ｎ接合の空乏層が広がり、多数の正孔が移動し、容量Ｃｓは増加する。
第６図には、第２図および第５図の等価回路が示されている。第６図にはｎ個の表面状態が存在する場合が示されている。
表面状態の容量Ｃｓは絶縁膜の容量Ｃｉ及び逆方向電圧印加のＰ−Ｎ接合容量ＣＪに比べて、充分に小さいので、第６図の等価回路は近似的に第７図のようになる。第７図はｎ個の表面状態が存在する場合が示されている。
第３図の容量値は第７図によって示される。
【実施例】
第１図は本発明の半導体可変容量素子の断面構造図である。Ｐ型半導体層１及びＮ型半導体層２の積層体と絶縁膜３とが積層されており、その両側に電極４，５が配されている。この半導体可変容量素子は第２図に示すように逆方向に電圧を印加する。逆方向に電圧を印加することにより、公知のように、空乏層内に電子が発生しＮ型半導体層２へ注入される。Ｎ型半導体層２へ注入された電子はＮ型半導体層２と絶縁膜３との界面に至る。
従ってこの電子、表面状態及び電極４からなるコンデンサができた状態になる。第３図に示すように容量は電圧の変化に対して増加する。
次にリーク電流については、電極４，５間に絶縁膜３が存在するからこの電極４，５に電流は表面状態へのチャージアップのための電流の外は一切流れない。
次にこのような半導体可変容量素子の製造方法について説明する。
厚さ１００μｍ程度、比抵抗１〜６Ω・ｃｍ、望ましくは２〜８Ω・ｃｍのシリコンＰ型半導体基板をＰ型半導体層とし、
これに比抵抗１〜６Ω・ｃｍ望ましくは１〜５Ω・ｃｍのシリコンＮ型半導体を厚さ１０μｍに形成し、Ｎ型半導体層２とする。
次にこの上に厚さ２０００ÅのＳｉＯ２膜を熱酸化法によって形成し、絶縁膜３とする。この絶縁膜３の上面に電極４を蒸着形成し、一方Ｐ型半導体基板の表面に電極５を蒸着形成する。
第３図の特性は電極４，５の面積が０．２５ｃｍ２である場合の上記実施例の測定結果である。
第４図はＰ型半導体層１及びＮ型半導体層２の絶縁膜に対する関係を第１図の実施例と逆にした他の実施例を示す。即ち電極５、Ｎ型半導体層２、Ｐ型半導体層１、絶縁膜３及び電極４がこの順に積層されている。
この場合は第５図に示すように電極４側が−、電極５側が接地になるように電源を接続して逆方向の電圧を印加する。
このような絶縁膜３とＰ型半導体層１との界面には、Ｐ−Ｎ接合の空乏層から注入された正孔が集まり、これと電極４との間に表面状態６を挟んだコンデンサが形成されることになる。
特性は第１，２図の実施例の場合と全く同様であり、０に近いリーク電流が得られる。
【発明の効果】
以上にような本発明による場合はリーク電流の少ない素子が実現できる。
【図面の簡単な説明】
【図１】第１図は本発明に係わるＰ型半導体基板使用の可変容量素子を示す構成図、
【図２】第２図は、第１図の素子の使用方法を示す図、
【図３】第３図は第２図に基づく測定結果を示す図、
【図４】第４図は本発明に係わるＮ型半導体基板使用の可変容量素子を示す図、
【図５】第５図は第４図の素子使用方法を示す図、
【図６】第６図は第２図の等価回路を示す図、
【図７】第７図は第６図の近似的等価回路を示す図である。
【符号の説明】
１・・・Ｐ型半導体層 ２・・・Ｎ型半導体層 ３・・・絶縁膜
４，５・・・電極 ６・・・表面状態に関する容量ＣＳ
７・・・絶縁膜の容量Ｃｉ ８・・・逆電圧印加時のＰ−Ｎ接合容量ＣＪ
９・・・表面状態に関する抵抗ＲＳ
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体を用いた可変容量素子に関するものである。
【背景技術】
半導体可変容量素子としてＭＯＳ構造のＭＯＳ ＶａｒａｃｔｏｒとＰ−Ｎ接合構造のＰ−Ｎ接合ダイオードとがある。本発明は後者に関するものである。
Ｐ−Ｎ接合ダイオードは、Ｐ型半導体層とＮ型半導体層との積層体の両側に電極を設けてなるものであり、逆方向の電圧を印加して使用する。
このＰ−Ｎ接合ダイオードは印加電圧の値によって接合容量値が変化する。
容量は電圧の平方根に逆比例する。容量値が変化する理由はＰ−Ｎ接合の空乏層の広がりが印加電圧に支配される為である。
【発明が解決しようとする課題】
逆電圧を印加するので当然に少なからぬリーク電流を生じる。
本発明の目的はリーク電流が小さい理想的な半導体可変容量素子及びその容量設定方法の提供にある。
【課題を解決する為の手段】
第１発明に係わる半導体可変容量素子は、第１電極、Ｐ型半導体層，Ｎ型半導体層、絶縁膜及び第１電極に印加する電位より高電位を印加すべき第２電極をこの順に備えることを特徴とする。
第２発明に係わる半導体可変容量素子は、第１電極、Ｎ型半導体層、Ｐ型半導体層、絶縁膜及び第１電極に印加する電位より低電位を印加すべき第２電極をこの順に備えることを特徴とする。
【作用】
第２図に示すように、Ｐ型半導体層１を接地して電極４に正電圧に印加すると、このＰ−Ｎ接合は逆方向に電圧が印加される。この印加電圧は空乏層内で電子及び正孔を発生させる。この発生した電子及び正孔はリーク電流を形成する。本発明の半導体可変容量素子では電極４、５の間に絶縁膜が存在するのでリーク電流は一切流れない。
そして電子及び正孔は信号電圧の周波数の影響を受ける。
Ｐ−Ｎ接合内で発生した電子及び正孔は信号変化の早い高周波信号に追随することができず、むしろ信号変化の遅い低周波信号に追随して動きやすくなる。電子及び正孔の信号変化に対する追随が大きければ容量値は大きくなる。
従って低周波信号に対する容量値は高周波信号に対する容量値よりも大きくなる。又半導体と絶縁膜との界面には表面量子状態（通常、表面状態と称す）が存在する。
一つの表面状態は容量Ｃｓと抵抗Ｒｓとの直列結合回路で示される．実際の半導体と絶縁膜との界面には多数の表面状態が存在する。第２図の場合、逆方向の印加電圧は電子を表面状態に移動させる。移動した電子は容量Ｃｓを与える。上記正電圧を更に大きくすると、Ｐ−Ｎ接合の空乏層が広がり、多数の電子が移動し容量Ｃｓは増加する。また第５図には、Ｎ型半導体層２を接地して、電極４に負電圧を印加する場合が示されている。
この場合もＰ−Ｎ接合に逆方向の電圧が印加される。印加電圧は正孔を表面状態に移動させる。移動した正孔は容量Ｃｓを与える。上記負電圧を更に大きくすると、Ｐ−Ｎ接合の空乏層が広がり、多数の正孔が移動し、容量Ｃｓは増加する。
第６図には、第２図および第５図の等価回路が示されている。第６図にはｎ個の表面状態が存在する場合が示されている。
表面状態の容量Ｃｓは絶縁膜の容量Ｃｉ及び逆方向電圧印加のＰ−Ｎ接合容量ＣＪに比べて、充分に小さいので、第６図の等価回路は近似的に第７図のようになる。第７図はｎ個の表面状態が存在する場合が示されている。
第３図の容量値は第７図によって示される。
【実施例】
第１図は本発明の半導体可変容量素子の断面構造図である。Ｐ型半導体層１及びＮ型半導体層２の積層体と絶縁膜３とが積層されており、その両側に電極４，５が配されている。この半導体可変容量素子は第２図に示すように逆方向に電圧を印加する。逆方向に電圧を印加することにより、公知のように、空乏層内に電子が発生しＮ型半導体層２へ注入される。Ｎ型半導体層２へ注入された電子はＮ型半導体層２と絶縁膜３との界面に至る。
従ってこの電子、表面状態及び電極４からなるコンデンサができた状態になる。第３図に示すように容量は電圧の変化に対して増加する。
次にリーク電流については、電極４，５間に絶縁膜３が存在するからこの電極４，５に電流は表面状態へのチャージアップのための電流の外は一切流れない。
次にこのような半導体可変容量素子の製造方法について説明する。
厚さ１００μｍ程度、比抵抗１〜６Ω・ｃｍ、望ましくは２〜８Ω・ｃｍのシリコンＰ型半導体基板をＰ型半導体層とし、
これに比抵抗１〜６Ω・ｃｍ望ましくは１〜５Ω・ｃｍのシリコンＮ型半導体を厚さ１０μｍに形成し、Ｎ型半導体層２とする。
次にこの上に厚さ２０００ÅのＳｉＯ２膜を熱酸化法によって形成し、絶縁膜３とする。この絶縁膜３の上面に電極４を蒸着形成し、一方Ｐ型半導体基板の表面に電極５を蒸着形成する。
第３図の特性は電極４，５の面積が０．２５ｃｍ２である場合の上記実施例の測定結果である。
第４図はＰ型半導体層１及びＮ型半導体層２の絶縁膜に対する関係を第１図の実施例と逆にした他の実施例を示す。即ち電極５、Ｎ型半導体層２、Ｐ型半導体層１、絶縁膜３及び電極４がこの順に積層されている。
この場合は第５図に示すように電極４側が−、電極５側が接地になるように電源を接続して逆方向の電圧を印加する。
このような絶縁膜３とＰ型半導体層１との界面には、Ｐ−Ｎ接合の空乏層から注入された正孔が集まり、これと電極４との間に表面状態６を挟んだコンデンサが形成されることになる。
特性は第１，２図の実施例の場合と全く同様であり、０に近いリーク電流が得られる。
【発明の効果】
以上にような本発明による場合はリーク電流の少ない素子が実現できる。
【図面の簡単な説明】
【図１】第１図は本発明に係わるＰ型半導体基板使用の可変容量素子を示す構成図、
【図２】第２図は、第１図の素子の使用方法を示す図、
【図３】第３図は第２図に基づく測定結果を示す図、
【図４】第４図は本発明に係わるＮ型半導体基板使用の可変容量素子を示す図、
【図５】第５図は第４図の素子使用方法を示す図、
【図６】第６図は第２図の等価回路を示す図、
【図７】第７図は第６図の近似的等価回路を示す図である。
【符号の説明】
１・・・Ｐ型半導体層 ２・・・Ｎ型半導体層 ３・・・絶縁膜
４，５・・・電極 ６・・・表面状態に関する容量ＣＳ
７・・・絶縁膜の容量Ｃｉ ８・・・逆電圧印加時のＰ−Ｎ接合容量ＣＪ
９・・・表面状態に関する抵抗ＲＳ
【特許請求の範囲】
【請求項１】
第１電極、Ｐ型半導体層，Ｎ型半導体層、絶縁膜及び第１電極に印加する電位より高電位を印加すべき第２電極をこの順に備えることを特徴とする半導体可変容量素子。
【請求項２】
第１電極、Ｎ型半導体層、Ｐ型半導体層、絶縁膜及び第１電極に印加する電位より低電位を印加すべき第２電極をこの順に備えることを特徴とする半導体可変容量素子。
【請求項１】
第１電極、Ｐ型半導体層，Ｎ型半導体層、絶縁膜及び第１電極に印加する電位より高電位を印加すべき第２電極をこの順に備えることを特徴とする半導体可変容量素子。
【請求項２】
第１電極、Ｎ型半導体層、Ｐ型半導体層、絶縁膜及び第１電極に印加する電位より低電位を印加すべき第２電極をこの順に備えることを特徴とする半導体可変容量素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０６０２３（Ｐ２０１３−１０６０２３Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２６０９６５（Ｐ２０１１−２６０９６５）
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（５１１２９００１９）
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（５１１２９００１９）
【Ｆターム（参考）】
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