半導体検査装置および半導体装置の検査方法
【課題】検査コストの低減を実現可能な半導体検査装置を提供する。
【解決手段】例えば、被測定デバイスDUTへの電源電流を検出して電圧に変換する電流・電圧変換回路IVCと、その出力電圧を受けて積分を行う積分回路ITG1,ITG2と、ITG1の出力電圧とITG2の出力電圧の差分を検出する累積値差出力回路DFOと、その出力電圧をディジタル値に変換するアナログ・ディジタル変換回路ADCを備える。例えば、ベクタ[1]における静止電流はITG1で積分され、ベクタ[2]における静止電流はITG2で積分され、この状態のITG1の出力電圧とITG2の出力電圧との差分がDFOで検出される。
【解決手段】例えば、被測定デバイスDUTへの電源電流を検出して電圧に変換する電流・電圧変換回路IVCと、その出力電圧を受けて積分を行う積分回路ITG1,ITG2と、ITG1の出力電圧とITG2の出力電圧の差分を検出する累積値差出力回路DFOと、その出力電圧をディジタル値に変換するアナログ・ディジタル変換回路ADCを備える。例えば、ベクタ[1]における静止電流はITG1で積分され、ベクタ[2]における静止電流はITG2で積分され、この状態のITG1の出力電圧とITG2の出力電圧との差分がDFOで検出される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体検査装置および半導体装置の検査方法に関し、特に、被測定デバイスに対してΔIddq測定を行う半導体検査装置ならびにその検査方法として適用して有効な技術に関する。
【背景技術】
【0002】
例えば、半導体デバイスに対する検査方式の一つとして、Iddqテストが知られている。Iddqテストでは、例えばスキャンテスト等でロジックベクタ毎の電源電流が測定され、その結果、あるロジックベクタにおいて電源電流値が異常に大きい場合には回路の活性化に異常が生じている可能性が高いため不良として検出される。データシート上は、全ての機能や電気特性を満たし、通常の検査工程では良品となるデバイスにおいても、このような潜在的欠陥を持ったデバイスを予め検査工程で検出ならびに排除することにより、市場故障を未然に防ぐことができる。このようなIddqテストに関する技術として、例えば以下のような技術が知られている。
【0003】
特許文献1には、複数の回路ブロックに分割された半導体集積回路に対して、各回路ブロックの静止状態での電源電流(Iddq)を計測し、組み合わせが可能な2個の回路ブロックにおける電源電流の差が予め定めた設定値を超えた場合に異常と判定する検査方式が示されている。このように、相対的な電源電流の差によって異常を検出することで、正常な状態でリーク電流が大きい半導体集積回路に対してもIddqテストを行うことが可能となる。
【0004】
また、特許文献2には、Iddqテストに要する時間を短縮可能な半導体検査装置が示されている。図17(a)は、従来技術(特許文献2)による半導体検査装置の構成を示すブロック図であり、(b)はその動作を示す波形図である。図17(a)、(b)に示すように、当該半導体検査装置は、あるサイクル[n]で計測した電源電流値をタイミング信号32をトリガとして電流値保持手段22で保持し、この保持した電源電流値と、次のサイクル[n+1]で計測した電源電流値との差分を電流値差出力手段23で出力し、その出力が予め定めた基準値を超えた場合に異常と判定するものである。これによると、サイクル[1]と[2]のIddq比較判定、[2]と[3]のIddq比較判定、…を順次ハードウエア的に行いながらIddqテストを実行できるため、テスタを用いた場合のように、各測定サイクル毎にアナログ・ディジタル変換等によってIddqの絶対値を認識しながらテストを行う必要がなくなる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2002−277503号公報
【特許文献2】特開2003−84048号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、半導体デバイスの微細化に伴い、正常なベクタと異常なベクタの電流値の差異よりもデバイス毎やロット毎の平均電流(ベース電流)のばらつきが大きくなり、絶対値に基づく判定では、異常の検出が困難となっている。その為、例えば、特許文献1や特許文献2に示されるように、2個の回路ブロック間での相対的な差分や、前回のベクタと今回のベクタとでの相対的な差分に基づいて異常を検出するΔIddq測定方式が活用される。この方式によると仮にベース電流がデバイス毎にばらついても、異常を検出することが可能となる。
【0007】
しかしながら、特許文献1や特許文献2のような方式を用いると、異常が有るか否かの判定は可能であるが、その程度を知ることはできない。半導体デバイスの品質やテスト自体の質をより向上させていくためには、Iddqの差分がどの程度の電流値であるか、または、各デバイス毎にIddqの平均値(すなわちベース電流)がどの程度であるか等を把握し、その統計値(最大電流値や最小電流値、平均値や標準偏差等)を得ることが重要となる。そこで、このような電流値の絶対値を把握しつつ、ΔIddqテストを行うためには、例えば、次のような方式が考えられる。
【0008】
図18(a)は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、(b)はその動作例を示す波形図である。図18(a)に示す半導体検査装置TEQ10は、被測定デバイスDUTにフォースラインFLを介して電源を供給する電源生成部VGENと、このFL上に直列に挿入され、FL上の電流を検出して電圧に変換する抵抗R10と、R10の両端の電位差を所定のゲインG1で増幅するアンプ回路AMP10と、AMP10の出力をディジタル値に変換するアナログ・ディジタル変換回路ADC1を備えている。また、VGENは、FLによる電圧降下等を加味してDUTの直近における電圧値を設定するため、この直近の電圧値がセンスラインSLを介してフィードバックされる構成となっている。
【0009】
このような半導体検査装置TEQ10を用いてテストを行う際には、まず、図18(b)のベクタ[1]において、TEQ10が、被測定デバイスDUTに電源を供給すると共に、図示しないテストパターン発生機能を用いてDUTに対してあるテストパターンを出力する。その後、一定期間を経過して静止状態となった段階で、TEQ10は、アナログ・ディジタル変換回路ADC1等を用いてDUTの電源電流を測定する。続いて、ベクタ[2]においては、ベクタ[1]とは異なるテストパターンが出力され、同様にしてDUTの電源電流が測定され、以降、ベクタ[3]、ベクタ[4]、…と順次同様にしてテストが行われる。この場合、各ベクタ毎の電流の絶対値が、ADCによって逐次把握される。ここで、図18(b)の例では、被測定デバイスDUT_Aのベース電流が被測定デバイスDUT_Bに比べて非常に大きくなっているが、各DUT毎に設定されたベース電流を基準として相対的な比較(すなわちΔIddqテスト)を行うことで、DUT_Bのベクタ[2]において異常(NG)が検出されることになる。
【0010】
しかしながら、このような半導体検査装置TEQ10では、被測定デバイスDUTのベース電流の絶対値並びにそのばらつきを加味して大きめの電流レンジに設定する必要があるが、その一方で、各ベクタ毎の微小な電流差も検出する必要があり、これを実現するハードウエアを構成することは一般的には困難である。例えば、抵抗R10を1Ωとし、ゲインG1を5倍として、電流レンジを1A(すなわちアナログ・ディジタル変換回路ADC1のフルレンジを5V)に設定した場合、ADC1の分解能を例えば8ビットとすると、約3.8mA程度の分解能となる。ΔIddqの電流値として数μAレベルの変化を検出したい場合には、18bit以上の分解能(3.8μA)が必要になる。このような高分解能なアナログ・ディジタル変換回路を設けることは、装置のハードウエアコストの点で多大な検査コストを要する。
【0011】
また、その他の問題として、特許文献1や特許文献2の技術では、ある瞬間の電流値を捉えてΔIddqテストを行っているため、十分な測定精度が得られないことが懸念される。例えば、図17に示した特許文献2の技術では、タイミング信号32をトリガとして、電流値保持手段22にてサンプリングホールドを行っている。しかしながら、実際のアナログ値には、図17を例とすると、デバイス電源11と半導体集積回路2の間の経路におけるノイズ成分(インダクタンス成分、容量成分等)や、半導体集積回路2内部のノイズ成分等により、充分な待ち時間後でも除去しきれない不安定な揺れがある。したがって、ベクタ内の電源電流(Iddq)を精度良く測定する為には、測定値を平均化処理することが望ましい。この点に関し、図18(a)の半導体検査装置を用いると、図18(b)の判定期間内においてADCにより複数回の測定を行い、その各ディジタル値を演算によって平均化することで解決できる。ただし、この場合においても、ADCによる複数回の測定に伴いそれぞれ待ち時間が必要となるため、測定時間の点で検査コストの増大が懸念される。
【0012】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、検査コストの低減を実現可能な半導体検査装置ならびに半導体装置の検査方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【0014】
本実施の形態による半導体検査装置は、積分動作を行い積分結果となる電圧を出力ならびに保持する第1および第2手段と、第1手段の保持電圧と第2手段の保持電圧の差分値を検出する第3手段と、第3手段によって検出された差分値をディジタル値に変換する第4手段とを有するものとなっている。ここで、第1手段は、被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する。第2手段は、被測定デバイスにおいて第2テストパターンを設定した後の第2静止電流を第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する。
【0015】
このような構成を用いると、第1テストパターンでテストを行う第1ベクタと、第2テストパターンでテストを行う第2ベクタとの間で、その静止電流の変化に異常があるか否かのみでなく、その程度を把握することができるため、デバイスの品質向上やテストの質の向上が図れる。また、第4手段(代表的にはアナログ・ディジタル変換回路)は、静止電流の絶対値ではなく差分値を入力とするため、高い分解能は必要なく、検査コストの低減が図れる。さらに、第1および第2手段によってハードウエア的に積分を行うことで、ノイズの影響を緩和して高精度な測定が可能になると共に、測定時間も短縮できるため検査コストの低減が図れる。
【0016】
ここで、前述した半導体検査装置においては、具体的には例えば、第1手段が第1容量を備えた第1積分回路で実現され、第2手段が第2容量を備えた第2積分回路で実現される。この場合、第1積分回路と第2積分回路を交互に用いながら各ベクタ毎の積分結果を取得し、あるベクタの積分結果と前回ベクタの積分結果との差分を第3手段および第4手段を用いて逐次検出ならびにディジタル値に変換しながらテストを行うことができる。これによって、各ベクタを連続してテストすることができ、測定時間が短縮でき、検査コストの低減が図れる。
【0017】
また、前述した半導体検査装置は、望ましくは、各デバイス毎の静止電流の絶対値ならびにそのばらつきを検出するため、静止電流をディジタル値に変換する手段を別途備えるか、あるいは前述した第4手段で兼用できるように構成するとよい。この場合、微小電流の検出は不要なため、当該手段に高い分解能は求められない。また、前述した半導体検査装置においては、望ましくは、第3手段に、第1手段の保持電圧か第2手段の保持電圧かを選択して検出する機能を備えるとよい。これによって、例えば第1および第2手段を積分回路で実現した場合、その特性ばらつきを確認でき、また、場合によっては、第4手段によって静止電流の絶対値測定を行うことも可能となる。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、検査コストの低減が実現可能になる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図2】図1の半導体検査装置において、その一部の詳細な構成例を示す回路図である。
【図3】図2の半導体検査装置において、その動作の一例を示す波形図である。
【図4】本発明の実施の形態2による半導体検査装置において、その一部の構成例を示す回路図である。
【図5】図4の半導体検査装置において、その動作の一例を示す波形図である。
【図6】本発明の実施の形態3による半導体検査装置において、その一部の構成例を示す回路図である。
【図7】本発明の実施の形態4による半導体検査装置において、その一部の構成例を示す回路図である。
【図8】本発明の実施の形態5による半導体検査装置において、その主要部の構成例を示す回路図である。
【図9】本発明の実施の形態6による半導体検査装置において、その主要部の構成例を示す回路図である。
【図10】本発明の実施の形態7による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図11】図10の半導体検査装置において、(a)はその主要部の構成例を示す回路図であり、(b)は(a)におけるサンプリングホールド回路の構成例を示す回路図である。
【図12】本発明の実施の形態8による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図13】本発明の実施の形態8による半導体検査装置において、その主要部の他の構成例を示すブロック図である。
【図14】本発明の実施の形態9による半導体検査装置の測定方法の一例を示すものであり、(a)は、図2の構成例を用いた図3と異なる波形図、(b)は図4の構成例を用いた図5と異なる波形図を示すものである。
【図15】本発明の実施の形態10による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図16】図15の半導体検査装置において、その主要部の構成例を示す回路図である。
【図17】(a)は従来技術による半導体検査装置の構成を示すブロック図であり、(b)はその動作を示す波形図である。
【図18】(a)は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、(b)はその動作例を示す波形図である。
【発明を実施するための形態】
【0020】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0021】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0023】
(実施の形態1)
図1は、本発明の実施の形態1による半導体検査装置において、その主要部の構成例を示すブロック図である。図1に示す半導体検査装置TEQ1は、電源生成部VGEN、電流・電圧変換回路IVC、タイミング回路TGEN1、積分回路[1]ITG1、積分回路[2]ITG2、累積値差出力回路DFO、アナログ・ディジタル変換回路ADC、ディジタル値解析部PUなどを備えている。VGENは、被測定デバイスDUTに対して電源を供給し、IVCは、この電源電流を検出すると共に電圧に変換する。
【0024】
積分回路[1]ITG1および積分回路[2]ITG2のそれぞれは、この電流・電圧変換回路IVCからの出力電圧を所定の期間の範囲で積分する。このITG1とITG2の積分動作期間は、それぞれ、タイミング回路TGEN1によって個別に制御される。累積値差出力回路DFOは、ITG1の積分結果とITG2の積分結果との差分を出力する。アナログ・ディジタル変換回路ADCは、DFOから出力された積分結果の差分をディジタル値に変換する。ディジタル値解析部PUは、このADCからのディジタル値を受けて、良・不良の判定を行ったり、あるいは、このディジタル値から電流値を算出する処理などを行う。なお、ADCやPUの動作タイミングも、TGEN1によってそれぞれ制御される。
【0025】
図2は、図1の半導体検査装置において、その一部の詳細な構成例を示す回路図である。図2に示す半導体検査装置TEQ1aは、図1において、タイミング回路TGEN1およびディジタル値解析部PUを除いた部分を示している。図2のTEQ1aにおいて、電源生成部VGENは、フォースラインFLを介して被測定デバイスDUTに電源を供給すると共に、FLによる電圧降下等を加味してDUTの直近における電圧値を設定するため、DUTの直近の電圧値がセンスラインSLを介してフィードバックされる構成となっている。電流・電圧変換回路IVCは、VGENからのフォースラインFL経路上に直列に挿入された抵抗R10と、その両端の電位差をゲインG1で増幅するアンプ回路AMP10から構成される。AMP10の出力電圧は、アナログ・ディジタル変換回路ADC1を介してディジタル値に変換される。なお、このディジタル値は、R10の抵抗値やAMP10のゲインG1を加味して電流値に換算することが可能であり、この処理は、図1のディジタル値解析部PUによって行われる。
【0026】
また、図2において、アンプ回路AMP10の出力電圧は、積分回路[1]ITG1および積分回路[2]ITG2に対しても入力される。ITG1は、アンプ回路AMP1、スイッチSW1a,SW1b、抵抗R1a,R1b、容量C1から構成される。SW1aは、一端がAMP10の出力ノードに接続され、他端がR1aの一端に接続される。R1aの他端は、AMP1の負極入力ノード(−)に接続される。SW1bおよびC1は、AMP1の出力ノードと負極入力ノード(−)の間で、それぞれ並列に接続される。R1bは、一端がAMP1の出力ノードに接続され、他端がノードN1に接続される。なお、AMP1の正極入力ノード(+)は接地電圧GNDに接続される。積分回路[2]ITG2は、アンプ回路AMP2、スイッチSW2a,SW2b、抵抗R2a,R2b、容量C2から構成され、前述した積分回路[1]ITG1と同様な接続構成並びにパラメータ構成となっている。すなわち、AMP10の出力電圧がSW2aを介して入力され、所定の回路動作を行ったのち、R2bを介して出力を行う。ただし、R2bの他端はノードN2に接続される。
【0027】
ここで、積分回路[1]ITG1を例として、その動作を簡単に説明すると、まず、スイッチSW1a,SW1bがオフ状態であり、容量C1に電荷が蓄えられていない状態では、AMP1の出力ノードの電圧は接地電圧(GND)レベルとなる。この状態でSW1aがオン状態になり、また、アンプ回路AMP10が一定の正極側出力電圧を発生しているものとすると、AMP10の出力電圧がR1aによって一旦電流に変換されると共に、その電流(電荷)がC1に流れ込むことでAMP1の出力ノードの電位がSW1aのオン期間に応じて徐々に低下する。その後、SW1aがオフになると、このオフになった時点におけるAMP1の出力ノードの電位がC1によって保持される。一方、この状態でSW1bをオンにすると、C1の蓄積電荷が放電され、AMP1の出力ノードの電位は再びGNDレベルとなる。
【0028】
なお、ここでは、アンプ回路AMP1およびAMP2の出力ノードに、それぞれ、抵抗R1bおよびR2bが接続されているが、ここでは、当該抵抗の有無で動作の差違はなく、省略することも可能である。また、ここでは、積分回路ITG1,ITG2の一例として、便宜上、反転型の積分回路を用いているが、特にこれに限定されるものではなく、一般的に知られている非反転型の積分回路を用いてもよい。累積値差出力回路DFOは、アンプ回路AMP20を備え、このITG1からの出力電圧(ノードN1)とITG2からの出力電圧(ノードN2)の電位差をゲインG3で差動増幅する。そして、この増幅された電圧(ノードN4)が、アナログ・ディジタル変換回路ADC2(図1のアナログ・ディジタル変換回路ADCに対応)でディジタル値に変換される。
【0029】
図3は、図2の半導体検査装置において、その動作の一例を示す波形図である。ここでは、説明を容易にするため、便宜上、図1の積分回路ITG1,ITG2において非反転型の積分回路を用いたものとする。まず、図3のベクタ[n]において、半導体検査装置TEQ1aは、被測定デバイスDUTに電源を供給すると共に、図示しないテストパターン発生機能を用いてDUTに対してあるテストパターンを出力する。その後、一定期間(Tw)を経過してDUTが静止状態となった段階で、TEQ1aは、スイッチSW1aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN1には、ベクタ[n]における電源電流(Iddq)の積分結果が保持される。
【0030】
次いで、ベクタ[n+1]において、TEQ1aは、ベクタ[n]とは異なるテストパターンをDUTに対して出力し、一定期間(Tw)経過後、今度は、スイッチSW2aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN2には、ベクタ[n+1]におけるIddqの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、累積値差出力回路DFOからの出力をディジタル値に変換する。したがって、ベクタ[n+1]においては、前述したベクタ[n]におけるIddqの積分結果(ノードN1)と、ベクタ[n+1]におけるIddqの積分結果(ノードN2)との差分がADC2を介してディジタル値に変換される。
【0031】
続いて、ベクタ[n+2]において、TEQ1aは、スイッチSW1bを一定の期間(Td)オンに制御し、Tdの経過後オフに制御する。これによって、ノードN1の電位は、GNDレベルに戻される。その後又はこれと並行して、TEQ1aは、ベクタ[n],[n+1]とは異なるテストパターンをDUTに対して出力し、一定期間(Tw)経過後、再び、スイッチSW1aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN1には、ベクタ[n+2]におけるIddqの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、累積値差出力回路DFOからの出力をディジタル値に変換する。したがって、ベクタ[n+2]においては、前述したベクタ[n+1]におけるIddqの積分結果(ノードN2)と、ベクタ[n+2]におけるIddqの積分結果(ノードN1)との差分がADC2を介してディジタル値に変換される。
【0032】
以降同様にして、ベクタ[n+3]においては、スイッチSW2bを介してノードN2がGNDレベルに戻された後、スイッチSW2aによってベクタ[n+3]におけるIddqの積分結果がノードN2に保持され、ベクタ[n+2]における積分結果(ノードN1)と、ベクタ[n+3]における積分結果(ノードN2)との差分が得られる。このように、積分回路ITG1とITG2を交互に使用しながら、前回のベクタと今回のベクタとでIddqの積分値の差分を検出していくことで、例えば、以下のような効果を得ることが可能となる。
【0033】
(1)まず、ΔIddqテストにおいて、異常が有るか否かの判定のみならず、その程度を取得しながらテストを実行することが可能となる。すなわち、前回のベクタと今回のベクタとの電流差となるΔIddqの大きさ自体をアナログ・ディジタル変換回路ADC2によって取得しているため、ベクタ全体に渡って、各ベクタ毎の相対的な電流差がどの程度であるかを識別することが可能となる。例えば、ベクタ[n]とベクタ[n+1]の電流差がΔI1であり、ベクタ[n+1]とベクタ[n+2]の電流差がΔI2であったとすると、ベクタ[n]とベクタ[n+2]の電流差はΔI1+ΔI2である。
【0034】
なお、ここでは、積分による電圧換算によって各ベクタ毎の差分を把握しているが、勿論、これは電流値に換算することができる。例えば、図2のような各積分回路ITG1,ITG2の各出力電圧Voは、入力電圧をViとし、抵抗R(=R1a=R2a)および容量C(=C1=C2)を用いて式(1)となる。したがって、アンプ回路AMP20の出力電圧に対して、AMP20のゲインG3と、スイッチSW1a,SW2aのオン期間(Tc)を考慮すれば、各ベクタ毎の当該入力電圧Vi(すなわちアンプ回路AMP10の出力電圧)の差分が算出できる。そして、これに対して、AMP10のゲインG1と抵抗R10の値を考慮すれば電流差にも換算できる。なお、これらの演算は、図1のディジタル値解析部PUなどで行うことができる。
【0035】
Vo=−(1/(C・R))∫(Vi)dt (1)
また、アナログ・ディジタル変換回路ADC2では、前述したように1個の被測定デバイスDUTを対象とした各ベクタ間の相対的な電流値の差分は把握できるが、その電流の絶対値レベル(すなわち各DUT間のベース電流のばらつき)は把握できない。そこで、図3に示したような各ベクタ間の相対的な電流値測定と並行して、図2のアナログ・ディジタル変換回路ADC1が、その電流の絶対値レベルを測定する。この場合、ADC1は、各DUT間のベース電流のばらつきを把握できればよいため、特に高分解能である必要はない。このようにして、1個の被測定デバイスDUTを対象とした各ベクタ間の相対的な電流の差分値に加えて、各DUT間のベース電流の絶対値レベル(各DUT間のベース電流のばらつき)が得られる。これによって、異常の有無に加えて、異常の程度を把握できるようになり、測定結果の統計処理等を積み重ねることで半導体デバイスの品質やテスト自体の質をより向上させることが可能となる。
【0036】
(2)前後のベクタ間の差分値を取得する構成とすることで、この微小差分値に特化してアンプ回路AMP20のゲインG3等を定めることが可能となり、比較的粗い分解能のアナログ・ディジタル変換回路ADC2でも高精度な測定が可能となる。例えば、10mA相当の差でADC2の入力がフルスケールとなるように設計すれば、12bitの分解能のADC2にて2.4μA(18bitであれば、38nA)の測定分解能が得られる。具体的には、アンプ回路AMP20のゲインG3を主として、場合によっては、積分回路ITG1,ITG2のパラメータや、ADC2の入力電圧幅を含めて設計すればよい。一方、前述した図18の構成例では、18bitの分解能を用いてようやく3.8μAの測定分解能が得られる。したがって、装置のハードウエアコストの点で検査コストの低減が図れる。
【0037】
(3)積分回路ITG1,ITG2を用いることにより、測定期間中の測定値が平均化され、安定した高精度な測定が可能となる。すなわち、充分な待ち時間をおいても除去しきれない測定系の外的ノイズ(電源のリップルや50Hz〜60Hzのハムノイズ、その他電磁的ノイズ等)の影響等も平均化により除去される。また、図18で述べたように、測定期間内で瞬時の電流値を繰り返し測定する必要がないため、アナログ・ディジタル変換回路の待ち時間も不要となり、また、瞬時の電流値を読み出してのハードウエアやソフトウエアによる平均化演算処理も不要となる為、全体的に測定の高速化が図れる。これにより、時間的な面で検査コストの低減が図れる。なお、(1)で述べた測定結果の統計処理等は、例えば、図3における待ち時間(Tw)や積分期間(Tc)を利用して行うこともできる。
【0038】
以上、本発明の実施の形態1による半導体検査装置ならびに検査方法を用いることで、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0039】
(実施の形態2)
本実施の形態2では、前述した実施の形態1の変形例について説明する。図4は、本発明の実施の形態2による半導体検査装置において、その一部の構成例を示す回路図であり、図1および図2における積分回路ITGを3個備えた場合の構成例を示すものである。図4に示す構成例は、積分回路周りの回路部のみを抽出して示しており、図2で説明した積分回路[1]ITG1、積分回路[2]ITG2に加えて、更に積分回路[3]ITG3と、4個のスイッチSW11,SW12a,SW12b,SW13が加わったことが特徴となっている。この相違点以外の構成に関しては、図2と同様であるため、詳細な説明は省略する。
【0040】
積分回路[3]ITG3は、アンプ回路AMP3、スイッチSW3a,SW3b、抵抗R3a,R3b、容量C3から構成され、前述した積分回路[1]ITG1および積分回路[2]ITG2と同様な接続構成並びにパラメータ構成となっている。すなわち、図2のアンプ回路AMP10の出力電圧がSW3aを介して入力され、積分動作を行ったのち、R3bを介して出力を行う。ただし、R3bの他端はノードN3に接続される。SW11は、前述したITG1におけるノードN1と、アンプ回路AMP20の負極入力ノード(−)との間に接続される。スイッチSW12aは、前述したITG2におけるノードN2と、AMP20の負極入力ノード(−)との間に接続され、スイッチSW12bは、ノードN2と、AMP20の正極入力ノード(+)との間に接続される。SW13は、ITG3におけるノードN3と、AMP20の正極入力ノード(+)との間に接続される。
【0041】
図5は、図4の半導体検査装置において、その動作の一例を示す波形図である。ここでは、前述した図3と同様に、図3の積分回路ITG1〜ITG3において非反転型の積分回路を用いたものとする。まず、図5のベクタ[n]においては、被測定デバイスDUTに電源を供給されると共に、テストパターンが入力され、その後、一定期間(Tw)を経過してDUTが静止状態となった段階で、スイッチSW1aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN1には、ベクタ[n]における電源電流(Iddq)の積分結果が保持される。また、このベクタ[n]では、スイッチ回路SW11がオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)にノードN1の積分結果が伝達される。
【0042】
次いで、ベクタ[n+1]においては、ベクタ[n]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、スイッチSW2aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN2には、ベクタ[n+1]におけるIddqの積分結果が保持される。また、このベクタ[n+1]では、スイッチ回路SW12bがオンに制御されており、これによりアンプ回路AMP20の正極入力ノード(+)にノードN2の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+1]においては、前述したベクタ[n]におけるIddqの積分結果(ノードN1)と、ベクタ[n+1]におけるIddqの積分結果(ノードN2)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+1]の終了時に、スイッチSW11,SW12bはオフに制御される。
【0043】
続いて、ベクタ[n+2]においては、スイッチSW1bが一定の期間(Td)オンに制御され、Tdの経過後オフに制御される。これによって、ノードN1の電位は、GNDレベルに戻される。これと並行して、ベクタ[n],[n+1]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、スイッチSW3aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN3には、ベクタ[n+2]におけるIddqの積分結果が保持される。また、このベクタ[n+2]では、スイッチ回路SW12a,SW13が共にオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)に前述したノードN2の積分結果が伝達され、正極入力ノード(+)にノードN3の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、アンプ回路AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+2]においては、前述したベクタ[n+1]におけるIddqの積分結果(ノードN2)と、ベクタ[n+2]におけるIddqの積分結果(ノードN3)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+2]の終了時に、スイッチSW12aはオフに制御される。
【0044】
次いで、ベクタ[n+3]においては、スイッチSW2bが一定の期間(Td)オンに制御され、Tdの経過後オフに制御される。これによって、ノードN2の電位は、GNDレベルに戻される。これと並行して、ベクタ[n]〜[n+2]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、再びスイッチSW1aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN1には、ベクタ[n+3]におけるIddqの積分結果が保持される。また、このベクタ[n+3]では、スイッチ回路SW11,SW13が共にオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)にノードN1の積分結果が伝達され、正極入力ノード(+)に前述したノードN3の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、アンプ回路AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+3]においては、前述したベクタ[n+2]におけるIddqの積分結果(ノードN3)と、ベクタ[n+3]におけるIddqの積分結果(ノードN1)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+3]の終了時に、スイッチSW13はオフに制御される。
【0045】
以降同様にして、ベクタ[n+4]においては、スイッチSW3bを介してノードN3がGNDレベルに戻され、スイッチSW2aによってベクタ[n+4]におけるIddqの積分結果がノードN2に保持され、当該ベクタにおいてスイッチSW12bがオンに制御されることでベクタ[n+3]における積分結果(ノードN1)と、ベクタ[n+4]における積分結果(ノードN2)との差分が得られる。
【0046】
このように、積分回路ITG1,ITG2,ITG3を巡回的に使用し、その各積分結果の内の2つをスイッチSW11,SW12a,SW12b,SW13によって適宜選択しながらΔIddqテストを行うことで、実施の形態1で述べた各種効果に加えて、さらに、各ベクタ毎の測定時間の短縮が図れる。すなわち、例えば、図3の場合には、1つのベクタ(例えばベクタ[n+2])内で、1つの積分回路(例えばITG1によるノードN1)により放電動作と充電動作の両方を行う必要があるため、仮に放電動作に時間を要する場合には、各ベクタ毎の測定時間を延ばす必要性が生じる。一方、図5の場合には、1つのベクタ内では、1つの積分回路による放電動作か充電動作の一方しか行われないため、その必要はなく、時間的コストを低減できる。
【0047】
以上、本発明の実施の形態2による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0048】
(実施の形態3)
本実施の形態3では、前述した実施の形態2の変形例について説明する。図6は、本発明の実施の形態3による半導体検査装置において、その一部の構成例を示す回路図であり、図4を変形した構成例を示すものである。図6に示す半導体検査装置は、前述した図4の構成例に加えて、更に、スイッチSW20a,SW20bと、可変抵抗RV20a,RV20b,RV20cを備えたものとなっている。これ以外に関しては、図4と同様であるため、詳細な説明は省略する。
【0049】
スイッチSW20aおよび可変抵抗RV20aは、直列に接続され、アンプ回路AMP20の負極入力ノード(−)と接地電圧GNDの間に挿入される。スイッチSW20bおよび可変抵抗RV20bは、直列に接続され、AMP20の正極入力ノード(+)とGNDの間に挿入される。可変抵抗RV20cは、AMP20の出力ノードと負極入力ノード(−)の間に接続される。このような構成例を用いると、実施の形態2で述べた各種効果に加えて、更に次のような効果が得られる。
【0050】
(1)検出したい積分結果の差分値レベルに応じて、アンプ回路AMP20を含んだ累積値差出力回路DFOのゲインを適切に調整することが可能となる。すなわち、例えば、ノードN1とノードN2の差分値をDFOで増幅する場合には、スイッチSW11,SW12b,SW20bをオンに制御する。抵抗R1bとR2bは同一の抵抗値(Rd1とする)であり、例えば可変抵抗RV20bとRV20cを同一の抵抗値(Rd2とする)に設定すると、DFOのゲインをRd2/Rd1で定めることができる。
【0051】
(2)個々の積分回路の出力電圧を単独で得ることが可能となる。例えば、ノードN1の電圧を得る際には、スイッチSW11,SW20bをオンに制御する。そうすると、累積値差出力回路DFOが反転増幅器として機能し、N1の電圧が抵抗R1bと可変抵抗RV20cの値に応じたゲインで増幅されたのちノードN4に出力される。また、例えば、ノードN3の電圧を得る際には、スイッチSW13,SW20aをオンに制御する。そうすると、DFOが非反転増幅器として機能し、N3の電圧が可変抵抗RV20aと可変抵抗RV20cの値に応じたゲインで増幅されたのちノードN4に出力される。
【0052】
このようにして得られたN4の電圧をアナログ・ディジタル変換回路ADC2で識別することで、これまでの実施の形態で述べたような各ベクタ間の相対的な電流値の差分に加えて、各ベクタ毎の電流の絶対値を得ることも可能となる。したがって、場合によっては、図2におけるアナログ・ディジタル変換回路ADC1を削除することも可能である。また、例えば、アンプ回路AMP10からの固定出力電圧に基づいて、各積分回路ITG1〜ITG3毎の出力の絶対値を検証することで、各積分回路毎の特性ばらつきを認識することが可能となる。この場合、ΔIddqテストに伴いADC2で得られたディジタル値に対してソフトウエア処理等を行うことで、この特性ばらつき分を補正することも可能となり、より高精度な測定が可能となる。
【0053】
以上、本発明の実施の形態3による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、ここでは、積分回路が3個の場合を例に説明を行ったが、勿論、図2のように積分回路が2個の場合にも同様に適用可能である。
【0054】
(実施の形態4)
本実施の形態4では、前述した実施の形態3の変形例について説明する。図7は、本発明の実施の形態4による半導体検査装置において、その一部の構成例を示す回路図であり、図6を変形した構成例を示すものである。図7に示す半導体検査装置は、前述した図6の構成例と比べて、図6の抵抗R2a,R3aがそれぞれ可変抵抗RV2a,RV2bに置き換わったものとなっている。これ以外に関しては、図4と同様であるため、詳細な説明は省略する。
【0055】
このように、可変抵抗RV2a,RV2bを設けることで、実施の形態3で述べたように、各積分回路ITG1〜ITG3に特性ばらつきがあった場合に、それをRV2a,RV2bの調整によってハードウエア的に補正することが可能となる。この例では、積分回路[1]ITG1の特性に、積分回路[2]ITG2および積分回路[3]ITG3の特性を合わせ込むことになる。これによって、実施の形態3の場合よりも容易な方式で測定の高精度化が図れる。
【0056】
以上、本発明の実施の形態4による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態4を図2のように積分回路が2個の場合に適用する際には、少なくとも1個の抵抗を可変抵抗にすればよい。
【0057】
(実施の形態5)
本実施の形態5では、前述した実施の形態1の変形例について説明する。図8は、本発明の実施の形態5による半導体検査装置において、その主要部の構成例を示す回路図であり、図2を変形した構成例を示すものである。図8に示す半導体検査装置TEQ1bは、図2の半導体検査装置TEQ1aからアナログ・ディジタル変換回路ADC2を削除し、代わりにマルチプレクサMUXを設けて、アナログ・ディジタル変換回路ADC1を共通で使用する構成例となっている。すなわち、MUXは、アンプ回路AMP10の出力電圧かアンプ回路AMP20の出力電圧かを選択して、それをADC1に出力する。これ以外の構成に関しては、図2と同様であるため、詳細な説明は省略する。
【0058】
このように、アナログ・ディジタル変換回路ADC1を共通で使用することで、ハードウエアコストの低減が図れる。なお、図2の構成例では、各ベクタ毎のIddqの絶対値をADC1で測定しながら、これと並行して、ADC2によるΔIddqテストを行うことが可能であった。一方、図8の構成例においても、例えば、各ベクタ毎に、積分動作を行っている間にアンプ回路AMP10の経路を選択してIddqの絶対値を測定し、積分動作後にアンプ回路AMP20の経路を選択してΔIddqテストを行うことができる。もしくは、例えば、ある基準ベクタを定めて、当該ベクタに対するIddqの絶対値測定を別途行うようなことも可能である。
【0059】
以上、本発明の実施の形態5による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態5は、勿論、前述した実施の形態2〜4と組み合わせて用いることも可能である。
【0060】
(実施の形態6)
本実施の形態6では、前述した実施の形態5の変形例について説明する。図9は、本発明の実施の形態6による半導体検査装置において、その主要部の構成例を示す回路図であり、図8を変形した構成例を示すものである。図9に示す半導体検査装置TEQ1cは、図8の構成例に加えて、スイッチSW10a,SW10bと、電源レギュレータ回路VREGと、電流・電圧変換回路IVCaが備わり、さらに、図8の構成例と比較して積分回路ITG1,ITG2の入力先が異なった構成となっている。これ以外の構成に関しては、図8と同様であるため、詳細な説明は省略する。
【0061】
スイッチSW10aは、被測定デバイスDUTにおける電源ノードと電流・電圧変換回路IVCにおける抵抗R10の間に挿入される。電源レギュレータ回路VREGは、R10とSW10a間の接続ノードの電圧が入力され、DUTの電源ノードに向けて、スイッチSW10bを介して電源を供給する。すなわち、SW10aがオンの場合には、電源生成部VGENからDUTに向けた第1の電源供給経路で電源供給が行われ、SW10bがオンの場合には、VREGからDUTに向けた第2の電源供給経路で電源供給が行われる。電流・電圧変換回路IVCaは、このVREGとSW10bの間に挿入され、VREGからの電源電流を検出して電圧に変換する抵抗R11と、その両端の電位差をゲインG2で増幅するアンプ回路AMP11から構成される。そして、このAMP11の出力電圧が積分回路ITG1,ITG2のスイッチSW1a,SW2aに入力される。
【0062】
例えば、前述した図8の構成例では、電流・電圧変換回路IVCおよび積分回路ITG1,ITG2によって各ベクタ毎の差分値を検出し、それをアンプ回路AMP20によって増幅することで測定の高分解能化を図っていた。すなわち、例えばAMP20のゲインG3を大きく設定し、積分結果の微小な差分をG3で増幅した後の電圧値がアナログ・ディジタル変換回路ADC1のフルスケールとなるように設計することで高分解能化が図れる。ただし、望ましくは、AMP20のゲインG3は、さほど大きく設計しない方がよい。これは、ゲインG3を大きくすると、そのゲイン誤差、ノイズの影響(CMRR誤差)の比率の増大などにより測定精度が低下する恐れがあるためである。
【0063】
そこで、ゲインG3を大きくする代わりに、その大本となる抵抗R10の値を大きくすることで高分解能化を図ることが考えられる。しかしながら、R10の値を大きくすると、被測定デバイスDUTに対して十分な動作電流を供給できなくなり、また、DUTの動作電流の変動に応じて大きな電圧変動が生じるため、センスラインSLを介したセンシングも追従できなくなり、安定した電源供給が困難となる。したがって、フォースラインFL上の抵抗R10の値は大きくすることはできないが、別の経路にて、R10よりも値が大きく、ΔIddqテスト専用となる電流検出用抵抗を設ければ最適な測定を行うことができる。この電流検出用抵抗が、図9における抵抗R11である。
【0064】
図9においては、前述した図3を例として、一定期間(Tw)において被測定デバイスDUTが静止状態となるまでの間は、スイッチSW10aをオン、スイッチSW10bをオフにすることで、抵抗R10を介してDUTに対して十分な動作電流が供給される。そして、このR10に基づいて、DUTが静止状態となった際のベース電流の絶対値レベルがアナログ・ディジタル変換回路ADC1で測定される。その後は、SW10bをオン、SW10aをオフにすることで、R11を介してDUTに対して静止状態で必要十分な電流が供給される。そして、このR11に基づいて、DUTが静止状態となった際の各ベクタ毎のベース電流の差分値がADC1で測定される。
【0065】
このように、抵抗R11は、DUTの静止状態で必要十分な電流を供給できればよいため、ある程度大きく設定することが可能となる。これに伴い、その後段に位置する、アンプAMP11のゲインG2やAMP20のゲインG3は、小さく設定することができるため、高分解能な測定を高精度で行うことが可能となる。
【0066】
以上、本発明の実施の形態6による半導体検査装置ならびに検査方法を用いることで、実施の形態5と同様に、代表的には、検査コストの低減が実現可能となる。また、実施の形態5の場合と比べて、更に高精度な測定が可能となる。なお、本実施の形態6は、勿論、前述した各実施の形態と組み合わせて用いることも可能である。
【0067】
(実施の形態7)
本実施の形態7では、前述した実施の形態1の変形例について説明する。図10は、本発明の実施の形態7による半導体検査装置において、その主要部の構成例を示すブロック図であり、図1を変形した構成例を示すものである。図10に示す半導体検査装置TEQ2は、前述した図1の構成例における積分回路[2]ITG2が、測定値保持回路HDに置き換わったものとなっている。これ以外の構成に関しては、図1と同様であるため、詳細な説明は省略する。
【0068】
図11(a)は、図10の半導体検査装置において、その主要部の構成例を示す回路図であり、(b)は(a)におけるサンプリングホールド回路の構成例を示す回路図である。図11に示す半導体検査装置TEQ2aは、前述した図2における積分回路[2]ITG2の代わりに、サンプリングホールド回路SHを含んだ測定値保持回路HDが備わっている。SHは、図11(b)に示すように、例えば、2個のボルテージフォロワ回路VFC1,VFC2と、VFC1の出力ノードとVFC2の入力ノードの間に設けられたスイッチ(サンプリングスイッチ)SWsと、VFC2の入力ノードと接地電圧GNDの間に設けられた容量(サンプリング容量)Csから構成される。SHは、積分回路[1]におけるノードN1の電圧を取り込むと共に保持し、その保持電圧をアンプ回路AMP20の正極入力ノード(+)に出力する。なお、この取り込みタイミングは、図1におけるタイミング回路TGEN1から供給される。
【0069】
このような構成では、例えば、ベクタ[n]において、このベクタ[n]に対する積分結果がノードN1に得られ、それが測定値保持回路HD(サンプリングホールド回路SH)に伝達され、その後、このN1の積分結果が初期化される。次いで、ベクタ[n+1]においては、このベクタ[n+1]に対する積分結果がN1に得られ、このN1の値と、HDが保持している値とがAMP20で比較されることでΔIddqテストが行われる。そして、このN1におけるベクタ[n+1]に対する積分結果がHDに伝達されたのち、このN1の積分結果が初期化される。以降、同様にして、ベクタ[n+2]、ベクタ[n+3]、…に対する処理が行われる。
【0070】
このように、本実施の形態による半導体検査装置は、少なくとも1個の積分回路を備えることで構成することも可能であり、本実施の形態7の構成においても実施の形態1と同様な効果が得られる。ただし、図11の構成例は、図2の構成例と比較して、サンプリングホールド回路SHの保持電圧が安定するのに時間を要する恐れがあり、これに伴い測定時間が増大する恐れがある。この観点からは、図2等に述べたように、積分回路を2個以上設けることが望ましい。
【0071】
以上、本発明の実施の形態7による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0072】
(実施の形態8)
本実施の形態8では、前述した実施の形態1および実施の形態7の変形例について説明する。図12は、本発明の実施の形態8による半導体検査装置において、その主要部の構成例を示すブロック図であり、図1を変形した構成例を示すものである。図13は、本発明の実施の形態8による半導体検査装置において、その主要部の他の構成例を示すブロック図であり、図10を変形した構成例を示すものである。
【0073】
図12に示す半導体検査装置TEQ3は、図1の構成例から電流・電圧変換回路IVCが削除され、電源生成部VGENから被測定デバイスDUTに対して電源が直接供給されると共に、DUTの内部電圧が積分回路[1]ITG1および積分回路[2]ITG2に入力される構成となっている。同様に、図13に示す半導体検査装置TEQ4も、図10の構成例から電流・電圧変換回路IVCが削除され、電源生成部VGENから被測定デバイスDUTに対して電源が直接供給されると共に、DUTの内部電圧が積分回路[1]ITG1および積分回路[2]ITG2に入力される構成となっている。
【0074】
このような構成例を用いると、ΔIddqテストと同様に、被測定デバイスDUTにおける各ベクタ毎の内部電圧の変化を測定し、その変化の大きさによって異常を検出するようなテストを実行することが可能となる。このDUTの内部電圧において、ノイズ成分に伴う揺らぎが存在していた場合にも、積分動作に伴いこの揺らぎを低減できるため、この場合においても高精度な測定が実現可能になる。また、勿論、実施の形態1等で述べた各種検査コストの低減効果なども得られる。なお、本実施の形態8は、実施の形態2〜7と組み合わせて用いることも可能である。
【0075】
(実施の形態9)
本実施の形態9では、前述した実施の形態1〜実施の形態8の構成例を用いた別の測定方法の一例について説明する。実施の形態1〜実施の形態8では、互いに隣接するベクタ間で差分値の測定を行ったが、別の測定方法として、ある基準ベクタを定め、各ベクタ毎に基準ベクタとの差分値を測定することも可能である。図14は、本発明の実施の形態9による半導体検査装置の測定方法の一例を示すものであり、(a)は、図2の構成例を用いた図3と異なる波形図、(b)は図4の構成例を用いた図5と異なる波形図を示すものである。
【0076】
図14(a)の例では、基準ベクタをベクタ[n]とし、まず、ベクタ[n]の電流値を積分回路[1]ITG1で積分したのち、その積分結果をそのまま保持する。次いで、ベクタ[n+1]においては、積分回路[2]ITG2を用いてベクタ[n+1]の電流値を積分し、アナログ・ディジタル変換回路ADC2を用いてベクタ[n]とベクタ[n+1]の差分値を測定する。続いて、ベクタ[n+2]においては、ITG2の積分結果を放電し、その後、ITG2を用いてベクタ[n+2]の電流値を積分し、ADC2を用いてベクタ[n]とベクタ[n+2]の差分値を測定する。以降も同様にして、各ベクタ毎に、ITG2による積分と放電が繰り返され、その合間でADC2によりベクタ[n]を基準とした差分値測定が行われる。
【0077】
一方、図14(b)の例では、図14(a)の場合と同様に、ベクタ[n]を基準ベクタとして、その積分結果がITG1で保持され、その後、ITG2と積分回路[3]ITG3を交互に用いながら、ADC2によってベクタ[n]を基準とした差分値測定が行われる。図14(b)では、実施の形態2でも述べたように、図14(a)と比較して積分結果の放電期間を容易に確保できるため、測定時間の短縮等が実現可能になる。
【0078】
以上のように、基準ベクタを比較対象とした差分値測定を行うことで、基準ベクタのみとの関係で各ベクタ毎の電流の絶対値を算出できるため、隣接ベクタ間で差分値測定を行う場合と比べて、測定結果の処理を容易に行うことが可能となる。なお、ここでは、積分回路を用いた場合の構成例で説明を行ったが、勿論、図11に示したようなサンプリングホールド回路SHを用いた構成例でも同様の測定を行うことが可能である。この場合も同様にして、SHで基準ベクタの積分値を保持し続けながら、積分回路で各ベクタ毎の積分を行えばよい。
【0079】
(実施の形態10)
本実施の形態10では、実施の形態9で述べた基準ベクタを基準として差分値測定を行う際により好適となる構成例について説明する。図15は、本発明の実施の形態10による半導体検査装置において、その主要部の構成例を示すブロック図である。図15に示す半導体検査装置TEQ5は、実施の形態7で述べた図10の構成例と比較して、図10の積分回路[1]がフィルタ回路FLT1に置き換わり、更に、選択回路SELが加わっている点が異なっている。選択回路SELは、図8および図9で述べたマルチプレクサMUXに該当するものであり、勿論、図10の構成例内で同様に備わっていてもよい。それ以外の構成に関しては、図10と同様であるため詳細な説明は省略する。
【0080】
図16は、図15の半導体検査装置において、その主要部の構成例を示す回路図であり、図8の変形例を示すものである。図16に示す半導体検査装置TEQ5aは、図8の構成例と比較して、図8の積分回路[1]ITG1および積分回路[2]ITG2が、それぞれ、フィルタ回路FLT1および測定値保持回路HDに置き換わった構成となっている。それ以外の構成に関しては、図8と同様であるため詳細な説明は省略する。FLT1は、アンプ回路AMP10の出力ノードとアンプ回路AMP20の一方の入力ノードN1との間に接続された抵抗R1bと、AMP10の出力ノードに対してスイッチSWfを介して接続されるローパスフィルタとを備えている。ローパスフィルタは、ここでは、直列接続された抵抗R1fおよび容量Cfで構成される。HDは、ディジタル・アナログ変換回路DACを含んで構成される。
【0081】
このような構成では、まず、AMP10の出力ノードから得られた基準ベクタにおける電流の絶対値(電圧変換値)がマルチプレクサMUXを介してアナログ・ディジタル変換回路ADC1で測定される。そして、そのディジタル値が、DACの入力レンジに応じて補正された後にDACに設定され、DACにて元の電圧値(アナログ出力)に戻されたのちにAMP20の一方の入力ノードN1bで保持される。以降は、FLT1が、AMP10の出力ノードから順次各ベクタ毎の電流の絶対値(電圧変換値)を受け、そこからローパスフィルタによってノイズ成分を除去し、AMP20の他方の入力ノードN1に出力する。これに伴い、ADC1は、各ベクタ毎の電流値を基準ベクタの電流値との差分値として検出する。
【0082】
これまでの実施の形態で述べた積分回路やサンプリングホールド回路では、時間と共に容量の電荷がリークしてアナログ値が変化してしまう可能性があったが、図16の構成例を用いると、DACがより一定値を保持することに優れる為、特に基準ベクタとの差分を取り続ける手段として有益な効果が得られる。なお、ここでは、基準ベクタとの差分値測定を行う場合で説明を行ったが、場合によっては、図16の構成例によって隣接ベクタ間の差分値測定を行うことも可能である。ただし、この場合は、各ベクタの測定サイクル毎に前回測定サイクルでの測定結果がDACに設定されることになるため、DACの安定化に伴い測定時間が延びる恐れがある。
【0083】
また、図16で述べたフィルタ回路FLT1や測定値保持回路HDは、これまでの実施の形態で述べた各構成例と適宜組み合わせて用いることも可能である。例えば、図2の構成例における積分回路[2]ITG2を図16の測定値保持回路HDに置き換えたり、あるいは、図10の構成例における積分回路[1]ITG1を図16のフィルタ回路FLT1に置き換えることなども可能である。
【0084】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0085】
例えば、これまでの各実施の形態では、半導体検査装置が、例えば、テスタやBOST(Built Out Self Test)を代表とする外付けの検査装置である例で説明を行ったが、勿論、これらの検査装置は、被測定デバイスDUT内部にBIST(Built In Self Test)として組み込むことも可能である。
【産業上の利用可能性】
【0086】
本実施の形態による半導体検査装置および検査方法は、特に、半導体ロジック製品のIddq試験に代表される電流測定(あるいは内部回路のモニター電圧等の電圧測定)用技術として適用して有益なものであり、これに限らず、半導体アナログ製品や半導体メモリ製品も含めて、静的電流や電圧値の差分を取る用途に対して広く適用可能である。
【符号の説明】
【0087】
ADC アナログ・ディジタル変換回路
AMP アンプ回路
C 容量
DAC ディジタル・アナログ変換回路
DFO 累積値差出力回路
DUT 被測定デバイス
FL フォースライン
GND 接地電圧
HD 測定値保持回路
ITG 積分回路
IVC 電流・電圧変換回路
MUX マルチプレクサ
PU ディジタル値解析部
R 抵抗
RV 可変抵抗
SEL 選択回路
SH サンプリングホールド回路
SL センスライン
SW スイッチ
TEQ 半導体検査装置
TGEN タイミング回路
VFC ボルテージフォロワ回路
VGEN 電源生成部
VREG 電源レギュレータ回路
【技術分野】
【0001】
本発明は、半導体検査装置および半導体装置の検査方法に関し、特に、被測定デバイスに対してΔIddq測定を行う半導体検査装置ならびにその検査方法として適用して有効な技術に関する。
【背景技術】
【0002】
例えば、半導体デバイスに対する検査方式の一つとして、Iddqテストが知られている。Iddqテストでは、例えばスキャンテスト等でロジックベクタ毎の電源電流が測定され、その結果、あるロジックベクタにおいて電源電流値が異常に大きい場合には回路の活性化に異常が生じている可能性が高いため不良として検出される。データシート上は、全ての機能や電気特性を満たし、通常の検査工程では良品となるデバイスにおいても、このような潜在的欠陥を持ったデバイスを予め検査工程で検出ならびに排除することにより、市場故障を未然に防ぐことができる。このようなIddqテストに関する技術として、例えば以下のような技術が知られている。
【0003】
特許文献1には、複数の回路ブロックに分割された半導体集積回路に対して、各回路ブロックの静止状態での電源電流(Iddq)を計測し、組み合わせが可能な2個の回路ブロックにおける電源電流の差が予め定めた設定値を超えた場合に異常と判定する検査方式が示されている。このように、相対的な電源電流の差によって異常を検出することで、正常な状態でリーク電流が大きい半導体集積回路に対してもIddqテストを行うことが可能となる。
【0004】
また、特許文献2には、Iddqテストに要する時間を短縮可能な半導体検査装置が示されている。図17(a)は、従来技術(特許文献2)による半導体検査装置の構成を示すブロック図であり、(b)はその動作を示す波形図である。図17(a)、(b)に示すように、当該半導体検査装置は、あるサイクル[n]で計測した電源電流値をタイミング信号32をトリガとして電流値保持手段22で保持し、この保持した電源電流値と、次のサイクル[n+1]で計測した電源電流値との差分を電流値差出力手段23で出力し、その出力が予め定めた基準値を超えた場合に異常と判定するものである。これによると、サイクル[1]と[2]のIddq比較判定、[2]と[3]のIddq比較判定、…を順次ハードウエア的に行いながらIddqテストを実行できるため、テスタを用いた場合のように、各測定サイクル毎にアナログ・ディジタル変換等によってIddqの絶対値を認識しながらテストを行う必要がなくなる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2002−277503号公報
【特許文献2】特開2003−84048号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、半導体デバイスの微細化に伴い、正常なベクタと異常なベクタの電流値の差異よりもデバイス毎やロット毎の平均電流(ベース電流)のばらつきが大きくなり、絶対値に基づく判定では、異常の検出が困難となっている。その為、例えば、特許文献1や特許文献2に示されるように、2個の回路ブロック間での相対的な差分や、前回のベクタと今回のベクタとでの相対的な差分に基づいて異常を検出するΔIddq測定方式が活用される。この方式によると仮にベース電流がデバイス毎にばらついても、異常を検出することが可能となる。
【0007】
しかしながら、特許文献1や特許文献2のような方式を用いると、異常が有るか否かの判定は可能であるが、その程度を知ることはできない。半導体デバイスの品質やテスト自体の質をより向上させていくためには、Iddqの差分がどの程度の電流値であるか、または、各デバイス毎にIddqの平均値(すなわちベース電流)がどの程度であるか等を把握し、その統計値(最大電流値や最小電流値、平均値や標準偏差等)を得ることが重要となる。そこで、このような電流値の絶対値を把握しつつ、ΔIddqテストを行うためには、例えば、次のような方式が考えられる。
【0008】
図18(a)は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、(b)はその動作例を示す波形図である。図18(a)に示す半導体検査装置TEQ10は、被測定デバイスDUTにフォースラインFLを介して電源を供給する電源生成部VGENと、このFL上に直列に挿入され、FL上の電流を検出して電圧に変換する抵抗R10と、R10の両端の電位差を所定のゲインG1で増幅するアンプ回路AMP10と、AMP10の出力をディジタル値に変換するアナログ・ディジタル変換回路ADC1を備えている。また、VGENは、FLによる電圧降下等を加味してDUTの直近における電圧値を設定するため、この直近の電圧値がセンスラインSLを介してフィードバックされる構成となっている。
【0009】
このような半導体検査装置TEQ10を用いてテストを行う際には、まず、図18(b)のベクタ[1]において、TEQ10が、被測定デバイスDUTに電源を供給すると共に、図示しないテストパターン発生機能を用いてDUTに対してあるテストパターンを出力する。その後、一定期間を経過して静止状態となった段階で、TEQ10は、アナログ・ディジタル変換回路ADC1等を用いてDUTの電源電流を測定する。続いて、ベクタ[2]においては、ベクタ[1]とは異なるテストパターンが出力され、同様にしてDUTの電源電流が測定され、以降、ベクタ[3]、ベクタ[4]、…と順次同様にしてテストが行われる。この場合、各ベクタ毎の電流の絶対値が、ADCによって逐次把握される。ここで、図18(b)の例では、被測定デバイスDUT_Aのベース電流が被測定デバイスDUT_Bに比べて非常に大きくなっているが、各DUT毎に設定されたベース電流を基準として相対的な比較(すなわちΔIddqテスト)を行うことで、DUT_Bのベクタ[2]において異常(NG)が検出されることになる。
【0010】
しかしながら、このような半導体検査装置TEQ10では、被測定デバイスDUTのベース電流の絶対値並びにそのばらつきを加味して大きめの電流レンジに設定する必要があるが、その一方で、各ベクタ毎の微小な電流差も検出する必要があり、これを実現するハードウエアを構成することは一般的には困難である。例えば、抵抗R10を1Ωとし、ゲインG1を5倍として、電流レンジを1A(すなわちアナログ・ディジタル変換回路ADC1のフルレンジを5V)に設定した場合、ADC1の分解能を例えば8ビットとすると、約3.8mA程度の分解能となる。ΔIddqの電流値として数μAレベルの変化を検出したい場合には、18bit以上の分解能(3.8μA)が必要になる。このような高分解能なアナログ・ディジタル変換回路を設けることは、装置のハードウエアコストの点で多大な検査コストを要する。
【0011】
また、その他の問題として、特許文献1や特許文献2の技術では、ある瞬間の電流値を捉えてΔIddqテストを行っているため、十分な測定精度が得られないことが懸念される。例えば、図17に示した特許文献2の技術では、タイミング信号32をトリガとして、電流値保持手段22にてサンプリングホールドを行っている。しかしながら、実際のアナログ値には、図17を例とすると、デバイス電源11と半導体集積回路2の間の経路におけるノイズ成分(インダクタンス成分、容量成分等)や、半導体集積回路2内部のノイズ成分等により、充分な待ち時間後でも除去しきれない不安定な揺れがある。したがって、ベクタ内の電源電流(Iddq)を精度良く測定する為には、測定値を平均化処理することが望ましい。この点に関し、図18(a)の半導体検査装置を用いると、図18(b)の判定期間内においてADCにより複数回の測定を行い、その各ディジタル値を演算によって平均化することで解決できる。ただし、この場合においても、ADCによる複数回の測定に伴いそれぞれ待ち時間が必要となるため、測定時間の点で検査コストの増大が懸念される。
【0012】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、検査コストの低減を実現可能な半導体検査装置ならびに半導体装置の検査方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【0014】
本実施の形態による半導体検査装置は、積分動作を行い積分結果となる電圧を出力ならびに保持する第1および第2手段と、第1手段の保持電圧と第2手段の保持電圧の差分値を検出する第3手段と、第3手段によって検出された差分値をディジタル値に変換する第4手段とを有するものとなっている。ここで、第1手段は、被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する。第2手段は、被測定デバイスにおいて第2テストパターンを設定した後の第2静止電流を第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する。
【0015】
このような構成を用いると、第1テストパターンでテストを行う第1ベクタと、第2テストパターンでテストを行う第2ベクタとの間で、その静止電流の変化に異常があるか否かのみでなく、その程度を把握することができるため、デバイスの品質向上やテストの質の向上が図れる。また、第4手段(代表的にはアナログ・ディジタル変換回路)は、静止電流の絶対値ではなく差分値を入力とするため、高い分解能は必要なく、検査コストの低減が図れる。さらに、第1および第2手段によってハードウエア的に積分を行うことで、ノイズの影響を緩和して高精度な測定が可能になると共に、測定時間も短縮できるため検査コストの低減が図れる。
【0016】
ここで、前述した半導体検査装置においては、具体的には例えば、第1手段が第1容量を備えた第1積分回路で実現され、第2手段が第2容量を備えた第2積分回路で実現される。この場合、第1積分回路と第2積分回路を交互に用いながら各ベクタ毎の積分結果を取得し、あるベクタの積分結果と前回ベクタの積分結果との差分を第3手段および第4手段を用いて逐次検出ならびにディジタル値に変換しながらテストを行うことができる。これによって、各ベクタを連続してテストすることができ、測定時間が短縮でき、検査コストの低減が図れる。
【0017】
また、前述した半導体検査装置は、望ましくは、各デバイス毎の静止電流の絶対値ならびにそのばらつきを検出するため、静止電流をディジタル値に変換する手段を別途備えるか、あるいは前述した第4手段で兼用できるように構成するとよい。この場合、微小電流の検出は不要なため、当該手段に高い分解能は求められない。また、前述した半導体検査装置においては、望ましくは、第3手段に、第1手段の保持電圧か第2手段の保持電圧かを選択して検出する機能を備えるとよい。これによって、例えば第1および第2手段を積分回路で実現した場合、その特性ばらつきを確認でき、また、場合によっては、第4手段によって静止電流の絶対値測定を行うことも可能となる。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、検査コストの低減が実現可能になる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図2】図1の半導体検査装置において、その一部の詳細な構成例を示す回路図である。
【図3】図2の半導体検査装置において、その動作の一例を示す波形図である。
【図4】本発明の実施の形態2による半導体検査装置において、その一部の構成例を示す回路図である。
【図5】図4の半導体検査装置において、その動作の一例を示す波形図である。
【図6】本発明の実施の形態3による半導体検査装置において、その一部の構成例を示す回路図である。
【図7】本発明の実施の形態4による半導体検査装置において、その一部の構成例を示す回路図である。
【図8】本発明の実施の形態5による半導体検査装置において、その主要部の構成例を示す回路図である。
【図9】本発明の実施の形態6による半導体検査装置において、その主要部の構成例を示す回路図である。
【図10】本発明の実施の形態7による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図11】図10の半導体検査装置において、(a)はその主要部の構成例を示す回路図であり、(b)は(a)におけるサンプリングホールド回路の構成例を示す回路図である。
【図12】本発明の実施の形態8による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図13】本発明の実施の形態8による半導体検査装置において、その主要部の他の構成例を示すブロック図である。
【図14】本発明の実施の形態9による半導体検査装置の測定方法の一例を示すものであり、(a)は、図2の構成例を用いた図3と異なる波形図、(b)は図4の構成例を用いた図5と異なる波形図を示すものである。
【図15】本発明の実施の形態10による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図16】図15の半導体検査装置において、その主要部の構成例を示す回路図である。
【図17】(a)は従来技術による半導体検査装置の構成を示すブロック図であり、(b)はその動作を示す波形図である。
【図18】(a)は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、(b)はその動作例を示す波形図である。
【発明を実施するための形態】
【0020】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0021】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0023】
(実施の形態1)
図1は、本発明の実施の形態1による半導体検査装置において、その主要部の構成例を示すブロック図である。図1に示す半導体検査装置TEQ1は、電源生成部VGEN、電流・電圧変換回路IVC、タイミング回路TGEN1、積分回路[1]ITG1、積分回路[2]ITG2、累積値差出力回路DFO、アナログ・ディジタル変換回路ADC、ディジタル値解析部PUなどを備えている。VGENは、被測定デバイスDUTに対して電源を供給し、IVCは、この電源電流を検出すると共に電圧に変換する。
【0024】
積分回路[1]ITG1および積分回路[2]ITG2のそれぞれは、この電流・電圧変換回路IVCからの出力電圧を所定の期間の範囲で積分する。このITG1とITG2の積分動作期間は、それぞれ、タイミング回路TGEN1によって個別に制御される。累積値差出力回路DFOは、ITG1の積分結果とITG2の積分結果との差分を出力する。アナログ・ディジタル変換回路ADCは、DFOから出力された積分結果の差分をディジタル値に変換する。ディジタル値解析部PUは、このADCからのディジタル値を受けて、良・不良の判定を行ったり、あるいは、このディジタル値から電流値を算出する処理などを行う。なお、ADCやPUの動作タイミングも、TGEN1によってそれぞれ制御される。
【0025】
図2は、図1の半導体検査装置において、その一部の詳細な構成例を示す回路図である。図2に示す半導体検査装置TEQ1aは、図1において、タイミング回路TGEN1およびディジタル値解析部PUを除いた部分を示している。図2のTEQ1aにおいて、電源生成部VGENは、フォースラインFLを介して被測定デバイスDUTに電源を供給すると共に、FLによる電圧降下等を加味してDUTの直近における電圧値を設定するため、DUTの直近の電圧値がセンスラインSLを介してフィードバックされる構成となっている。電流・電圧変換回路IVCは、VGENからのフォースラインFL経路上に直列に挿入された抵抗R10と、その両端の電位差をゲインG1で増幅するアンプ回路AMP10から構成される。AMP10の出力電圧は、アナログ・ディジタル変換回路ADC1を介してディジタル値に変換される。なお、このディジタル値は、R10の抵抗値やAMP10のゲインG1を加味して電流値に換算することが可能であり、この処理は、図1のディジタル値解析部PUによって行われる。
【0026】
また、図2において、アンプ回路AMP10の出力電圧は、積分回路[1]ITG1および積分回路[2]ITG2に対しても入力される。ITG1は、アンプ回路AMP1、スイッチSW1a,SW1b、抵抗R1a,R1b、容量C1から構成される。SW1aは、一端がAMP10の出力ノードに接続され、他端がR1aの一端に接続される。R1aの他端は、AMP1の負極入力ノード(−)に接続される。SW1bおよびC1は、AMP1の出力ノードと負極入力ノード(−)の間で、それぞれ並列に接続される。R1bは、一端がAMP1の出力ノードに接続され、他端がノードN1に接続される。なお、AMP1の正極入力ノード(+)は接地電圧GNDに接続される。積分回路[2]ITG2は、アンプ回路AMP2、スイッチSW2a,SW2b、抵抗R2a,R2b、容量C2から構成され、前述した積分回路[1]ITG1と同様な接続構成並びにパラメータ構成となっている。すなわち、AMP10の出力電圧がSW2aを介して入力され、所定の回路動作を行ったのち、R2bを介して出力を行う。ただし、R2bの他端はノードN2に接続される。
【0027】
ここで、積分回路[1]ITG1を例として、その動作を簡単に説明すると、まず、スイッチSW1a,SW1bがオフ状態であり、容量C1に電荷が蓄えられていない状態では、AMP1の出力ノードの電圧は接地電圧(GND)レベルとなる。この状態でSW1aがオン状態になり、また、アンプ回路AMP10が一定の正極側出力電圧を発生しているものとすると、AMP10の出力電圧がR1aによって一旦電流に変換されると共に、その電流(電荷)がC1に流れ込むことでAMP1の出力ノードの電位がSW1aのオン期間に応じて徐々に低下する。その後、SW1aがオフになると、このオフになった時点におけるAMP1の出力ノードの電位がC1によって保持される。一方、この状態でSW1bをオンにすると、C1の蓄積電荷が放電され、AMP1の出力ノードの電位は再びGNDレベルとなる。
【0028】
なお、ここでは、アンプ回路AMP1およびAMP2の出力ノードに、それぞれ、抵抗R1bおよびR2bが接続されているが、ここでは、当該抵抗の有無で動作の差違はなく、省略することも可能である。また、ここでは、積分回路ITG1,ITG2の一例として、便宜上、反転型の積分回路を用いているが、特にこれに限定されるものではなく、一般的に知られている非反転型の積分回路を用いてもよい。累積値差出力回路DFOは、アンプ回路AMP20を備え、このITG1からの出力電圧(ノードN1)とITG2からの出力電圧(ノードN2)の電位差をゲインG3で差動増幅する。そして、この増幅された電圧(ノードN4)が、アナログ・ディジタル変換回路ADC2(図1のアナログ・ディジタル変換回路ADCに対応)でディジタル値に変換される。
【0029】
図3は、図2の半導体検査装置において、その動作の一例を示す波形図である。ここでは、説明を容易にするため、便宜上、図1の積分回路ITG1,ITG2において非反転型の積分回路を用いたものとする。まず、図3のベクタ[n]において、半導体検査装置TEQ1aは、被測定デバイスDUTに電源を供給すると共に、図示しないテストパターン発生機能を用いてDUTに対してあるテストパターンを出力する。その後、一定期間(Tw)を経過してDUTが静止状態となった段階で、TEQ1aは、スイッチSW1aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN1には、ベクタ[n]における電源電流(Iddq)の積分結果が保持される。
【0030】
次いで、ベクタ[n+1]において、TEQ1aは、ベクタ[n]とは異なるテストパターンをDUTに対して出力し、一定期間(Tw)経過後、今度は、スイッチSW2aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN2には、ベクタ[n+1]におけるIddqの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、累積値差出力回路DFOからの出力をディジタル値に変換する。したがって、ベクタ[n+1]においては、前述したベクタ[n]におけるIddqの積分結果(ノードN1)と、ベクタ[n+1]におけるIddqの積分結果(ノードN2)との差分がADC2を介してディジタル値に変換される。
【0031】
続いて、ベクタ[n+2]において、TEQ1aは、スイッチSW1bを一定の期間(Td)オンに制御し、Tdの経過後オフに制御する。これによって、ノードN1の電位は、GNDレベルに戻される。その後又はこれと並行して、TEQ1aは、ベクタ[n],[n+1]とは異なるテストパターンをDUTに対して出力し、一定期間(Tw)経過後、再び、スイッチSW1aを一定の期間(Tc)オンに制御し、Tcの経過後オフに制御する。これによって、ノードN1には、ベクタ[n+2]におけるIddqの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、累積値差出力回路DFOからの出力をディジタル値に変換する。したがって、ベクタ[n+2]においては、前述したベクタ[n+1]におけるIddqの積分結果(ノードN2)と、ベクタ[n+2]におけるIddqの積分結果(ノードN1)との差分がADC2を介してディジタル値に変換される。
【0032】
以降同様にして、ベクタ[n+3]においては、スイッチSW2bを介してノードN2がGNDレベルに戻された後、スイッチSW2aによってベクタ[n+3]におけるIddqの積分結果がノードN2に保持され、ベクタ[n+2]における積分結果(ノードN1)と、ベクタ[n+3]における積分結果(ノードN2)との差分が得られる。このように、積分回路ITG1とITG2を交互に使用しながら、前回のベクタと今回のベクタとでIddqの積分値の差分を検出していくことで、例えば、以下のような効果を得ることが可能となる。
【0033】
(1)まず、ΔIddqテストにおいて、異常が有るか否かの判定のみならず、その程度を取得しながらテストを実行することが可能となる。すなわち、前回のベクタと今回のベクタとの電流差となるΔIddqの大きさ自体をアナログ・ディジタル変換回路ADC2によって取得しているため、ベクタ全体に渡って、各ベクタ毎の相対的な電流差がどの程度であるかを識別することが可能となる。例えば、ベクタ[n]とベクタ[n+1]の電流差がΔI1であり、ベクタ[n+1]とベクタ[n+2]の電流差がΔI2であったとすると、ベクタ[n]とベクタ[n+2]の電流差はΔI1+ΔI2である。
【0034】
なお、ここでは、積分による電圧換算によって各ベクタ毎の差分を把握しているが、勿論、これは電流値に換算することができる。例えば、図2のような各積分回路ITG1,ITG2の各出力電圧Voは、入力電圧をViとし、抵抗R(=R1a=R2a)および容量C(=C1=C2)を用いて式(1)となる。したがって、アンプ回路AMP20の出力電圧に対して、AMP20のゲインG3と、スイッチSW1a,SW2aのオン期間(Tc)を考慮すれば、各ベクタ毎の当該入力電圧Vi(すなわちアンプ回路AMP10の出力電圧)の差分が算出できる。そして、これに対して、AMP10のゲインG1と抵抗R10の値を考慮すれば電流差にも換算できる。なお、これらの演算は、図1のディジタル値解析部PUなどで行うことができる。
【0035】
Vo=−(1/(C・R))∫(Vi)dt (1)
また、アナログ・ディジタル変換回路ADC2では、前述したように1個の被測定デバイスDUTを対象とした各ベクタ間の相対的な電流値の差分は把握できるが、その電流の絶対値レベル(すなわち各DUT間のベース電流のばらつき)は把握できない。そこで、図3に示したような各ベクタ間の相対的な電流値測定と並行して、図2のアナログ・ディジタル変換回路ADC1が、その電流の絶対値レベルを測定する。この場合、ADC1は、各DUT間のベース電流のばらつきを把握できればよいため、特に高分解能である必要はない。このようにして、1個の被測定デバイスDUTを対象とした各ベクタ間の相対的な電流の差分値に加えて、各DUT間のベース電流の絶対値レベル(各DUT間のベース電流のばらつき)が得られる。これによって、異常の有無に加えて、異常の程度を把握できるようになり、測定結果の統計処理等を積み重ねることで半導体デバイスの品質やテスト自体の質をより向上させることが可能となる。
【0036】
(2)前後のベクタ間の差分値を取得する構成とすることで、この微小差分値に特化してアンプ回路AMP20のゲインG3等を定めることが可能となり、比較的粗い分解能のアナログ・ディジタル変換回路ADC2でも高精度な測定が可能となる。例えば、10mA相当の差でADC2の入力がフルスケールとなるように設計すれば、12bitの分解能のADC2にて2.4μA(18bitであれば、38nA)の測定分解能が得られる。具体的には、アンプ回路AMP20のゲインG3を主として、場合によっては、積分回路ITG1,ITG2のパラメータや、ADC2の入力電圧幅を含めて設計すればよい。一方、前述した図18の構成例では、18bitの分解能を用いてようやく3.8μAの測定分解能が得られる。したがって、装置のハードウエアコストの点で検査コストの低減が図れる。
【0037】
(3)積分回路ITG1,ITG2を用いることにより、測定期間中の測定値が平均化され、安定した高精度な測定が可能となる。すなわち、充分な待ち時間をおいても除去しきれない測定系の外的ノイズ(電源のリップルや50Hz〜60Hzのハムノイズ、その他電磁的ノイズ等)の影響等も平均化により除去される。また、図18で述べたように、測定期間内で瞬時の電流値を繰り返し測定する必要がないため、アナログ・ディジタル変換回路の待ち時間も不要となり、また、瞬時の電流値を読み出してのハードウエアやソフトウエアによる平均化演算処理も不要となる為、全体的に測定の高速化が図れる。これにより、時間的な面で検査コストの低減が図れる。なお、(1)で述べた測定結果の統計処理等は、例えば、図3における待ち時間(Tw)や積分期間(Tc)を利用して行うこともできる。
【0038】
以上、本発明の実施の形態1による半導体検査装置ならびに検査方法を用いることで、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0039】
(実施の形態2)
本実施の形態2では、前述した実施の形態1の変形例について説明する。図4は、本発明の実施の形態2による半導体検査装置において、その一部の構成例を示す回路図であり、図1および図2における積分回路ITGを3個備えた場合の構成例を示すものである。図4に示す構成例は、積分回路周りの回路部のみを抽出して示しており、図2で説明した積分回路[1]ITG1、積分回路[2]ITG2に加えて、更に積分回路[3]ITG3と、4個のスイッチSW11,SW12a,SW12b,SW13が加わったことが特徴となっている。この相違点以外の構成に関しては、図2と同様であるため、詳細な説明は省略する。
【0040】
積分回路[3]ITG3は、アンプ回路AMP3、スイッチSW3a,SW3b、抵抗R3a,R3b、容量C3から構成され、前述した積分回路[1]ITG1および積分回路[2]ITG2と同様な接続構成並びにパラメータ構成となっている。すなわち、図2のアンプ回路AMP10の出力電圧がSW3aを介して入力され、積分動作を行ったのち、R3bを介して出力を行う。ただし、R3bの他端はノードN3に接続される。SW11は、前述したITG1におけるノードN1と、アンプ回路AMP20の負極入力ノード(−)との間に接続される。スイッチSW12aは、前述したITG2におけるノードN2と、AMP20の負極入力ノード(−)との間に接続され、スイッチSW12bは、ノードN2と、AMP20の正極入力ノード(+)との間に接続される。SW13は、ITG3におけるノードN3と、AMP20の正極入力ノード(+)との間に接続される。
【0041】
図5は、図4の半導体検査装置において、その動作の一例を示す波形図である。ここでは、前述した図3と同様に、図3の積分回路ITG1〜ITG3において非反転型の積分回路を用いたものとする。まず、図5のベクタ[n]においては、被測定デバイスDUTに電源を供給されると共に、テストパターンが入力され、その後、一定期間(Tw)を経過してDUTが静止状態となった段階で、スイッチSW1aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN1には、ベクタ[n]における電源電流(Iddq)の積分結果が保持される。また、このベクタ[n]では、スイッチ回路SW11がオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)にノードN1の積分結果が伝達される。
【0042】
次いで、ベクタ[n+1]においては、ベクタ[n]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、スイッチSW2aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN2には、ベクタ[n+1]におけるIddqの積分結果が保持される。また、このベクタ[n+1]では、スイッチ回路SW12bがオンに制御されており、これによりアンプ回路AMP20の正極入力ノード(+)にノードN2の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+1]においては、前述したベクタ[n]におけるIddqの積分結果(ノードN1)と、ベクタ[n+1]におけるIddqの積分結果(ノードN2)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+1]の終了時に、スイッチSW11,SW12bはオフに制御される。
【0043】
続いて、ベクタ[n+2]においては、スイッチSW1bが一定の期間(Td)オンに制御され、Tdの経過後オフに制御される。これによって、ノードN1の電位は、GNDレベルに戻される。これと並行して、ベクタ[n],[n+1]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、スイッチSW3aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN3には、ベクタ[n+2]におけるIddqの積分結果が保持される。また、このベクタ[n+2]では、スイッチ回路SW12a,SW13が共にオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)に前述したノードN2の積分結果が伝達され、正極入力ノード(+)にノードN3の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、アンプ回路AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+2]においては、前述したベクタ[n+1]におけるIddqの積分結果(ノードN2)と、ベクタ[n+2]におけるIddqの積分結果(ノードN3)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+2]の終了時に、スイッチSW12aはオフに制御される。
【0044】
次いで、ベクタ[n+3]においては、スイッチSW2bが一定の期間(Td)オンに制御され、Tdの経過後オフに制御される。これによって、ノードN2の電位は、GNDレベルに戻される。これと並行して、ベクタ[n]〜[n+2]とは異なるテストパターンがDUTに対して入力され、一定期間(Tw)経過後、再びスイッチSW1aが一定の期間(Tc)オンに制御され、Tcの経過後オフに制御される。これによって、ノードN1には、ベクタ[n+3]におけるIddqの積分結果が保持される。また、このベクタ[n+3]では、スイッチ回路SW11,SW13が共にオンに制御されており、これによりアンプ回路AMP20の負極入力ノード(−)にノードN1の積分結果が伝達され、正極入力ノード(+)に前述したノードN3の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ADC2を起動し、アンプ回路AMP20からの出力電圧をディジタル値に変換する。したがって、ベクタ[n+3]においては、前述したベクタ[n+2]におけるIddqの積分結果(ノードN3)と、ベクタ[n+3]におけるIddqの積分結果(ノードN1)との差分がADC2を介してディジタル値に変換される。また、ベクタ[n+3]の終了時に、スイッチSW13はオフに制御される。
【0045】
以降同様にして、ベクタ[n+4]においては、スイッチSW3bを介してノードN3がGNDレベルに戻され、スイッチSW2aによってベクタ[n+4]におけるIddqの積分結果がノードN2に保持され、当該ベクタにおいてスイッチSW12bがオンに制御されることでベクタ[n+3]における積分結果(ノードN1)と、ベクタ[n+4]における積分結果(ノードN2)との差分が得られる。
【0046】
このように、積分回路ITG1,ITG2,ITG3を巡回的に使用し、その各積分結果の内の2つをスイッチSW11,SW12a,SW12b,SW13によって適宜選択しながらΔIddqテストを行うことで、実施の形態1で述べた各種効果に加えて、さらに、各ベクタ毎の測定時間の短縮が図れる。すなわち、例えば、図3の場合には、1つのベクタ(例えばベクタ[n+2])内で、1つの積分回路(例えばITG1によるノードN1)により放電動作と充電動作の両方を行う必要があるため、仮に放電動作に時間を要する場合には、各ベクタ毎の測定時間を延ばす必要性が生じる。一方、図5の場合には、1つのベクタ内では、1つの積分回路による放電動作か充電動作の一方しか行われないため、その必要はなく、時間的コストを低減できる。
【0047】
以上、本発明の実施の形態2による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0048】
(実施の形態3)
本実施の形態3では、前述した実施の形態2の変形例について説明する。図6は、本発明の実施の形態3による半導体検査装置において、その一部の構成例を示す回路図であり、図4を変形した構成例を示すものである。図6に示す半導体検査装置は、前述した図4の構成例に加えて、更に、スイッチSW20a,SW20bと、可変抵抗RV20a,RV20b,RV20cを備えたものとなっている。これ以外に関しては、図4と同様であるため、詳細な説明は省略する。
【0049】
スイッチSW20aおよび可変抵抗RV20aは、直列に接続され、アンプ回路AMP20の負極入力ノード(−)と接地電圧GNDの間に挿入される。スイッチSW20bおよび可変抵抗RV20bは、直列に接続され、AMP20の正極入力ノード(+)とGNDの間に挿入される。可変抵抗RV20cは、AMP20の出力ノードと負極入力ノード(−)の間に接続される。このような構成例を用いると、実施の形態2で述べた各種効果に加えて、更に次のような効果が得られる。
【0050】
(1)検出したい積分結果の差分値レベルに応じて、アンプ回路AMP20を含んだ累積値差出力回路DFOのゲインを適切に調整することが可能となる。すなわち、例えば、ノードN1とノードN2の差分値をDFOで増幅する場合には、スイッチSW11,SW12b,SW20bをオンに制御する。抵抗R1bとR2bは同一の抵抗値(Rd1とする)であり、例えば可変抵抗RV20bとRV20cを同一の抵抗値(Rd2とする)に設定すると、DFOのゲインをRd2/Rd1で定めることができる。
【0051】
(2)個々の積分回路の出力電圧を単独で得ることが可能となる。例えば、ノードN1の電圧を得る際には、スイッチSW11,SW20bをオンに制御する。そうすると、累積値差出力回路DFOが反転増幅器として機能し、N1の電圧が抵抗R1bと可変抵抗RV20cの値に応じたゲインで増幅されたのちノードN4に出力される。また、例えば、ノードN3の電圧を得る際には、スイッチSW13,SW20aをオンに制御する。そうすると、DFOが非反転増幅器として機能し、N3の電圧が可変抵抗RV20aと可変抵抗RV20cの値に応じたゲインで増幅されたのちノードN4に出力される。
【0052】
このようにして得られたN4の電圧をアナログ・ディジタル変換回路ADC2で識別することで、これまでの実施の形態で述べたような各ベクタ間の相対的な電流値の差分に加えて、各ベクタ毎の電流の絶対値を得ることも可能となる。したがって、場合によっては、図2におけるアナログ・ディジタル変換回路ADC1を削除することも可能である。また、例えば、アンプ回路AMP10からの固定出力電圧に基づいて、各積分回路ITG1〜ITG3毎の出力の絶対値を検証することで、各積分回路毎の特性ばらつきを認識することが可能となる。この場合、ΔIddqテストに伴いADC2で得られたディジタル値に対してソフトウエア処理等を行うことで、この特性ばらつき分を補正することも可能となり、より高精度な測定が可能となる。
【0053】
以上、本発明の実施の形態3による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、ここでは、積分回路が3個の場合を例に説明を行ったが、勿論、図2のように積分回路が2個の場合にも同様に適用可能である。
【0054】
(実施の形態4)
本実施の形態4では、前述した実施の形態3の変形例について説明する。図7は、本発明の実施の形態4による半導体検査装置において、その一部の構成例を示す回路図であり、図6を変形した構成例を示すものである。図7に示す半導体検査装置は、前述した図6の構成例と比べて、図6の抵抗R2a,R3aがそれぞれ可変抵抗RV2a,RV2bに置き換わったものとなっている。これ以外に関しては、図4と同様であるため、詳細な説明は省略する。
【0055】
このように、可変抵抗RV2a,RV2bを設けることで、実施の形態3で述べたように、各積分回路ITG1〜ITG3に特性ばらつきがあった場合に、それをRV2a,RV2bの調整によってハードウエア的に補正することが可能となる。この例では、積分回路[1]ITG1の特性に、積分回路[2]ITG2および積分回路[3]ITG3の特性を合わせ込むことになる。これによって、実施の形態3の場合よりも容易な方式で測定の高精度化が図れる。
【0056】
以上、本発明の実施の形態4による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態4を図2のように積分回路が2個の場合に適用する際には、少なくとも1個の抵抗を可変抵抗にすればよい。
【0057】
(実施の形態5)
本実施の形態5では、前述した実施の形態1の変形例について説明する。図8は、本発明の実施の形態5による半導体検査装置において、その主要部の構成例を示す回路図であり、図2を変形した構成例を示すものである。図8に示す半導体検査装置TEQ1bは、図2の半導体検査装置TEQ1aからアナログ・ディジタル変換回路ADC2を削除し、代わりにマルチプレクサMUXを設けて、アナログ・ディジタル変換回路ADC1を共通で使用する構成例となっている。すなわち、MUXは、アンプ回路AMP10の出力電圧かアンプ回路AMP20の出力電圧かを選択して、それをADC1に出力する。これ以外の構成に関しては、図2と同様であるため、詳細な説明は省略する。
【0058】
このように、アナログ・ディジタル変換回路ADC1を共通で使用することで、ハードウエアコストの低減が図れる。なお、図2の構成例では、各ベクタ毎のIddqの絶対値をADC1で測定しながら、これと並行して、ADC2によるΔIddqテストを行うことが可能であった。一方、図8の構成例においても、例えば、各ベクタ毎に、積分動作を行っている間にアンプ回路AMP10の経路を選択してIddqの絶対値を測定し、積分動作後にアンプ回路AMP20の経路を選択してΔIddqテストを行うことができる。もしくは、例えば、ある基準ベクタを定めて、当該ベクタに対するIddqの絶対値測定を別途行うようなことも可能である。
【0059】
以上、本発明の実施の形態5による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態5は、勿論、前述した実施の形態2〜4と組み合わせて用いることも可能である。
【0060】
(実施の形態6)
本実施の形態6では、前述した実施の形態5の変形例について説明する。図9は、本発明の実施の形態6による半導体検査装置において、その主要部の構成例を示す回路図であり、図8を変形した構成例を示すものである。図9に示す半導体検査装置TEQ1cは、図8の構成例に加えて、スイッチSW10a,SW10bと、電源レギュレータ回路VREGと、電流・電圧変換回路IVCaが備わり、さらに、図8の構成例と比較して積分回路ITG1,ITG2の入力先が異なった構成となっている。これ以外の構成に関しては、図8と同様であるため、詳細な説明は省略する。
【0061】
スイッチSW10aは、被測定デバイスDUTにおける電源ノードと電流・電圧変換回路IVCにおける抵抗R10の間に挿入される。電源レギュレータ回路VREGは、R10とSW10a間の接続ノードの電圧が入力され、DUTの電源ノードに向けて、スイッチSW10bを介して電源を供給する。すなわち、SW10aがオンの場合には、電源生成部VGENからDUTに向けた第1の電源供給経路で電源供給が行われ、SW10bがオンの場合には、VREGからDUTに向けた第2の電源供給経路で電源供給が行われる。電流・電圧変換回路IVCaは、このVREGとSW10bの間に挿入され、VREGからの電源電流を検出して電圧に変換する抵抗R11と、その両端の電位差をゲインG2で増幅するアンプ回路AMP11から構成される。そして、このAMP11の出力電圧が積分回路ITG1,ITG2のスイッチSW1a,SW2aに入力される。
【0062】
例えば、前述した図8の構成例では、電流・電圧変換回路IVCおよび積分回路ITG1,ITG2によって各ベクタ毎の差分値を検出し、それをアンプ回路AMP20によって増幅することで測定の高分解能化を図っていた。すなわち、例えばAMP20のゲインG3を大きく設定し、積分結果の微小な差分をG3で増幅した後の電圧値がアナログ・ディジタル変換回路ADC1のフルスケールとなるように設計することで高分解能化が図れる。ただし、望ましくは、AMP20のゲインG3は、さほど大きく設計しない方がよい。これは、ゲインG3を大きくすると、そのゲイン誤差、ノイズの影響(CMRR誤差)の比率の増大などにより測定精度が低下する恐れがあるためである。
【0063】
そこで、ゲインG3を大きくする代わりに、その大本となる抵抗R10の値を大きくすることで高分解能化を図ることが考えられる。しかしながら、R10の値を大きくすると、被測定デバイスDUTに対して十分な動作電流を供給できなくなり、また、DUTの動作電流の変動に応じて大きな電圧変動が生じるため、センスラインSLを介したセンシングも追従できなくなり、安定した電源供給が困難となる。したがって、フォースラインFL上の抵抗R10の値は大きくすることはできないが、別の経路にて、R10よりも値が大きく、ΔIddqテスト専用となる電流検出用抵抗を設ければ最適な測定を行うことができる。この電流検出用抵抗が、図9における抵抗R11である。
【0064】
図9においては、前述した図3を例として、一定期間(Tw)において被測定デバイスDUTが静止状態となるまでの間は、スイッチSW10aをオン、スイッチSW10bをオフにすることで、抵抗R10を介してDUTに対して十分な動作電流が供給される。そして、このR10に基づいて、DUTが静止状態となった際のベース電流の絶対値レベルがアナログ・ディジタル変換回路ADC1で測定される。その後は、SW10bをオン、SW10aをオフにすることで、R11を介してDUTに対して静止状態で必要十分な電流が供給される。そして、このR11に基づいて、DUTが静止状態となった際の各ベクタ毎のベース電流の差分値がADC1で測定される。
【0065】
このように、抵抗R11は、DUTの静止状態で必要十分な電流を供給できればよいため、ある程度大きく設定することが可能となる。これに伴い、その後段に位置する、アンプAMP11のゲインG2やAMP20のゲインG3は、小さく設定することができるため、高分解能な測定を高精度で行うことが可能となる。
【0066】
以上、本発明の実施の形態6による半導体検査装置ならびに検査方法を用いることで、実施の形態5と同様に、代表的には、検査コストの低減が実現可能となる。また、実施の形態5の場合と比べて、更に高精度な測定が可能となる。なお、本実施の形態6は、勿論、前述した各実施の形態と組み合わせて用いることも可能である。
【0067】
(実施の形態7)
本実施の形態7では、前述した実施の形態1の変形例について説明する。図10は、本発明の実施の形態7による半導体検査装置において、その主要部の構成例を示すブロック図であり、図1を変形した構成例を示すものである。図10に示す半導体検査装置TEQ2は、前述した図1の構成例における積分回路[2]ITG2が、測定値保持回路HDに置き換わったものとなっている。これ以外の構成に関しては、図1と同様であるため、詳細な説明は省略する。
【0068】
図11(a)は、図10の半導体検査装置において、その主要部の構成例を示す回路図であり、(b)は(a)におけるサンプリングホールド回路の構成例を示す回路図である。図11に示す半導体検査装置TEQ2aは、前述した図2における積分回路[2]ITG2の代わりに、サンプリングホールド回路SHを含んだ測定値保持回路HDが備わっている。SHは、図11(b)に示すように、例えば、2個のボルテージフォロワ回路VFC1,VFC2と、VFC1の出力ノードとVFC2の入力ノードの間に設けられたスイッチ(サンプリングスイッチ)SWsと、VFC2の入力ノードと接地電圧GNDの間に設けられた容量(サンプリング容量)Csから構成される。SHは、積分回路[1]におけるノードN1の電圧を取り込むと共に保持し、その保持電圧をアンプ回路AMP20の正極入力ノード(+)に出力する。なお、この取り込みタイミングは、図1におけるタイミング回路TGEN1から供給される。
【0069】
このような構成では、例えば、ベクタ[n]において、このベクタ[n]に対する積分結果がノードN1に得られ、それが測定値保持回路HD(サンプリングホールド回路SH)に伝達され、その後、このN1の積分結果が初期化される。次いで、ベクタ[n+1]においては、このベクタ[n+1]に対する積分結果がN1に得られ、このN1の値と、HDが保持している値とがAMP20で比較されることでΔIddqテストが行われる。そして、このN1におけるベクタ[n+1]に対する積分結果がHDに伝達されたのち、このN1の積分結果が初期化される。以降、同様にして、ベクタ[n+2]、ベクタ[n+3]、…に対する処理が行われる。
【0070】
このように、本実施の形態による半導体検査装置は、少なくとも1個の積分回路を備えることで構成することも可能であり、本実施の形態7の構成においても実施の形態1と同様な効果が得られる。ただし、図11の構成例は、図2の構成例と比較して、サンプリングホールド回路SHの保持電圧が安定するのに時間を要する恐れがあり、これに伴い測定時間が増大する恐れがある。この観点からは、図2等に述べたように、積分回路を2個以上設けることが望ましい。
【0071】
以上、本発明の実施の形態7による半導体検査装置ならびに検査方法を用いることで、実施の形態1と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【0072】
(実施の形態8)
本実施の形態8では、前述した実施の形態1および実施の形態7の変形例について説明する。図12は、本発明の実施の形態8による半導体検査装置において、その主要部の構成例を示すブロック図であり、図1を変形した構成例を示すものである。図13は、本発明の実施の形態8による半導体検査装置において、その主要部の他の構成例を示すブロック図であり、図10を変形した構成例を示すものである。
【0073】
図12に示す半導体検査装置TEQ3は、図1の構成例から電流・電圧変換回路IVCが削除され、電源生成部VGENから被測定デバイスDUTに対して電源が直接供給されると共に、DUTの内部電圧が積分回路[1]ITG1および積分回路[2]ITG2に入力される構成となっている。同様に、図13に示す半導体検査装置TEQ4も、図10の構成例から電流・電圧変換回路IVCが削除され、電源生成部VGENから被測定デバイスDUTに対して電源が直接供給されると共に、DUTの内部電圧が積分回路[1]ITG1および積分回路[2]ITG2に入力される構成となっている。
【0074】
このような構成例を用いると、ΔIddqテストと同様に、被測定デバイスDUTにおける各ベクタ毎の内部電圧の変化を測定し、その変化の大きさによって異常を検出するようなテストを実行することが可能となる。このDUTの内部電圧において、ノイズ成分に伴う揺らぎが存在していた場合にも、積分動作に伴いこの揺らぎを低減できるため、この場合においても高精度な測定が実現可能になる。また、勿論、実施の形態1等で述べた各種検査コストの低減効果なども得られる。なお、本実施の形態8は、実施の形態2〜7と組み合わせて用いることも可能である。
【0075】
(実施の形態9)
本実施の形態9では、前述した実施の形態1〜実施の形態8の構成例を用いた別の測定方法の一例について説明する。実施の形態1〜実施の形態8では、互いに隣接するベクタ間で差分値の測定を行ったが、別の測定方法として、ある基準ベクタを定め、各ベクタ毎に基準ベクタとの差分値を測定することも可能である。図14は、本発明の実施の形態9による半導体検査装置の測定方法の一例を示すものであり、(a)は、図2の構成例を用いた図3と異なる波形図、(b)は図4の構成例を用いた図5と異なる波形図を示すものである。
【0076】
図14(a)の例では、基準ベクタをベクタ[n]とし、まず、ベクタ[n]の電流値を積分回路[1]ITG1で積分したのち、その積分結果をそのまま保持する。次いで、ベクタ[n+1]においては、積分回路[2]ITG2を用いてベクタ[n+1]の電流値を積分し、アナログ・ディジタル変換回路ADC2を用いてベクタ[n]とベクタ[n+1]の差分値を測定する。続いて、ベクタ[n+2]においては、ITG2の積分結果を放電し、その後、ITG2を用いてベクタ[n+2]の電流値を積分し、ADC2を用いてベクタ[n]とベクタ[n+2]の差分値を測定する。以降も同様にして、各ベクタ毎に、ITG2による積分と放電が繰り返され、その合間でADC2によりベクタ[n]を基準とした差分値測定が行われる。
【0077】
一方、図14(b)の例では、図14(a)の場合と同様に、ベクタ[n]を基準ベクタとして、その積分結果がITG1で保持され、その後、ITG2と積分回路[3]ITG3を交互に用いながら、ADC2によってベクタ[n]を基準とした差分値測定が行われる。図14(b)では、実施の形態2でも述べたように、図14(a)と比較して積分結果の放電期間を容易に確保できるため、測定時間の短縮等が実現可能になる。
【0078】
以上のように、基準ベクタを比較対象とした差分値測定を行うことで、基準ベクタのみとの関係で各ベクタ毎の電流の絶対値を算出できるため、隣接ベクタ間で差分値測定を行う場合と比べて、測定結果の処理を容易に行うことが可能となる。なお、ここでは、積分回路を用いた場合の構成例で説明を行ったが、勿論、図11に示したようなサンプリングホールド回路SHを用いた構成例でも同様の測定を行うことが可能である。この場合も同様にして、SHで基準ベクタの積分値を保持し続けながら、積分回路で各ベクタ毎の積分を行えばよい。
【0079】
(実施の形態10)
本実施の形態10では、実施の形態9で述べた基準ベクタを基準として差分値測定を行う際により好適となる構成例について説明する。図15は、本発明の実施の形態10による半導体検査装置において、その主要部の構成例を示すブロック図である。図15に示す半導体検査装置TEQ5は、実施の形態7で述べた図10の構成例と比較して、図10の積分回路[1]がフィルタ回路FLT1に置き換わり、更に、選択回路SELが加わっている点が異なっている。選択回路SELは、図8および図9で述べたマルチプレクサMUXに該当するものであり、勿論、図10の構成例内で同様に備わっていてもよい。それ以外の構成に関しては、図10と同様であるため詳細な説明は省略する。
【0080】
図16は、図15の半導体検査装置において、その主要部の構成例を示す回路図であり、図8の変形例を示すものである。図16に示す半導体検査装置TEQ5aは、図8の構成例と比較して、図8の積分回路[1]ITG1および積分回路[2]ITG2が、それぞれ、フィルタ回路FLT1および測定値保持回路HDに置き換わった構成となっている。それ以外の構成に関しては、図8と同様であるため詳細な説明は省略する。FLT1は、アンプ回路AMP10の出力ノードとアンプ回路AMP20の一方の入力ノードN1との間に接続された抵抗R1bと、AMP10の出力ノードに対してスイッチSWfを介して接続されるローパスフィルタとを備えている。ローパスフィルタは、ここでは、直列接続された抵抗R1fおよび容量Cfで構成される。HDは、ディジタル・アナログ変換回路DACを含んで構成される。
【0081】
このような構成では、まず、AMP10の出力ノードから得られた基準ベクタにおける電流の絶対値(電圧変換値)がマルチプレクサMUXを介してアナログ・ディジタル変換回路ADC1で測定される。そして、そのディジタル値が、DACの入力レンジに応じて補正された後にDACに設定され、DACにて元の電圧値(アナログ出力)に戻されたのちにAMP20の一方の入力ノードN1bで保持される。以降は、FLT1が、AMP10の出力ノードから順次各ベクタ毎の電流の絶対値(電圧変換値)を受け、そこからローパスフィルタによってノイズ成分を除去し、AMP20の他方の入力ノードN1に出力する。これに伴い、ADC1は、各ベクタ毎の電流値を基準ベクタの電流値との差分値として検出する。
【0082】
これまでの実施の形態で述べた積分回路やサンプリングホールド回路では、時間と共に容量の電荷がリークしてアナログ値が変化してしまう可能性があったが、図16の構成例を用いると、DACがより一定値を保持することに優れる為、特に基準ベクタとの差分を取り続ける手段として有益な効果が得られる。なお、ここでは、基準ベクタとの差分値測定を行う場合で説明を行ったが、場合によっては、図16の構成例によって隣接ベクタ間の差分値測定を行うことも可能である。ただし、この場合は、各ベクタの測定サイクル毎に前回測定サイクルでの測定結果がDACに設定されることになるため、DACの安定化に伴い測定時間が延びる恐れがある。
【0083】
また、図16で述べたフィルタ回路FLT1や測定値保持回路HDは、これまでの実施の形態で述べた各構成例と適宜組み合わせて用いることも可能である。例えば、図2の構成例における積分回路[2]ITG2を図16の測定値保持回路HDに置き換えたり、あるいは、図10の構成例における積分回路[1]ITG1を図16のフィルタ回路FLT1に置き換えることなども可能である。
【0084】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0085】
例えば、これまでの各実施の形態では、半導体検査装置が、例えば、テスタやBOST(Built Out Self Test)を代表とする外付けの検査装置である例で説明を行ったが、勿論、これらの検査装置は、被測定デバイスDUT内部にBIST(Built In Self Test)として組み込むことも可能である。
【産業上の利用可能性】
【0086】
本実施の形態による半導体検査装置および検査方法は、特に、半導体ロジック製品のIddq試験に代表される電流測定(あるいは内部回路のモニター電圧等の電圧測定)用技術として適用して有益なものであり、これに限らず、半導体アナログ製品や半導体メモリ製品も含めて、静的電流や電圧値の差分を取る用途に対して広く適用可能である。
【符号の説明】
【0087】
ADC アナログ・ディジタル変換回路
AMP アンプ回路
C 容量
DAC ディジタル・アナログ変換回路
DFO 累積値差出力回路
DUT 被測定デバイス
FL フォースライン
GND 接地電圧
HD 測定値保持回路
ITG 積分回路
IVC 電流・電圧変換回路
MUX マルチプレクサ
PU ディジタル値解析部
R 抵抗
RV 可変抵抗
SEL 選択回路
SH サンプリングホールド回路
SL センスライン
SW スイッチ
TEQ 半導体検査装置
TGEN タイミング回路
VFC ボルテージフォロワ回路
VGEN 電源生成部
VREG 電源レギュレータ回路
【特許請求の範囲】
【請求項1】
被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する第1手段と、
前記被測定デバイスにおいて前記第1テストパターンと異なる第2テストパターンを設定した後の第2静止電流を前記第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する第2手段と、
前記第1手段で保持される前記第1電圧と前記第2手段で保持される前記第2電圧との差電圧を検出する第3手段と、
前記第3手段によって検出された前記差電圧をディジタル値に変換する第4手段とを有することを特徴とする半導体検査装置。
【請求項2】
請求項1記載の半導体検査装置において、
さらに、前記第1および第2静止電流のそれぞれをディジタル値に変換する第5手段を有することを特徴とする半導体検査装置。
【請求項3】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、2個の積分回路によって構成されることを特徴とする半導体検査装置。
【請求項4】
請求項3記載の半導体検査装置において、
前記第1手段は、さらに、前記被測定デバイスにおいて前記第1および第2テストパターンと異なる第3テストパターンを設定した後の第3静止電流を前記第1期間の範囲で積分し、その積分結果となる第3電圧を出力ならびに保持し、
前記第3手段は、前記第2手段で保持される前記第2電圧と前記第1手段で保持される前記第3電圧との差電圧を検出することを特徴とする半導体検査装置。
【請求項5】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、1個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する1個のサンプリング・ホールド回路によって構成されることを特徴とする半導体検査装置。
【請求項6】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、1個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する手段となるディジタル・アナログ変換回路とによって構成されることを特徴とする半導体検査装置。
【請求項7】
請求項2記載の半導体検査装置において、
前記第3手段は、さらに、前記第1電圧か前記第2電圧の一方のみを選択して検出する機能を備えることを特徴とする半導体検査装置。
【請求項8】
被測定デバイスに電源を供給する電源供給回路と、
前記電源供給回路から前記被測定デバイスへの電源供給経路上に設けられ、前記電源供給経路上の電源電流を検出して電圧に変換する電流検出回路と、
前記電流検出回路の出力電圧を第1タイミングに応じて積分し、その積分結果となる第1電圧を出力する第1積分回路と、
前記電流検出回路の出力電圧を第2タイミングに応じて積分し、その積分結果となる第2電圧を出力する第2積分回路と、
前記第1電圧と前記第2電圧の差電圧を検出する第1アンプ回路と、
前記第1アンプ回路によって検出された前記差電圧をディジタル値に変換する第1アナログ・ディジタル変換回路とを備え、
前記第1積分回路は、
前記電流検出回路の出力電圧を前記第1タイミングに応じて第1期間の範囲で第1ノードに伝達する第1Aスイッチと、
前記第1ノードの電圧を電流に変換する第1抵抗と、
前記第1抵抗によって変換された電流を電荷として蓄積し、前記第1電圧を出力する第1容量と、
前記第1容量に蓄積された電荷を第1リセットタイミングに応じて第2期間の範囲で放電する第1Bスイッチとを有し、
前記第2積分回路は、
前記電流検出回路の出力電圧を前記第2タイミングに応じて前記第1期間の範囲で第2ノードに伝達する第2Aスイッチと、
前記第2ノードの電圧を電流に変換する第2抵抗と、
前記第2抵抗によって変換された電流を電荷として蓄積し、前記第2電圧を出力する第2容量と、
前記第2容量に蓄積された電荷を第2リセットタイミングに応じて前記第2期間の範囲で放電する第2Bスイッチとを有することを特徴とする半導体検査装置。
【請求項9】
請求項8記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧をディジタル値に変換する第2アナログ・ディジタル変換回路を有することを特徴とする半導体検査装置。
【請求項10】
請求項8記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第1、第2、第3テストサイクルを順次実行し、
前記第1〜第3テストサイクルでは、それぞれ、前記被検査デバイスに対して第1〜第3テストパターンを設定した後の静止電流が評価され、
前記第1テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第1テストパターンに対応した前記第1電圧が得られ、
前記第2テストサイクルでは、前記第2Aスイッチが前記第1期間の範囲でオンに制御されることで前記第2テストパターンに対応した前記第2電圧が得られると共に、前記第1アンプ回路によって前記第1テストパターンに対応した前記第1電圧と前記第2テストパターンに対応した前記第2電圧との差電圧が検出され、
前記第3テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第3テストパターンに対応した前記第1電圧が得られると共に、前記第1アンプ回路によって前記第2テストパターンに対応した前記第2電圧と前記第3テストパターンに対応した前記第1電圧との差電圧が検出され、
前記第1Bスイッチは、前記第2テストサイクルにおいて前記差電圧の検出が終了した後、前記第3テストサイクルにおいて前記第1Aスイッチがオンに制御される前に前記第2期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項11】
請求項8記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧を第3タイミングに応じて積分し、その積分結果となる第3電圧を出力する第3積分回路を備え、
前記第3積分回路は、
前記電流検出回路の出力電圧を前記第3タイミングに応じて前記第1期間の範囲で第3ノードに伝達する第3Aスイッチと、
前記第3ノードの電圧を電流に変換する第3抵抗と、
前記第3抵抗によって変換された電流を電荷として蓄積し、前記第3電圧を出力する第3容量と、
前記第3容量に蓄積された電荷を第3リセットタイミングに応じて前記第2期間の範囲で放電する第3Bスイッチとを有し、
前記第1アンプ回路は、さらに、前記第1〜第3電圧の中から2個の電圧を選択する複数の第4スイッチを備え、この選択した2個の電圧の差電圧を検出することを特徴とする半導体検査装置。
【請求項12】
請求項11記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第1、第2、第3、第4テストサイクルを順次実行し、
前記第1〜第4テストサイクルでは、それぞれ、前記被検査デバイスに対して第1〜第4テストパターンを設定した後の静止電流が評価され、
前記第1テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第1テストパターンに対応した前記第1電圧が得られ、
前記第2テストサイクルでは、前記第2Aスイッチが前記第1期間の範囲でオンに制御されることで前記第2テストパターンに対応した前記第2電圧が得られると共に、前記第1アンプ回路によって前記第1テストパターンに対応した前記第1電圧と前記第2テストパターンに対応した前記第2電圧との差電圧が検出され、
前記第3テストサイクルでは、前記第3Aスイッチが前記第1期間の範囲でオンに制御されることで前記第3テストパターンに対応した前記第3電圧が得られると共に、前記第1アンプ回路によって前記第2テストパターンに対応した前記第2電圧と前記第3テストパターンに対応した前記第3電圧との差電圧が検出され、
前記第4テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第4テストパターンに対応した前記第1電圧が得られると共に、前記第1アンプ回路によって前記第3テストパターンに対応した前記第3電圧と前記第4テストパターンに対応した前記第1電圧との差電圧が検出され、
前記第1Bスイッチは、前記第2テストサイクルにおいて前記差電圧の検出が終了した後、前記第4テストサイクルにおいて前記第1Aスイッチがオンに制御される前に前記第2期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項13】
請求項8記載の半導体検査装置において、
前記第1アンプ回路は、さらに、
負帰還経路上に接続された第1可変抵抗と、
第2可変抵抗と、
設定に応じて2入力のいずれかを前記第2可変抵抗を介して接地電圧に接続する第5スイッチとを備え、
前記半導体検査装置は、さらに、第4および第5抵抗と、第6および第7スイッチとを備え、前記第1電圧が前記第4抵抗および前記第6スイッチを介して前記第1アンプ回路の2入力の一方に入力され、前記第2電圧が前記第5抵抗および前記第7スイッチを介して前記第1アンプ回路の2入力の他方に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項14】
請求項13記載の半導体検査装置において、
前記第1および第2抵抗の少なくとも一方は、可変抵抗であることを特徴とする半導体検査装置。
【請求項15】
請求項8記載の半導体検査装置において、さらに、
前記電流検出回路の出力電圧を前記第1アナログ・ディジタル変換回路に伝達するか、前記第1アンプ回路によって検出された前記差電圧を前記第1アナログ・ディジタル変換回路に伝達するかを選択するマルチプレクサを有することを特徴とする半導体検査装置。
【請求項16】
請求項8記載の半導体検査装置において、
前記電源供給経路は、さらに、複数の第8スイッチによって選択可能な第1電源供給経路と第2電源供給経路を備え、
前記電流検出回路は、さらに、前記第1電源供給経路上に設けられた第1電流検出回路と前記第2電源供給経路上に設けられた第2電流検出回路とを備え、
前記第1電流検出回路は、第1電流検出用抵抗と、前記第1電流検出用抵抗の両端の電圧を増幅する第1電流検出用アンプ回路を備え、
前記第2電流検出回路は、第2電流検出用抵抗と、前記第2電流検出用抵抗の両端の電圧を増幅する第2電流検出用アンプ回路を備え、
前記第2電流検出用抵抗は、前記第1電流検出用抵抗よりも抵抗値が大きく、
前記第2電流検出用アンプ回路からの出力電圧が前記第1および第2積分回路に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項17】
被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する第1ステップと、
前記被測定デバイスにおいて前記第1テストパターンと異なる第2テストパターンを設定した後の第2静止電流を前記第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する第2ステップと、
前記第1ステップで保持される前記第1電圧と前記第2ステップで保持される前記第2電圧との差電圧を検出する第3ステップと、
前記第3ステップによって検出された前記差電圧をディジタル値に変換する第4ステップとを有することを特徴とする半導体装置の検査方法。
【請求項18】
請求項17記載の半導体装置の検査方法において、
前記第1ステップは、さらに、前記第1静止電流をディジタル値に変換する第1Aステップを有し、
前記第2ステップは、さらに、前記第2静止電流をディジタル値に変換する第2Aステップを有することを特徴とする半導体装置の検査方法。
【請求項19】
請求項18記載の半導体装置の検査方法において、
前記第1ステップは、第1積分回路で実行され、
前記第2ステップは、第2積分回路で実行されることを特徴とする半導体装置の検査方法。
【請求項20】
請求項19記載の半導体装置の検査方法において、さらに、
前記第3ステップの後に行われ、前記第1積分回路による積分結果をリセットする第5ステップと、
前記第5ステップの後に行われ、前記第1積分回路を用いて、前記被測定デバイスにおいて前記第1および第2テストパターンと異なる第3テストパターンを設定した後の第3静止電流を前記第1期間の範囲で積分し、その積分結果となる第3電圧を出力ならびに保持する第6ステップと、
前記第2ステップで保持される前記第2電圧と前記第6ステップで保持される前記第3電圧との差電圧を検出する第7ステップとを有することを特徴とする半導体装置の検査方法。
【請求項1】
被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する第1手段と、
前記被測定デバイスにおいて前記第1テストパターンと異なる第2テストパターンを設定した後の第2静止電流を前記第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する第2手段と、
前記第1手段で保持される前記第1電圧と前記第2手段で保持される前記第2電圧との差電圧を検出する第3手段と、
前記第3手段によって検出された前記差電圧をディジタル値に変換する第4手段とを有することを特徴とする半導体検査装置。
【請求項2】
請求項1記載の半導体検査装置において、
さらに、前記第1および第2静止電流のそれぞれをディジタル値に変換する第5手段を有することを特徴とする半導体検査装置。
【請求項3】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、2個の積分回路によって構成されることを特徴とする半導体検査装置。
【請求項4】
請求項3記載の半導体検査装置において、
前記第1手段は、さらに、前記被測定デバイスにおいて前記第1および第2テストパターンと異なる第3テストパターンを設定した後の第3静止電流を前記第1期間の範囲で積分し、その積分結果となる第3電圧を出力ならびに保持し、
前記第3手段は、前記第2手段で保持される前記第2電圧と前記第1手段で保持される前記第3電圧との差電圧を検出することを特徴とする半導体検査装置。
【請求項5】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、1個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する1個のサンプリング・ホールド回路によって構成されることを特徴とする半導体検査装置。
【請求項6】
請求項2記載の半導体検査装置において、
前記第1および第2手段は、1個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する手段となるディジタル・アナログ変換回路とによって構成されることを特徴とする半導体検査装置。
【請求項7】
請求項2記載の半導体検査装置において、
前記第3手段は、さらに、前記第1電圧か前記第2電圧の一方のみを選択して検出する機能を備えることを特徴とする半導体検査装置。
【請求項8】
被測定デバイスに電源を供給する電源供給回路と、
前記電源供給回路から前記被測定デバイスへの電源供給経路上に設けられ、前記電源供給経路上の電源電流を検出して電圧に変換する電流検出回路と、
前記電流検出回路の出力電圧を第1タイミングに応じて積分し、その積分結果となる第1電圧を出力する第1積分回路と、
前記電流検出回路の出力電圧を第2タイミングに応じて積分し、その積分結果となる第2電圧を出力する第2積分回路と、
前記第1電圧と前記第2電圧の差電圧を検出する第1アンプ回路と、
前記第1アンプ回路によって検出された前記差電圧をディジタル値に変換する第1アナログ・ディジタル変換回路とを備え、
前記第1積分回路は、
前記電流検出回路の出力電圧を前記第1タイミングに応じて第1期間の範囲で第1ノードに伝達する第1Aスイッチと、
前記第1ノードの電圧を電流に変換する第1抵抗と、
前記第1抵抗によって変換された電流を電荷として蓄積し、前記第1電圧を出力する第1容量と、
前記第1容量に蓄積された電荷を第1リセットタイミングに応じて第2期間の範囲で放電する第1Bスイッチとを有し、
前記第2積分回路は、
前記電流検出回路の出力電圧を前記第2タイミングに応じて前記第1期間の範囲で第2ノードに伝達する第2Aスイッチと、
前記第2ノードの電圧を電流に変換する第2抵抗と、
前記第2抵抗によって変換された電流を電荷として蓄積し、前記第2電圧を出力する第2容量と、
前記第2容量に蓄積された電荷を第2リセットタイミングに応じて前記第2期間の範囲で放電する第2Bスイッチとを有することを特徴とする半導体検査装置。
【請求項9】
請求項8記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧をディジタル値に変換する第2アナログ・ディジタル変換回路を有することを特徴とする半導体検査装置。
【請求項10】
請求項8記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第1、第2、第3テストサイクルを順次実行し、
前記第1〜第3テストサイクルでは、それぞれ、前記被検査デバイスに対して第1〜第3テストパターンを設定した後の静止電流が評価され、
前記第1テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第1テストパターンに対応した前記第1電圧が得られ、
前記第2テストサイクルでは、前記第2Aスイッチが前記第1期間の範囲でオンに制御されることで前記第2テストパターンに対応した前記第2電圧が得られると共に、前記第1アンプ回路によって前記第1テストパターンに対応した前記第1電圧と前記第2テストパターンに対応した前記第2電圧との差電圧が検出され、
前記第3テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第3テストパターンに対応した前記第1電圧が得られると共に、前記第1アンプ回路によって前記第2テストパターンに対応した前記第2電圧と前記第3テストパターンに対応した前記第1電圧との差電圧が検出され、
前記第1Bスイッチは、前記第2テストサイクルにおいて前記差電圧の検出が終了した後、前記第3テストサイクルにおいて前記第1Aスイッチがオンに制御される前に前記第2期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項11】
請求項8記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧を第3タイミングに応じて積分し、その積分結果となる第3電圧を出力する第3積分回路を備え、
前記第3積分回路は、
前記電流検出回路の出力電圧を前記第3タイミングに応じて前記第1期間の範囲で第3ノードに伝達する第3Aスイッチと、
前記第3ノードの電圧を電流に変換する第3抵抗と、
前記第3抵抗によって変換された電流を電荷として蓄積し、前記第3電圧を出力する第3容量と、
前記第3容量に蓄積された電荷を第3リセットタイミングに応じて前記第2期間の範囲で放電する第3Bスイッチとを有し、
前記第1アンプ回路は、さらに、前記第1〜第3電圧の中から2個の電圧を選択する複数の第4スイッチを備え、この選択した2個の電圧の差電圧を検出することを特徴とする半導体検査装置。
【請求項12】
請求項11記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第1、第2、第3、第4テストサイクルを順次実行し、
前記第1〜第4テストサイクルでは、それぞれ、前記被検査デバイスに対して第1〜第4テストパターンを設定した後の静止電流が評価され、
前記第1テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第1テストパターンに対応した前記第1電圧が得られ、
前記第2テストサイクルでは、前記第2Aスイッチが前記第1期間の範囲でオンに制御されることで前記第2テストパターンに対応した前記第2電圧が得られると共に、前記第1アンプ回路によって前記第1テストパターンに対応した前記第1電圧と前記第2テストパターンに対応した前記第2電圧との差電圧が検出され、
前記第3テストサイクルでは、前記第3Aスイッチが前記第1期間の範囲でオンに制御されることで前記第3テストパターンに対応した前記第3電圧が得られると共に、前記第1アンプ回路によって前記第2テストパターンに対応した前記第2電圧と前記第3テストパターンに対応した前記第3電圧との差電圧が検出され、
前記第4テストサイクルでは、前記第1Aスイッチが前記第1期間の範囲でオンに制御されることで前記第4テストパターンに対応した前記第1電圧が得られると共に、前記第1アンプ回路によって前記第3テストパターンに対応した前記第3電圧と前記第4テストパターンに対応した前記第1電圧との差電圧が検出され、
前記第1Bスイッチは、前記第2テストサイクルにおいて前記差電圧の検出が終了した後、前記第4テストサイクルにおいて前記第1Aスイッチがオンに制御される前に前記第2期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項13】
請求項8記載の半導体検査装置において、
前記第1アンプ回路は、さらに、
負帰還経路上に接続された第1可変抵抗と、
第2可変抵抗と、
設定に応じて2入力のいずれかを前記第2可変抵抗を介して接地電圧に接続する第5スイッチとを備え、
前記半導体検査装置は、さらに、第4および第5抵抗と、第6および第7スイッチとを備え、前記第1電圧が前記第4抵抗および前記第6スイッチを介して前記第1アンプ回路の2入力の一方に入力され、前記第2電圧が前記第5抵抗および前記第7スイッチを介して前記第1アンプ回路の2入力の他方に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項14】
請求項13記載の半導体検査装置において、
前記第1および第2抵抗の少なくとも一方は、可変抵抗であることを特徴とする半導体検査装置。
【請求項15】
請求項8記載の半導体検査装置において、さらに、
前記電流検出回路の出力電圧を前記第1アナログ・ディジタル変換回路に伝達するか、前記第1アンプ回路によって検出された前記差電圧を前記第1アナログ・ディジタル変換回路に伝達するかを選択するマルチプレクサを有することを特徴とする半導体検査装置。
【請求項16】
請求項8記載の半導体検査装置において、
前記電源供給経路は、さらに、複数の第8スイッチによって選択可能な第1電源供給経路と第2電源供給経路を備え、
前記電流検出回路は、さらに、前記第1電源供給経路上に設けられた第1電流検出回路と前記第2電源供給経路上に設けられた第2電流検出回路とを備え、
前記第1電流検出回路は、第1電流検出用抵抗と、前記第1電流検出用抵抗の両端の電圧を増幅する第1電流検出用アンプ回路を備え、
前記第2電流検出回路は、第2電流検出用抵抗と、前記第2電流検出用抵抗の両端の電圧を増幅する第2電流検出用アンプ回路を備え、
前記第2電流検出用抵抗は、前記第1電流検出用抵抗よりも抵抗値が大きく、
前記第2電流検出用アンプ回路からの出力電圧が前記第1および第2積分回路に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項17】
被測定デバイスにおいて第1テストパターンを設定した後の第1静止電流を第1期間の範囲で積分し、その積分結果となる第1電圧を出力ならびに保持する第1ステップと、
前記被測定デバイスにおいて前記第1テストパターンと異なる第2テストパターンを設定した後の第2静止電流を前記第1期間の範囲で積分し、その積分結果となる第2電圧を出力ならびに保持する第2ステップと、
前記第1ステップで保持される前記第1電圧と前記第2ステップで保持される前記第2電圧との差電圧を検出する第3ステップと、
前記第3ステップによって検出された前記差電圧をディジタル値に変換する第4ステップとを有することを特徴とする半導体装置の検査方法。
【請求項18】
請求項17記載の半導体装置の検査方法において、
前記第1ステップは、さらに、前記第1静止電流をディジタル値に変換する第1Aステップを有し、
前記第2ステップは、さらに、前記第2静止電流をディジタル値に変換する第2Aステップを有することを特徴とする半導体装置の検査方法。
【請求項19】
請求項18記載の半導体装置の検査方法において、
前記第1ステップは、第1積分回路で実行され、
前記第2ステップは、第2積分回路で実行されることを特徴とする半導体装置の検査方法。
【請求項20】
請求項19記載の半導体装置の検査方法において、さらに、
前記第3ステップの後に行われ、前記第1積分回路による積分結果をリセットする第5ステップと、
前記第5ステップの後に行われ、前記第1積分回路を用いて、前記被測定デバイスにおいて前記第1および第2テストパターンと異なる第3テストパターンを設定した後の第3静止電流を前記第1期間の範囲で積分し、その積分結果となる第3電圧を出力ならびに保持する第6ステップと、
前記第2ステップで保持される前記第2電圧と前記第6ステップで保持される前記第3電圧との差電圧を検出する第7ステップとを有することを特徴とする半導体装置の検査方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
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【図4】
【図5】
【図6】
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【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2011−75475(P2011−75475A)
【公開日】平成23年4月14日(2011.4.14)
【国際特許分類】
【出願番号】特願2009−229244(P2009−229244)
【出願日】平成21年10月1日(2009.10.1)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年4月14日(2011.4.14)
【国際特許分類】
【出願日】平成21年10月1日(2009.10.1)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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