半導体記憶装置
【課題】 高速性能の半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する。
【解決手段】 半導体記憶装置は、それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭフラッシュメモリのうち特にＮＡＮＤ型フラッシュメモリは、単位セル面積が小さいため、大容量化が容易であるという特長を持つ。また、ＮＡＮＤ型フラッシュメモリはページバッファを備えて、ページ単位のデータ読み出し及び書き込みを行うことにより、高速の読み出し及び書き込みを可能としている。
【０００３】
一般にフラッシュメモリを大容量化し、更に必要ならデータ読み出しと書き込みの同時実行を可能とするために、メモリチップ内に互いに物理的に独立の複数のメモリプレーン（メモリコア）を配置することが行われる。各メモリプレーンのワード線及びビット線は、他のメモリプレーンのそれと連続しない。従って、メモリプレーン毎にロウ及びカラム選択のためのデコード回路が設けられる（例えば、特許文献１参照）。
【０００４】
また、フラッシュメモリのセルアレイのビット線データを検出するセンスアンプ回路は、通常セルアレイのビット線方向の一方の端部に配置される。従ってセルアレイの大容量化により、ビット線容量が大きな負荷となり、高速性能が損なわれる。
【特許文献１】特開２００１−３２５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、高速性能の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体記憶装置は、
それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、
前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、
前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する。
【発明の効果】
【０００７】
この発明によれば、高速性能の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコアの模式的なレイアウトを示し、図２は機能ブロック構成を示し、図３はメモリセルアレイの等価回路構成を示している。
【００１０】
メモリセルアレイ１は、図１及び図３に示すように、センスアンプ回路４を挟んでこれを共有するように配置された二つのセルアレイＣＡ０，ＣＡ１をする。二つのセルアレイＣＡ０，ＣＡ１は互いに物理的に独立である。即ち、ワード線、ビット線共にセルアレイＣＡ０，ＣＡ１にまたがって連続することはない。この様なセルアレイＣＡ０，ＣＡ１がビット線ＢＬの方向に並び、それらの間に共有センスアンプ回路４が配置される。
【００１１】
セルアレイＣＡ０，ＣＡ１はそれぞれ複数ブロックＢＬＫ０−ＢＬＫｎ−１，ＢＬＫｎ−ＢＬＫ２ｎにより構成される。これらのセルアレイＣＡ０，ＣＡ１のワード線ＷＬ方向の一方の端部に、ワード線選択を行うロウデコーダ２が配置される。
【００１２】
図３は、各セルアレイＣＡ０，ＣＡ１の一つずつのブロックＢＬＫの具体的構成を示している。各セルアレイは、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数個（図３の場合、３２個）の電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１，Ｓ２を有する。
【００１３】
メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線と並行する選択ゲート線ＳＧ１，ＳＧ２に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１４】
カラムデコーダ３はメモリセルアレイ１のビット線選択を行う。データ読み出し時、センスアンプ回路４に読み出されたデータは、データバス１１を介し、Ｉ／Ｏバッファ５を介して外部入出力端子Ｉ／Ｏに出力される。データ書き込み時、外部メモリコントローラから入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ５を介し、データバス１１を介してセンスアンプ回路４にロードされる。
【００１５】
入出力端子Ｉ／Ｏから供給されるコマンドは内部コントローラ７でデコードされ、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ３に転送される。
【００１６】
コントローラ７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００１７】
ステータスレジスタ１０は、チップがレディ状態にあるか、ビジー状態にあるかを示すレディ／ビジー信号Ｒ／Ｂがセットされ、これがチップ外部に出力されるようになっている。動作モードに応じて、電源電圧より高い種々の高電圧を発生するために、高電圧発生回路９が設けられている。高電圧発生回路９はコントローラ７により制御される。
【００１８】
センスアンプ回路４は、図３に示すように、センスアンプユニットＳＡＵを配列したセンスアンプアレイ４１と、各センスアンプユニットＳＡＵとセルアレイＣＡ０，ＣＡ１のビット線との接続を選択するビット線選択回路４２ａ，４２ｂを有する。
【００１９】
一つのセンスアンプユニットＳＡＵ（ｋ）（ｋ＝０，１，２，…）は、セルアレイＣＡ０の隣接する２ビット線ＢＬｋ０，ＢＬｋ１と、セルアレイＣＡ１の隣接する２ビット線ＢＬｋ２，ＢＬｋ３の中のいずれか一つに接続される。即ちビット線選択回路４２ａ，４２ｂは、選択信号ＢＳ０−ＢＳ３により制御されるビット線選択トランジスタＱＳ０−ＱＳ３を有する。これらの選択トランジスタＱＳ０−ＱＳ３により、セルアレイＣＡ０側の偶数番ビット線ＢＬｋ０又は奇数番ビット線ＢＬｋ１、或いはセルアレイＣＡ１側の偶数番ビット線ＢＬｋ２又は奇数番ビット線ＢＬｋ３のいずれか一つがセンスアンプユニットＳＡＵ（ｋ）に接続される。
【００２０】
図３の共有センスアンプ方式では、セルアレイＣＡ０，ＣＡ１の一方のみが選択される。各セルアレイは、１ワード線と偶数番ビット線とにより選択されるメモリセルの集合が一つのセクタとなり、同ワード線と奇数番ビット線により選択されるメモリセルの集合が他のセクタとなる。２値データ記憶方式では、１セクタが読み出し及び書き込みの単位である１ページとなる。４値データ記憶方式では、１セクタが２ページ（下位ページと上位ページ）となる。
【００２１】
この実施の形態では、図１に示すセンスアンプ回路４を共有する二つのセルアレイＣＡ０，ＣＡ１は、論理的に１メモリプレーンとなる。そして、二つのセルアレイＣＡ０，ＣＡ１のいずれの不良セルについても置換可能な冗長回路がセルアレイＣＡ０，ＣＡ１の一方側に配置される。具体的に図１では、セルアレイＣＡ１側のブロックＢＬＫ２ｎが、冗長回路としてのブロック（即ち冗長ブロック）Ｒ／Ｄ−ＢＬＫである。
【００２２】
ロウデコーダ２は、ノーマルブロックＢＬＫ０−ＢＬＫ２ｎ−１を選択するノーマルロウデコーダＲＤＥＣと、冗長ブロックＢＬＫ２ｎを選択する冗長ロウデコーダＲ／Ｄ−ＲＤＥＣを有する。
【００２３】
二つのセルアレイＣＡ０，ＣＡ１が論理的に１メモリプレーンであるということは、二つのセルアレイＣＡ０，ＣＡ１に対して外部的な論理アドレスが連続して割り付けられることを意味する。例えば、セルアレイＣＡ０，ＣＡ１がそれぞれ４ブロックの場合を例に挙げれば、ブロックアドレスＢＡ＝（Ｂ２，Ｂ１，Ｂ０）は、図４に示すように割り付けられる。
【００２４】
ブロックアドレスの最上位ビットＢ２は、セルアレイＣＡ０，ＣＡ１のいずれが選択されるかを示す。従って図５に示すように、この最上位ビットＢ２はビット線選択信号発生回路３１に利用される。
【００２５】
信号発生回路３１は、ブロックアドレスの最上位ビットＢ２とセクタ選択信号ＳＥとの論理により一つが活性になるＮＡＮＤゲートＧ０−Ｇ３を用いて構成される。これにより、ビット線選択信号ＢＳ０−ＢＳ３のいずれか一つが“Ｈ”（選択状態）になる。
【００２６】
この実施の形態では、セルアレイＣＡ１側に配置した冗長ブロックＲ／Ｄ−ＢＬＫがセルアレイＣＡ０，ＣＡ１の不良救済に用いられる。従って、セルアレイＣＡ０の選択ブロックに代わって冗長ブロックＲ／Ｄ−ＢＬＫを用いるためには、センスアンプ回路４の接続切り換えも必要である。そのために、図５に示すように、選択信号発生回路３１の出力部に、後述する置換制御信号ＲＰによって制御されるＮＯＲゲートＧ１０−Ｇ１３及びＯＲゲートＧ１４，Ｇ１５を用いたセンスアンプ切り換え回路３２が用意されている。
【００２７】
セルアレイＣＡ０が選択されて不良ブロック置換がない場合（ＲＰ＝“Ｌ”）は、ＮＯＲゲートＧ１０，Ｇ１１が活性であり、ＮＡＮＤゲートＧ０，Ｇ１のいずれかが“Ｌ”出力であり、選択信号ＢＳ０，ＢＳ１のいずれかが“Ｈ”になる。セルアレイＣＡ０の不良ブロックが選択された場合は、ＮＯＲゲートＧ１２，Ｇ１３が活性になる。これにより、ＮＡＮＤゲートＧ０又はＧ１の“Ｌ”出力は、このＮＯＲゲートＧ１２又はＧ１３を通って、セルアレイＣＡ１側のビット線を選択する選択信号ＢＳ２又はＢＳ３が“Ｈ”になる。
【００２８】
セルアレイＣＡ１が選択されていて不良ブロック置換が行われる場合には、センスアンプ回路接続の切り換えは必要がない。このとき、ＮＡＮＤゲートＧ２又はＧ３の“Ｌ”出力は、置換制御信号ＲＰの“Ｌ”，“Ｈ”に拘わらず、インバータで反転され、ＯＲゲートＧ１４又はＧ１５を通って、選択信号ＢＳ２又はＢＳ３の“Ｈ”出力となる。
【００２９】
なお、図１の例では、セルアレイＣＡ０，ＣＡ１のノーマルブロック数が共にｎであり、２×ｎのノーマルブロックに対して一つの冗長ブロックＲ／Ｄ−ＢＬＫが用意されているが、二つのセルアレイのノーマルブロック数が異なってもよいし、また冗長ブロック数が２以上の場合もある。
【００３０】
また、図１に示すように、１メモリプレーンとされる２セルアレイＣＡ０，ＣＡ１の一方の、例えばブロックＢＬＫ０が初期設定データ記憶領域（ブートブロックやＲＯＭフューズブロック）として用いられる。即ち、このブロックＢＬＫ０には、メモリチップ毎に最適条件に設定された初期設定データが出荷時に書き込まれる。初期設定データは、書き込み電圧その他の電圧調整データや書き込みサイクル数（ループ数）調整データ等、システムの起動及び動作条件に必要な情報、不良セルの置換に用いられる不良アドレス情報、チップＩＤ情報等を含む。
【００３１】
このブロックＢＬＫ０の初期設定データは、例えば電源投入後自動的に読み出されて、図２に示すデータレジスタ８ａ，８ｂ等にセットされる。ここでは、データレジスタ８ａは、各種調整データを記憶するものであり、データレジスタ８ｂは、不良アドレスデータを記憶するものである。
【００３２】
データレジスタ８ａにセットされた初期設定データにより、メモリチップの動作条件が規定される。またアドレス一致検出回路１２により、入力アドレスとデータレジスタ８ｂにセットされた不良アドレスと一致検出が行われ、一致検出がなされると、置換制御信号ＲＰ（＝“Ｈ”）が出力される。置換制御信号ＲＰは例えば、ロウデコーダ２のノーマルロウデコーダ部ＲＤＥＣを非活性にし、代わって冗長ロウデコーダＲ／Ｄ−ＲＤＥＣを活性にする制御を行う。
【００３３】
図６及び図７は、二つのセルアレイＣＡ０，ＣＡ１を論理的に１メモリプレーンとして扱うことを可能とするロウデコーダ２の具体的な構成を示している。ロウデコーダ２は、セルアレイＣＡ０，ＣＡ１のブロック毎に、そのワード線方向の一端部に配置された、ワード線及び選択ゲート線に動作モードに応じて必要な駆動信号を転送するための転送トランジスタアレイ２６を有する。転送トランジスタアレイ２６は、２０Ｖ程度の書き込み電圧Ｖｐｇｍ等に耐えられる高耐圧トランジスタにより構成されている。
【００３４】
ドライバセット２３は、セルアレイＣＡ０，ＣＡ１の全ブロックに共通に用いられる、選択ゲート線ＳＧ１，ＳＧ２を駆動するための選択ゲート線ドライバＳＧＤ−ＤＲＶ，ＳＤＳ−ＤＲＶ及びワード線ＷＬ０−ＷＬ３１を駆動するためのワード線ドライバＣＧ０−ＤＲＶ〜ＣＧ３１−ＤＲＶを有する。
【００３５】
ドライバセット２３の各ドライバは、ブロック内のページ選択を行うページデコーダ２１の出力及び高電圧発生回路９の出力ＶＰを受けて、動作モード及び選択ページに応じて必要な駆動電圧を駆動信号線２４に出力し、これがセルアレイＣＡ０，ＣＡ１の全ブロックの転送トランジスタアレイ２６に供給される。
【００３６】
全ブロックのうち、一つの転送トランジスタアレイ２６を選択するのが、ブロックアドレスをデコードするブロックデコーダ２２である。このブロックデコーダ２２にも高電圧発生回路９の高電圧ＶＰが供給され、動作モードに応じて転送トランジスタアレイ２６を駆動するに必要な電圧レベルのブロック選択信号が発生される。このブロックデコーダ２２の出力線であるブロック選択信号線２５がそれぞれ、ブロックＢＬＫ０−ＢＬＫ２ｎ−１の転送トランジスタアレイ２６の共通ゲート端子ＴＧに接続される。
【００３７】
これにより、ドライバセット２３から出力される駆動信号は、ブロックデコーダ２２により選択されたブロック内のワード線及び選択ゲート線に与えられる。
【００３８】
セルアレイＣＡ１側の冗長ブロックＢＬＫ２ｎの転送トランジスタアレイ２６は、アドレス一致検出回路１２の置換制御信号ＲＰにより活性化される冗長ブロックデコーダ２７の出力により駆動される。即ち不良アドレスが入力されたときに置換制御信号ＲＰ（＝“Ｈ”）が出力され、これによりブロックデコーダ２２が非活性になり、代わって冗長ブロックデコーダ２７が活性になる。この結果、不良ブロックに代わって冗長ブロックＢＬＫ２ｎが選択される。
【００３９】
図８は、センスアンプ回路４のなかの１センスユニットＳＡＵの構成を示している。ビット線選択回路４１ａ，４１ｂを介してビット線ＢＬに接続されるノードＳＡＢＬは、クランプ用ＮＭＯＳトランジスタＱ１を介してセンスノードＴＤＣに接続されている。このトランジスタＱ１は、データ読み出し時、ビット線電圧をクランプする動作と、セルデータに応じたビット線電圧を検出するプリセンスアンプの働きをし、データ書き込み時は書き込みデータに応じた電圧をビット線に転送する動作を行う。
【００４０】
センスノードＴＤＣには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。このプリチャージ用トランジスタＱ２はデータ読み出し時、ビット線を所定電圧にプリチャージするために用いられる。
【００４１】
センスノードＴＤＣには、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介して二つのデータ記憶回路（データラッチ）ＰＤＣ，ＳＤＣが接続されている。これらのデータ記憶回路ＰＤＣ，ＳＤＣは動作モードに応じて使い分けられる。例えば、データ記憶回路ＳＤＣは、外部Ｉ／Ｏ端子との間で読み出し及び書き込みデータの授受に利用されるデータラッチである。従ってそのデータノードＮ１１，Ｎ１２は、カラム選択ゲートトランジスタＱ３１，Ｑ３２を介してデータ線ＤＬ，ＤＬｎに接続される。
【００４２】
また、データ記憶回路ＰＤＣは、データ書き込み時にビット線電圧を決める書き込みデータを保持する。即ちデータ書き込み時は、外部から供給される書き込みデータが、データ記憶回路ＳＤＣにロードされた後、データ記憶回路ＰＤＣに転送されて保持される。
【００４３】
このデータラッチＰＤＣが保持する書き込みデータに応じて、ビット線制御電圧が決定され、更にＮＡＮＤセルユニットのチャネル電圧が決定される。そして、書き込み電圧印加と書き込み状態を確認するベリファイ読み出しとからなる書き込みサイクルが実行される。またデータ記憶回路ＰＤＣは、データ読み出し時センスノードＴＤＣに読み出されたデータを保持する。
【００４４】
各書き込みサイクルでは、ビット毎の書き込みベリファイを行い、次の書き込みサイクルの書き込みデータを決定する。そのために、データ記憶回路ＰＤＣのデータノードＮ１とセンスノードＴＤＣの間に、書き込みデータを一時記憶する、もう一つのデータ記憶回路ＤＤＣが設けられている。ＮＭＯＳトランジスタＱ６のゲートＮ３がこのデータ記憶回路ＤＤＣの記憶ノードである。
【００４５】
データノードＮ１とデータ記憶ノードＮ３との間に、データラッチ３１のデータを転送するための転送用ＮＭＯＳトランジスタＱ５が配置されている。トランジスタＱ６とセンスノードＴＤＣとの間には、データ記憶ノードＮ３のレベルに応じて、センスノードＴＤＣにデータを書き戻すための書き戻し用ＮＭＯＳトランジスタＱ７が配置されている。
【００４６】
書き込みベリファイの読み出し結果に基づいて、１ページデータの書き込み完了を検出するために、ベリファイチェック回路ＶＣＫが設けられている。
【００４７】
このセンスアンプユニット構成に着目して、この実施の形態のフラッシュメモリの動作を簡単に説明する。
【００４８】
データ書き込みは、書き込み電圧印加と書き込みベリファイの繰り返しにより行われる。書き込み時、データ記憶回路ＰＤＣの書き込みデータは、次のように設定される。即ちセルのしきい値電圧を正方向に変化させる“０”書き込みデータは、Ｎ１＝“Ｈ”として、セルのしきい値電圧を負の状態（消去状態）のまま保持する“１”書き込みデータ（即ち書き込み禁止）は、Ｎ１＝“Ｌ”としてセットされる。
【００４９】
この書き込みデータに基づいて、ＮＡＮＤセルチャネルの電位が制御される。そして、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加すると、“０”書き込みセルでは浮遊ゲートに電子が注入され、“１”書き込みセルでは電子注入が生じない。
【００５０】
書き込みベリファイ読み出しでは、確認すべきデータしきい値電圧分布の下限値に相当する“ベリファイ電圧”を選択ワード線に与えて、プリチャージされたビット線が選択セルにより放電されるか否かを検出する。“０”書き込みがなされたセルはワード線に与えられるベリファイ電圧でオンせず、ビット線が放電されない。従って、ＴＤＣ＝“Ｈ”なるデータとして読み出され、以後“１”書き込み（書き込み禁止）とされる。
【００５１】
これに対して、“０”書き込みが不十分であるか、又は“１”データのセルではビット線が放電されて、これが“Ｌ”データとして読み出される。そして、次の書き込みサイクルでは、データ記憶回路ＤＤＣが保持する前サイクルの書き込みデータに基づいて、“０”書き込み不十分のセルに対してのみ再度“０”書き込みが行われるように、データ記憶回路ＰＤＣに書き込みデータを書き戻す動作が行われる。
【００５２】
１ページ内の“０”書き込みデータが全て書き込まれると、データ記憶回路ＰＤＣは、データノードＮ１がオール“Ｈ”（オール“１”）状態となるように、制御される。１ページのデータ記憶回路ＰＤＣのオール“１”状態を検出して書き込み完了を判定するために、データ記憶回路ＰＤＣにベリファイ判定回路ＶＣＫが接続されている。
【００５３】
データ読み出しは、選択ブロック内の選択ワード線に読み出し電圧（例えば、０Ｖ）を与え、非選択ワード線にはセルデータよらずメモリセルがオンする読み出しパス電圧を与えて、セル電流が流れるか否かを検出する。通常は、ビット線をプリチャージして、選択セルによりこれが放電されるか否かを検出することによって、データを判定する。読み出しデータは、データ記憶回路ＰＤＣに保持される。書き込みベリファイ読み出しは、読み出し電圧に代わって前述のようにベリファイ電圧を用いる他、通常の読み出しと同様である。
【００５４】
以上のようなデータ記憶回路ＰＤＣを用いた書き込み及び読み出しの動作は、２値記憶方式、４値記憶方式いずれの場合も、基本的に同じである。いずれも上述した書き込み動作、即ちしきい値電圧を上昇させる“０”書き込みとしきい値電圧を維持する“１”書き込み（書き込み禁止）とを利用する。また読み出し動作も基本的に、“０”，“１”判定である。
【００５５】
２値記憶方式の場合には、原理的にデータ記憶回路ＰＤＣ，ＳＤＣのいずれか一方のみがあれば書き込み及び読み出しが可能である。４値データ記憶方式では、１セルが２ビット記憶を行うために、データ書き込みに下位ページ書き込みと上位ページ書き込みが必要であり、そのために二つのデータ記憶回路ＰＤＣ，ＳＤＣが不可欠になる。
【００５６】
以上のようにこの実施の形態によれば、ビット線方向に隣接する二つのセルアレイがそれらの間に配置されたセンスアンプ回路を共有して、論理的に１メモリプレーンとなる。従来の方式では、１メモリプレーン内をビット線が連続し、その一端にセンスアンプ回路が接続される。従って、メモリプレーンの容量が大きくなると、ビット線容量の増大により、読み出しや書き込みの高速性が損なわれる。これに対してこの実施の形態では、１メモリプレーンが二つの物理的に独立したセルアレイで構成されるから、メモリ容量が同じ場合にビット線容量が約１／２になり、従って高速性能が得られる。
【００５７】
更に、二つのセルアレイが論理的に１メモリプレーンであるために、その一方のみに冗長回路を配置して、二つのセルアレイの不良セル救済が可能である。また、二つのセルアレイの一方のみに初期設定データを記憶して、メモリチップの動作条件初期化が可能になる。
【００５８】
図９は、メモリ容量を更に大きくした実施の形態におけるメモリコアの模式的レイアウトを、図１と対応させて示している。即ちこの実施の形態では、センスアンプ回路４がセルアレイ（ＣＡ０，ＣＡ２）と（ＣＡ１，ＣＡ３）との間で共有されているだけでなく、ロウデコーダ２がセルアレイ（ＣＡ０，ＣＡ１）と（ＣＡ２，ＣＡ３）との間で共有されている。
【００５９】
このとき、ロウデコーダ２内の駆動信号線２４とブロック選択信号線２５は、センスアンプ回路４の領域を横切って連続するように配置される。これにより、４つのセルアレイＣＡ０−ＣＡ３を論理的に１メモリプレーンとして扱うことができる。
【００６０】
先の実施の形態と同様に、センスアンプ回路４を共有するセルアレイ（ＣＡ０，ＣＡ２）と（ＣＡ１，ＣＡ３）とは、同時に読み出し又は書き込みが行われることはない。言い換えれば、図９において、セルアレイＣＡ０内のワード線ＷＬａとセルアレイＣＡ１内のワード線ＷＬｂが同時に活性化されることはなく、同様にセルアレイＣＡ２内のワード線ＷＬｃとセルアレイＣＡ３内のワード線ＷＬｄが同時に活性化されることはない。
【００６１】
これに対して、セルアレイＣＡ０内のワード線ＷＬａと、セルアレイＣＡ２内のワード線ＷＬｃとは同時に活性化することができ、同様に、セルアレイＣＡ１内のワード線ＷＬｂと、セルアレイＣＡ３内のワード線ＷＬｄとは同時に活性化することができる。
【００６２】
この実施の形態によると、セルアレイのワード線長を１／２にしたと等価になる。従って、大容量フラッシュメモリのビット線容量の低減に加えて、ワード線容量の低減の効果が得られる。ワード線容量の低減は、ワード線の電圧遷移を高速にし、従って読み出し及び書き込みの高速化を可能とする。
【００６３】
図１０は、図９に示した構成の二つのメモリコアＣＯＲＥ０，ＣＯＲＥ１を配置した実施の形態の模式的レイアウトである。全ブロックに共通のドライバセット２３とブロックデコーダ２２は、二つのメモリコアＣＯＲＥ０，１の間の周辺回路領域９１に配置される。これらのドライバセット２３及びブロックデコーダ２２の出力線である駆動信号線２４とブロック選択信号線２５は、センスアンプ回路４の領域を通過して、各メモリコアＣＯＲＥ０，１の中央部に形成されたロウデコーダ２の領域に導かれる。
【００６４】
この実施の形態により、高速動作が可能な大容量フラッシュメモリが得られる。
【００６５】
図１１は、２つのセルアレイＣＡ０，ＣＡ１に対してセンスアンプ回路４（４ａ，４ｂ，４ｃ）を分散配置した他の実施の形態を示している。即ち、セルアレイＣＡ０，ＣＡ１の間にあってこれらが共有するセンスアンプ回路４ａには、例えばセルアレイＣＡ０，ＣＡ１の奇数番ビット線が接続される。セルアレイＣＡ０，ＣＡ１の偶数番ビット線に接続されるセンスアンプ回路４ａ，４ｂはセンスアンプ回路４ａと反対側の端部に配置される。
【００６６】
この様なセンスアンプ回路配置は、セルアレイＣＡ０，ＣＡ１の間に全センスアンプユニットを配置することが困難である程にビット線ピッチが微細化された場合に有効である。
【図面の簡単な説明】
【００６７】
【図１】一実施の形態によるフラッシュメモリのメモリコアの模式的レイアウトを示す図である。
【図２】同フラッシュメモリの機能ブロック構成を示す図である。
【図３】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図４】同フラッシュメモリのブロックアドレス割り付け法を示す図である。
【図５】同フラッシュメモリのビット線選択信号発生回路の構成を示す図である。
【図６】同フラッシュメモリのロウデコーダの構成を示す図である。
【図７】同ロウデコーダの具体構成を示す図である。
【図８】同フラッシュメモリのセンスアンプユニットの構成を示す図である。
【図９】他の実施の形態によるフラッシュメモリのメモリコアのレイアウトを示す図である。
【図１０】更に他の実施の形態によるフラッシュメモリのメモリコアのレイアウトを示す図である。
【図１１】更に他の実施の形態によるフラッシュメモリのセンスアンプ回路レイアウトを示す図である。
【符号の説明】
【００６８】
１…メモリセルアレイ、ＣＡ０，ＣＡ１，ＣＡ２，ＣＡ３…セルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…センスアンプ回路、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…コントローラ、８ａ，８ｂ…データレジスタ、９…高電圧発生回路、１０…ステータスレジスタ、１１…データバス、１２…アドレス一致検出回路、２１…ページデコーダ、２２…ブロックデコーダ、２３…ドライバセット、２４…駆動信号線、２５…ブロック選択線、２６…転送トランジスタアレイ、２７…冗長ブロックデコーダ、３１…ビット線選択信号発生回路、４１…センスアンプアレイ、４２ａ，４２ｂ…ビット線選択回路。
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭフラッシュメモリのうち特にＮＡＮＤ型フラッシュメモリは、単位セル面積が小さいため、大容量化が容易であるという特長を持つ。また、ＮＡＮＤ型フラッシュメモリはページバッファを備えて、ページ単位のデータ読み出し及び書き込みを行うことにより、高速の読み出し及び書き込みを可能としている。
【０００３】
一般にフラッシュメモリを大容量化し、更に必要ならデータ読み出しと書き込みの同時実行を可能とするために、メモリチップ内に互いに物理的に独立の複数のメモリプレーン（メモリコア）を配置することが行われる。各メモリプレーンのワード線及びビット線は、他のメモリプレーンのそれと連続しない。従って、メモリプレーン毎にロウ及びカラム選択のためのデコード回路が設けられる（例えば、特許文献１参照）。
【０００４】
また、フラッシュメモリのセルアレイのビット線データを検出するセンスアンプ回路は、通常セルアレイのビット線方向の一方の端部に配置される。従ってセルアレイの大容量化により、ビット線容量が大きな負荷となり、高速性能が損なわれる。
【特許文献１】特開２００１−３２５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、高速性能の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体記憶装置は、
それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、
前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、
前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する。
【発明の効果】
【０００７】
この発明によれば、高速性能の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコアの模式的なレイアウトを示し、図２は機能ブロック構成を示し、図３はメモリセルアレイの等価回路構成を示している。
【００１０】
メモリセルアレイ１は、図１及び図３に示すように、センスアンプ回路４を挟んでこれを共有するように配置された二つのセルアレイＣＡ０，ＣＡ１をする。二つのセルアレイＣＡ０，ＣＡ１は互いに物理的に独立である。即ち、ワード線、ビット線共にセルアレイＣＡ０，ＣＡ１にまたがって連続することはない。この様なセルアレイＣＡ０，ＣＡ１がビット線ＢＬの方向に並び、それらの間に共有センスアンプ回路４が配置される。
【００１１】
セルアレイＣＡ０，ＣＡ１はそれぞれ複数ブロックＢＬＫ０−ＢＬＫｎ−１，ＢＬＫｎ−ＢＬＫ２ｎにより構成される。これらのセルアレイＣＡ０，ＣＡ１のワード線ＷＬ方向の一方の端部に、ワード線選択を行うロウデコーダ２が配置される。
【００１２】
図３は、各セルアレイＣＡ０，ＣＡ１の一つずつのブロックＢＬＫの具体的構成を示している。各セルアレイは、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数個（図３の場合、３２個）の電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１，Ｓ２を有する。
【００１３】
メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線と並行する選択ゲート線ＳＧ１，ＳＧ２に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１４】
カラムデコーダ３はメモリセルアレイ１のビット線選択を行う。データ読み出し時、センスアンプ回路４に読み出されたデータは、データバス１１を介し、Ｉ／Ｏバッファ５を介して外部入出力端子Ｉ／Ｏに出力される。データ書き込み時、外部メモリコントローラから入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ５を介し、データバス１１を介してセンスアンプ回路４にロードされる。
【００１５】
入出力端子Ｉ／Ｏから供給されるコマンドは内部コントローラ７でデコードされ、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ３に転送される。
【００１６】
コントローラ７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００１７】
ステータスレジスタ１０は、チップがレディ状態にあるか、ビジー状態にあるかを示すレディ／ビジー信号Ｒ／Ｂがセットされ、これがチップ外部に出力されるようになっている。動作モードに応じて、電源電圧より高い種々の高電圧を発生するために、高電圧発生回路９が設けられている。高電圧発生回路９はコントローラ７により制御される。
【００１８】
センスアンプ回路４は、図３に示すように、センスアンプユニットＳＡＵを配列したセンスアンプアレイ４１と、各センスアンプユニットＳＡＵとセルアレイＣＡ０，ＣＡ１のビット線との接続を選択するビット線選択回路４２ａ，４２ｂを有する。
【００１９】
一つのセンスアンプユニットＳＡＵ（ｋ）（ｋ＝０，１，２，…）は、セルアレイＣＡ０の隣接する２ビット線ＢＬｋ０，ＢＬｋ１と、セルアレイＣＡ１の隣接する２ビット線ＢＬｋ２，ＢＬｋ３の中のいずれか一つに接続される。即ちビット線選択回路４２ａ，４２ｂは、選択信号ＢＳ０−ＢＳ３により制御されるビット線選択トランジスタＱＳ０−ＱＳ３を有する。これらの選択トランジスタＱＳ０−ＱＳ３により、セルアレイＣＡ０側の偶数番ビット線ＢＬｋ０又は奇数番ビット線ＢＬｋ１、或いはセルアレイＣＡ１側の偶数番ビット線ＢＬｋ２又は奇数番ビット線ＢＬｋ３のいずれか一つがセンスアンプユニットＳＡＵ（ｋ）に接続される。
【００２０】
図３の共有センスアンプ方式では、セルアレイＣＡ０，ＣＡ１の一方のみが選択される。各セルアレイは、１ワード線と偶数番ビット線とにより選択されるメモリセルの集合が一つのセクタとなり、同ワード線と奇数番ビット線により選択されるメモリセルの集合が他のセクタとなる。２値データ記憶方式では、１セクタが読み出し及び書き込みの単位である１ページとなる。４値データ記憶方式では、１セクタが２ページ（下位ページと上位ページ）となる。
【００２１】
この実施の形態では、図１に示すセンスアンプ回路４を共有する二つのセルアレイＣＡ０，ＣＡ１は、論理的に１メモリプレーンとなる。そして、二つのセルアレイＣＡ０，ＣＡ１のいずれの不良セルについても置換可能な冗長回路がセルアレイＣＡ０，ＣＡ１の一方側に配置される。具体的に図１では、セルアレイＣＡ１側のブロックＢＬＫ２ｎが、冗長回路としてのブロック（即ち冗長ブロック）Ｒ／Ｄ−ＢＬＫである。
【００２２】
ロウデコーダ２は、ノーマルブロックＢＬＫ０−ＢＬＫ２ｎ−１を選択するノーマルロウデコーダＲＤＥＣと、冗長ブロックＢＬＫ２ｎを選択する冗長ロウデコーダＲ／Ｄ−ＲＤＥＣを有する。
【００２３】
二つのセルアレイＣＡ０，ＣＡ１が論理的に１メモリプレーンであるということは、二つのセルアレイＣＡ０，ＣＡ１に対して外部的な論理アドレスが連続して割り付けられることを意味する。例えば、セルアレイＣＡ０，ＣＡ１がそれぞれ４ブロックの場合を例に挙げれば、ブロックアドレスＢＡ＝（Ｂ２，Ｂ１，Ｂ０）は、図４に示すように割り付けられる。
【００２４】
ブロックアドレスの最上位ビットＢ２は、セルアレイＣＡ０，ＣＡ１のいずれが選択されるかを示す。従って図５に示すように、この最上位ビットＢ２はビット線選択信号発生回路３１に利用される。
【００２５】
信号発生回路３１は、ブロックアドレスの最上位ビットＢ２とセクタ選択信号ＳＥとの論理により一つが活性になるＮＡＮＤゲートＧ０−Ｇ３を用いて構成される。これにより、ビット線選択信号ＢＳ０−ＢＳ３のいずれか一つが“Ｈ”（選択状態）になる。
【００２６】
この実施の形態では、セルアレイＣＡ１側に配置した冗長ブロックＲ／Ｄ−ＢＬＫがセルアレイＣＡ０，ＣＡ１の不良救済に用いられる。従って、セルアレイＣＡ０の選択ブロックに代わって冗長ブロックＲ／Ｄ−ＢＬＫを用いるためには、センスアンプ回路４の接続切り換えも必要である。そのために、図５に示すように、選択信号発生回路３１の出力部に、後述する置換制御信号ＲＰによって制御されるＮＯＲゲートＧ１０−Ｇ１３及びＯＲゲートＧ１４，Ｇ１５を用いたセンスアンプ切り換え回路３２が用意されている。
【００２７】
セルアレイＣＡ０が選択されて不良ブロック置換がない場合（ＲＰ＝“Ｌ”）は、ＮＯＲゲートＧ１０，Ｇ１１が活性であり、ＮＡＮＤゲートＧ０，Ｇ１のいずれかが“Ｌ”出力であり、選択信号ＢＳ０，ＢＳ１のいずれかが“Ｈ”になる。セルアレイＣＡ０の不良ブロックが選択された場合は、ＮＯＲゲートＧ１２，Ｇ１３が活性になる。これにより、ＮＡＮＤゲートＧ０又はＧ１の“Ｌ”出力は、このＮＯＲゲートＧ１２又はＧ１３を通って、セルアレイＣＡ１側のビット線を選択する選択信号ＢＳ２又はＢＳ３が“Ｈ”になる。
【００２８】
セルアレイＣＡ１が選択されていて不良ブロック置換が行われる場合には、センスアンプ回路接続の切り換えは必要がない。このとき、ＮＡＮＤゲートＧ２又はＧ３の“Ｌ”出力は、置換制御信号ＲＰの“Ｌ”，“Ｈ”に拘わらず、インバータで反転され、ＯＲゲートＧ１４又はＧ１５を通って、選択信号ＢＳ２又はＢＳ３の“Ｈ”出力となる。
【００２９】
なお、図１の例では、セルアレイＣＡ０，ＣＡ１のノーマルブロック数が共にｎであり、２×ｎのノーマルブロックに対して一つの冗長ブロックＲ／Ｄ−ＢＬＫが用意されているが、二つのセルアレイのノーマルブロック数が異なってもよいし、また冗長ブロック数が２以上の場合もある。
【００３０】
また、図１に示すように、１メモリプレーンとされる２セルアレイＣＡ０，ＣＡ１の一方の、例えばブロックＢＬＫ０が初期設定データ記憶領域（ブートブロックやＲＯＭフューズブロック）として用いられる。即ち、このブロックＢＬＫ０には、メモリチップ毎に最適条件に設定された初期設定データが出荷時に書き込まれる。初期設定データは、書き込み電圧その他の電圧調整データや書き込みサイクル数（ループ数）調整データ等、システムの起動及び動作条件に必要な情報、不良セルの置換に用いられる不良アドレス情報、チップＩＤ情報等を含む。
【００３１】
このブロックＢＬＫ０の初期設定データは、例えば電源投入後自動的に読み出されて、図２に示すデータレジスタ８ａ，８ｂ等にセットされる。ここでは、データレジスタ８ａは、各種調整データを記憶するものであり、データレジスタ８ｂは、不良アドレスデータを記憶するものである。
【００３２】
データレジスタ８ａにセットされた初期設定データにより、メモリチップの動作条件が規定される。またアドレス一致検出回路１２により、入力アドレスとデータレジスタ８ｂにセットされた不良アドレスと一致検出が行われ、一致検出がなされると、置換制御信号ＲＰ（＝“Ｈ”）が出力される。置換制御信号ＲＰは例えば、ロウデコーダ２のノーマルロウデコーダ部ＲＤＥＣを非活性にし、代わって冗長ロウデコーダＲ／Ｄ−ＲＤＥＣを活性にする制御を行う。
【００３３】
図６及び図７は、二つのセルアレイＣＡ０，ＣＡ１を論理的に１メモリプレーンとして扱うことを可能とするロウデコーダ２の具体的な構成を示している。ロウデコーダ２は、セルアレイＣＡ０，ＣＡ１のブロック毎に、そのワード線方向の一端部に配置された、ワード線及び選択ゲート線に動作モードに応じて必要な駆動信号を転送するための転送トランジスタアレイ２６を有する。転送トランジスタアレイ２６は、２０Ｖ程度の書き込み電圧Ｖｐｇｍ等に耐えられる高耐圧トランジスタにより構成されている。
【００３４】
ドライバセット２３は、セルアレイＣＡ０，ＣＡ１の全ブロックに共通に用いられる、選択ゲート線ＳＧ１，ＳＧ２を駆動するための選択ゲート線ドライバＳＧＤ−ＤＲＶ，ＳＤＳ−ＤＲＶ及びワード線ＷＬ０−ＷＬ３１を駆動するためのワード線ドライバＣＧ０−ＤＲＶ〜ＣＧ３１−ＤＲＶを有する。
【００３５】
ドライバセット２３の各ドライバは、ブロック内のページ選択を行うページデコーダ２１の出力及び高電圧発生回路９の出力ＶＰを受けて、動作モード及び選択ページに応じて必要な駆動電圧を駆動信号線２４に出力し、これがセルアレイＣＡ０，ＣＡ１の全ブロックの転送トランジスタアレイ２６に供給される。
【００３６】
全ブロックのうち、一つの転送トランジスタアレイ２６を選択するのが、ブロックアドレスをデコードするブロックデコーダ２２である。このブロックデコーダ２２にも高電圧発生回路９の高電圧ＶＰが供給され、動作モードに応じて転送トランジスタアレイ２６を駆動するに必要な電圧レベルのブロック選択信号が発生される。このブロックデコーダ２２の出力線であるブロック選択信号線２５がそれぞれ、ブロックＢＬＫ０−ＢＬＫ２ｎ−１の転送トランジスタアレイ２６の共通ゲート端子ＴＧに接続される。
【００３７】
これにより、ドライバセット２３から出力される駆動信号は、ブロックデコーダ２２により選択されたブロック内のワード線及び選択ゲート線に与えられる。
【００３８】
セルアレイＣＡ１側の冗長ブロックＢＬＫ２ｎの転送トランジスタアレイ２６は、アドレス一致検出回路１２の置換制御信号ＲＰにより活性化される冗長ブロックデコーダ２７の出力により駆動される。即ち不良アドレスが入力されたときに置換制御信号ＲＰ（＝“Ｈ”）が出力され、これによりブロックデコーダ２２が非活性になり、代わって冗長ブロックデコーダ２７が活性になる。この結果、不良ブロックに代わって冗長ブロックＢＬＫ２ｎが選択される。
【００３９】
図８は、センスアンプ回路４のなかの１センスユニットＳＡＵの構成を示している。ビット線選択回路４１ａ，４１ｂを介してビット線ＢＬに接続されるノードＳＡＢＬは、クランプ用ＮＭＯＳトランジスタＱ１を介してセンスノードＴＤＣに接続されている。このトランジスタＱ１は、データ読み出し時、ビット線電圧をクランプする動作と、セルデータに応じたビット線電圧を検出するプリセンスアンプの働きをし、データ書き込み時は書き込みデータに応じた電圧をビット線に転送する動作を行う。
【００４０】
センスノードＴＤＣには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。このプリチャージ用トランジスタＱ２はデータ読み出し時、ビット線を所定電圧にプリチャージするために用いられる。
【００４１】
センスノードＴＤＣには、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介して二つのデータ記憶回路（データラッチ）ＰＤＣ，ＳＤＣが接続されている。これらのデータ記憶回路ＰＤＣ，ＳＤＣは動作モードに応じて使い分けられる。例えば、データ記憶回路ＳＤＣは、外部Ｉ／Ｏ端子との間で読み出し及び書き込みデータの授受に利用されるデータラッチである。従ってそのデータノードＮ１１，Ｎ１２は、カラム選択ゲートトランジスタＱ３１，Ｑ３２を介してデータ線ＤＬ，ＤＬｎに接続される。
【００４２】
また、データ記憶回路ＰＤＣは、データ書き込み時にビット線電圧を決める書き込みデータを保持する。即ちデータ書き込み時は、外部から供給される書き込みデータが、データ記憶回路ＳＤＣにロードされた後、データ記憶回路ＰＤＣに転送されて保持される。
【００４３】
このデータラッチＰＤＣが保持する書き込みデータに応じて、ビット線制御電圧が決定され、更にＮＡＮＤセルユニットのチャネル電圧が決定される。そして、書き込み電圧印加と書き込み状態を確認するベリファイ読み出しとからなる書き込みサイクルが実行される。またデータ記憶回路ＰＤＣは、データ読み出し時センスノードＴＤＣに読み出されたデータを保持する。
【００４４】
各書き込みサイクルでは、ビット毎の書き込みベリファイを行い、次の書き込みサイクルの書き込みデータを決定する。そのために、データ記憶回路ＰＤＣのデータノードＮ１とセンスノードＴＤＣの間に、書き込みデータを一時記憶する、もう一つのデータ記憶回路ＤＤＣが設けられている。ＮＭＯＳトランジスタＱ６のゲートＮ３がこのデータ記憶回路ＤＤＣの記憶ノードである。
【００４５】
データノードＮ１とデータ記憶ノードＮ３との間に、データラッチ３１のデータを転送するための転送用ＮＭＯＳトランジスタＱ５が配置されている。トランジスタＱ６とセンスノードＴＤＣとの間には、データ記憶ノードＮ３のレベルに応じて、センスノードＴＤＣにデータを書き戻すための書き戻し用ＮＭＯＳトランジスタＱ７が配置されている。
【００４６】
書き込みベリファイの読み出し結果に基づいて、１ページデータの書き込み完了を検出するために、ベリファイチェック回路ＶＣＫが設けられている。
【００４７】
このセンスアンプユニット構成に着目して、この実施の形態のフラッシュメモリの動作を簡単に説明する。
【００４８】
データ書き込みは、書き込み電圧印加と書き込みベリファイの繰り返しにより行われる。書き込み時、データ記憶回路ＰＤＣの書き込みデータは、次のように設定される。即ちセルのしきい値電圧を正方向に変化させる“０”書き込みデータは、Ｎ１＝“Ｈ”として、セルのしきい値電圧を負の状態（消去状態）のまま保持する“１”書き込みデータ（即ち書き込み禁止）は、Ｎ１＝“Ｌ”としてセットされる。
【００４９】
この書き込みデータに基づいて、ＮＡＮＤセルチャネルの電位が制御される。そして、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加すると、“０”書き込みセルでは浮遊ゲートに電子が注入され、“１”書き込みセルでは電子注入が生じない。
【００５０】
書き込みベリファイ読み出しでは、確認すべきデータしきい値電圧分布の下限値に相当する“ベリファイ電圧”を選択ワード線に与えて、プリチャージされたビット線が選択セルにより放電されるか否かを検出する。“０”書き込みがなされたセルはワード線に与えられるベリファイ電圧でオンせず、ビット線が放電されない。従って、ＴＤＣ＝“Ｈ”なるデータとして読み出され、以後“１”書き込み（書き込み禁止）とされる。
【００５１】
これに対して、“０”書き込みが不十分であるか、又は“１”データのセルではビット線が放電されて、これが“Ｌ”データとして読み出される。そして、次の書き込みサイクルでは、データ記憶回路ＤＤＣが保持する前サイクルの書き込みデータに基づいて、“０”書き込み不十分のセルに対してのみ再度“０”書き込みが行われるように、データ記憶回路ＰＤＣに書き込みデータを書き戻す動作が行われる。
【００５２】
１ページ内の“０”書き込みデータが全て書き込まれると、データ記憶回路ＰＤＣは、データノードＮ１がオール“Ｈ”（オール“１”）状態となるように、制御される。１ページのデータ記憶回路ＰＤＣのオール“１”状態を検出して書き込み完了を判定するために、データ記憶回路ＰＤＣにベリファイ判定回路ＶＣＫが接続されている。
【００５３】
データ読み出しは、選択ブロック内の選択ワード線に読み出し電圧（例えば、０Ｖ）を与え、非選択ワード線にはセルデータよらずメモリセルがオンする読み出しパス電圧を与えて、セル電流が流れるか否かを検出する。通常は、ビット線をプリチャージして、選択セルによりこれが放電されるか否かを検出することによって、データを判定する。読み出しデータは、データ記憶回路ＰＤＣに保持される。書き込みベリファイ読み出しは、読み出し電圧に代わって前述のようにベリファイ電圧を用いる他、通常の読み出しと同様である。
【００５４】
以上のようなデータ記憶回路ＰＤＣを用いた書き込み及び読み出しの動作は、２値記憶方式、４値記憶方式いずれの場合も、基本的に同じである。いずれも上述した書き込み動作、即ちしきい値電圧を上昇させる“０”書き込みとしきい値電圧を維持する“１”書き込み（書き込み禁止）とを利用する。また読み出し動作も基本的に、“０”，“１”判定である。
【００５５】
２値記憶方式の場合には、原理的にデータ記憶回路ＰＤＣ，ＳＤＣのいずれか一方のみがあれば書き込み及び読み出しが可能である。４値データ記憶方式では、１セルが２ビット記憶を行うために、データ書き込みに下位ページ書き込みと上位ページ書き込みが必要であり、そのために二つのデータ記憶回路ＰＤＣ，ＳＤＣが不可欠になる。
【００５６】
以上のようにこの実施の形態によれば、ビット線方向に隣接する二つのセルアレイがそれらの間に配置されたセンスアンプ回路を共有して、論理的に１メモリプレーンとなる。従来の方式では、１メモリプレーン内をビット線が連続し、その一端にセンスアンプ回路が接続される。従って、メモリプレーンの容量が大きくなると、ビット線容量の増大により、読み出しや書き込みの高速性が損なわれる。これに対してこの実施の形態では、１メモリプレーンが二つの物理的に独立したセルアレイで構成されるから、メモリ容量が同じ場合にビット線容量が約１／２になり、従って高速性能が得られる。
【００５７】
更に、二つのセルアレイが論理的に１メモリプレーンであるために、その一方のみに冗長回路を配置して、二つのセルアレイの不良セル救済が可能である。また、二つのセルアレイの一方のみに初期設定データを記憶して、メモリチップの動作条件初期化が可能になる。
【００５８】
図９は、メモリ容量を更に大きくした実施の形態におけるメモリコアの模式的レイアウトを、図１と対応させて示している。即ちこの実施の形態では、センスアンプ回路４がセルアレイ（ＣＡ０，ＣＡ２）と（ＣＡ１，ＣＡ３）との間で共有されているだけでなく、ロウデコーダ２がセルアレイ（ＣＡ０，ＣＡ１）と（ＣＡ２，ＣＡ３）との間で共有されている。
【００５９】
このとき、ロウデコーダ２内の駆動信号線２４とブロック選択信号線２５は、センスアンプ回路４の領域を横切って連続するように配置される。これにより、４つのセルアレイＣＡ０−ＣＡ３を論理的に１メモリプレーンとして扱うことができる。
【００６０】
先の実施の形態と同様に、センスアンプ回路４を共有するセルアレイ（ＣＡ０，ＣＡ２）と（ＣＡ１，ＣＡ３）とは、同時に読み出し又は書き込みが行われることはない。言い換えれば、図９において、セルアレイＣＡ０内のワード線ＷＬａとセルアレイＣＡ１内のワード線ＷＬｂが同時に活性化されることはなく、同様にセルアレイＣＡ２内のワード線ＷＬｃとセルアレイＣＡ３内のワード線ＷＬｄが同時に活性化されることはない。
【００６１】
これに対して、セルアレイＣＡ０内のワード線ＷＬａと、セルアレイＣＡ２内のワード線ＷＬｃとは同時に活性化することができ、同様に、セルアレイＣＡ１内のワード線ＷＬｂと、セルアレイＣＡ３内のワード線ＷＬｄとは同時に活性化することができる。
【００６２】
この実施の形態によると、セルアレイのワード線長を１／２にしたと等価になる。従って、大容量フラッシュメモリのビット線容量の低減に加えて、ワード線容量の低減の効果が得られる。ワード線容量の低減は、ワード線の電圧遷移を高速にし、従って読み出し及び書き込みの高速化を可能とする。
【００６３】
図１０は、図９に示した構成の二つのメモリコアＣＯＲＥ０，ＣＯＲＥ１を配置した実施の形態の模式的レイアウトである。全ブロックに共通のドライバセット２３とブロックデコーダ２２は、二つのメモリコアＣＯＲＥ０，１の間の周辺回路領域９１に配置される。これらのドライバセット２３及びブロックデコーダ２２の出力線である駆動信号線２４とブロック選択信号線２５は、センスアンプ回路４の領域を通過して、各メモリコアＣＯＲＥ０，１の中央部に形成されたロウデコーダ２の領域に導かれる。
【００６４】
この実施の形態により、高速動作が可能な大容量フラッシュメモリが得られる。
【００６５】
図１１は、２つのセルアレイＣＡ０，ＣＡ１に対してセンスアンプ回路４（４ａ，４ｂ，４ｃ）を分散配置した他の実施の形態を示している。即ち、セルアレイＣＡ０，ＣＡ１の間にあってこれらが共有するセンスアンプ回路４ａには、例えばセルアレイＣＡ０，ＣＡ１の奇数番ビット線が接続される。セルアレイＣＡ０，ＣＡ１の偶数番ビット線に接続されるセンスアンプ回路４ａ，４ｂはセンスアンプ回路４ａと反対側の端部に配置される。
【００６６】
この様なセンスアンプ回路配置は、セルアレイＣＡ０，ＣＡ１の間に全センスアンプユニットを配置することが困難である程にビット線ピッチが微細化された場合に有効である。
【図面の簡単な説明】
【００６７】
【図１】一実施の形態によるフラッシュメモリのメモリコアの模式的レイアウトを示す図である。
【図２】同フラッシュメモリの機能ブロック構成を示す図である。
【図３】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図４】同フラッシュメモリのブロックアドレス割り付け法を示す図である。
【図５】同フラッシュメモリのビット線選択信号発生回路の構成を示す図である。
【図６】同フラッシュメモリのロウデコーダの構成を示す図である。
【図７】同ロウデコーダの具体構成を示す図である。
【図８】同フラッシュメモリのセンスアンプユニットの構成を示す図である。
【図９】他の実施の形態によるフラッシュメモリのメモリコアのレイアウトを示す図である。
【図１０】更に他の実施の形態によるフラッシュメモリのメモリコアのレイアウトを示す図である。
【図１１】更に他の実施の形態によるフラッシュメモリのセンスアンプ回路レイアウトを示す図である。
【符号の説明】
【００６８】
１…メモリセルアレイ、ＣＡ０，ＣＡ１，ＣＡ２，ＣＡ３…セルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…センスアンプ回路、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…コントローラ、８ａ，８ｂ…データレジスタ、９…高電圧発生回路、１０…ステータスレジスタ、１１…データバス、１２…アドレス一致検出回路、２１…ページデコーダ、２２…ブロックデコーダ、２３…ドライバセット、２４…駆動信号線、２５…ブロック選択線、２６…転送トランジスタアレイ、２７…冗長ブロックデコーダ、３１…ビット線選択信号発生回路、４１…センスアンプアレイ、４２ａ，４２ｂ…ビット線選択回路。
【特許請求の範囲】
【請求項１】
それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、
前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、
前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のセルアレイの不良メモリセルを救済するために第１及び第２のセルアレイの一方側に配置された冗長回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１及び第２のセルアレイの一方に書き込まれた初期設定データが読み出されて保持される初期設定データ記憶回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１及び第２のセルアレイは、それぞれが複数ワード線を含む複数ブロックにより構成され、
前記デコード回路は、
前記第１及び第２のセルアレイの各ブロックのワード線方向の端部に配置された、ブロック内にワード線駆動電圧を転送するための転送トランジスタアレイと、
ブロックアドレスをデコードして、前記転送トランジスタアレイを選択的に駆動するためのブロックデコーダと、
前記第１及び第２のセルアレイの各ブロックに共通に用いられる、ブロック内のワード線にそれぞれ与えられるべきワード線駆動電圧を出力するための１セットのワード線ドライバと、
前記ワード線ドライバから前記各転送トランジスタアレイまで前記ワード線駆動信号を転送するための駆動信号線とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記センスアンプ回路は、
第１及び第２のセルアレイのいずれかのビット線に選択的に接続される複数のセンスアンプユニットが配列されたセンスアンプアレイと、
前記センスアンプアレイの各センスアンプユニットと前記第１及び第２のセルアレイのビット線との接続を選択するためのビット線選択回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１】
それぞれ電気的書き換え可能な不揮発性メモリセルが配列され、セルデータを転送するビット線の方向に並んで配置された、互いに物理的に独立した第１及び第２のセルアレイと、
前記第１及び第２のセルアレイの間に配置されてそれらにより共有されるセンスアンプ回路と、
前記第１及び第２のセルアレイにそれらが論理的に１メモリプレーンとなるように割り付けられたアドレスをデコードして前記第１及び第２のセルアレイのメモリセル選択を行うデコード回路とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のセルアレイの不良メモリセルを救済するために第１及び第２のセルアレイの一方側に配置された冗長回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１及び第２のセルアレイの一方に書き込まれた初期設定データが読み出されて保持される初期設定データ記憶回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１及び第２のセルアレイは、それぞれが複数ワード線を含む複数ブロックにより構成され、
前記デコード回路は、
前記第１及び第２のセルアレイの各ブロックのワード線方向の端部に配置された、ブロック内にワード線駆動電圧を転送するための転送トランジスタアレイと、
ブロックアドレスをデコードして、前記転送トランジスタアレイを選択的に駆動するためのブロックデコーダと、
前記第１及び第２のセルアレイの各ブロックに共通に用いられる、ブロック内のワード線にそれぞれ与えられるべきワード線駆動電圧を出力するための１セットのワード線ドライバと、
前記ワード線ドライバから前記各転送トランジスタアレイまで前記ワード線駆動信号を転送するための駆動信号線とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記センスアンプ回路は、
第１及び第２のセルアレイのいずれかのビット線に選択的に接続される複数のセンスアンプユニットが配列されたセンスアンプアレイと、
前記センスアンプアレイの各センスアンプユニットと前記第１及び第２のセルアレイのビット線との接続を選択するためのビット線選択回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−２５２６２４（Ｐ２００６−２５２６２４Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６４９１５（Ｐ２００５−６４９１５）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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