半導体記憶装置
【課題】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体モジュールの内部ノードにアクセスするための外部端子を設けると、モジ
ュールの小型化が妨げられる場合があった。この課題を解決するために、例えばスイッチ
の複数の入力端子はそれぞれ、半導体モジュール内の対応する内部ノードと接続され、出
力端子は外部端子として設けられたモニタ端子と接続されることが知られている。このス
イッチは、複数の入力端子のうち選択されたいずれかと出力端子の間を導通させることで
、モジュールの小型化を図る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６２２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、メモリ部と、前記メモリ部に接続されるコント
ローラ部と、前記コントローラ部に接続される第１入出力部と、前記メモリ部と前記コン
トローラ部の間のノードに電気的に接続され、前記第１入出力部とは異なる第２入出力部
とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を示すブロック図。
【図２】第１実施形態のメモリ部を示すブロック図。
【図３】第１実施形態のメモリセルの閾値分布を示す図。
【図４】第１実施形態の第１入出力部と第２入出力部のパッケージ構造を示す断面図。
【図５】図４のうち、第２端子４００Ａ〜４００Ｅと保護膜７００を拡大図。
【図６】変形例１の第１入出力部と第２入出力部のパッケージ構造を示す断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図に
わたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１乃至図３を用いて説明する。図１
に示すように、半導体記憶装置は、メモリ部（例えば、ＮＡＮＤ型）１００と、メモリ部
１００全体を制御するコントローラ２００と、第１入出力部３００と、第２入出力部４０
０を有する。
【０００９】
＜メモリ部＞
本実施形態のメモリ部１００について、図２及び図３を用いて説明する。なお、説明の
便宜上、メモリ部１００は、複数のＮＡＮＤ型フラッシュメモリ（半導体チップ）を有す
る。図２では、ＮＡＮＤ型フラッシュメモリそれぞれの構成を示した。
【００１０】
１．全体構成
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデー
タ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８を有する。
【００１１】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮ
Ｄストリング１０の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１２】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１３】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１４】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置
されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタ
ＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイ
ン領域に接続されている。
【００１５】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の
簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線
ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジス
タＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。
以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括し
てビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬ
に共通接続される。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１７】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図３は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１８】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００１９】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００２０】
１−３．ロウデコーダ２について
図２に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデ
コーダ２０それぞれに対応するブロックＢＬＫが不良ブロックであるか否かを示すデータ
を保持する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２
３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これに
より、ブロックデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ
２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドラ
イバ回路３から与えられた電圧をそれぞれ転送する。
【００２１】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２２】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２３】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２４】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、
データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択
トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベル
であった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２５】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２６】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２７】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２８】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００２９】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００３０】
また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された
制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホス
トからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。
【００３１】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００３２】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３３】
１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８内の所望のラッチ回路を選択する。
【００３４】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアド
レスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給さ
れるようにしてもよい。
【００３５】
＜コントローラ＞
図１に戻って、本実施形態のコントローラ２００について説明する。
【００３６】
図１に示すように、コントローラ２００は、メモリ部１００全体を制御する機能を有す
る。コントローラ２００は、配線５００Ａ〜５００Ｄを介してメモリ部１００と接続され
る。コントローラ２００は、例えば外部ホストとデータの授受を行うホストインターフェ
ースと、ＭＰＵと、ＣＰＲＭ（Copy Protection for Prerecorded Media）用回路と、Ｒ
ＯＭと、ＲＡＭと、及びメモリ部１００とデータの授受を行うメモリインターフェースを
有する。
【００３７】
＜第１入出力部＞
図１に戻って、本実施形態の第１入出力部３００について説明する。この第１入出力部
３００は、コントローラ２００に接続される。第１入出力部３００は、複数の入出力端子
（第１端子とも呼ぶ）３００Ａ〜３００Ｄを有する。この第１端子（Ｉ／Ｏ端子を含む）
３００Ａ〜３００Ｄから、例えばコマンド、アドレス、データ、チップイネーブル信号／
ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディビジー信
号ＲＹ／ＢＹその他の外部制御信号は入出力される。
【００３８】
＜第２入出力部＞
本実施形態の第２入出力部４００について説明する。この第２入出力部４００は、メモ
リ部１００に対して、コントローラ２００を介さずに直接データの授受を制御するための
機能を有する。
【００３９】
第２入出力部４００は、メモリ部１００とコントローラ２００との間に形成された配線
５００Ａ〜５００Ｄに接続される。第２入出力部４００は、複数の入出力端子（第２端子
とも呼ぶ）４００Ａ〜４００Ｅを有する。第２端子４００Ａは配線５００Ａに接続され、
第２端子４００Ｂは配線５００Ｂに接続され、第２端子４００Ｃは配線５００Ｃに接続さ
れ、第２端子４００Ｄは配線５００Ｄに接続される。第２端子４００Ｅは直接メモリ部１
００に接続される。第２端子４００Ａ〜４００Ｄはメモリ部１００とコントローラ２００
に共通に接続される。
【００４０】
この第２端子４００Ａ〜４００Ｄ（Ｉ／Ｏ端子を含む）から、第１端子３００Ａ〜３０
０Ｄと同様に、例えばコマンド、アドレス、データ、チップイネーブル信号／ＣＥ、書き
込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディビジー信号ＲＹ／Ｂ
Ｙその他の外部制御信号は入出力される。
【００４１】
第２端子４００Ｅは、メモリ部１００にテストを実行するテスト信号を入力するための
端子である。第２端子４００Ｅは、メモリ部１００に接続されており、コントローラ２０
０に接続されない。メモリ部１００は、テスト信号を受け取ると所望のテストを実行する
。例えば、ワード線ＷＬ間のショートがあるかのテストを実行する。
【００４２】
第２端子４００Ａ〜４００Ｅを用いることで、コントローラ２００を介さずに直接メモ
リ部１００にアクセスすることができる。その結果、コントローラ２００を介さずにメモ
リ部１００にテストを実行でき、メモリ部１００のテスト結果を、第２端子４００Ａ〜４
００Ｅを介して、出力できる。
【００４３】
［第１入出力部と第２入出力部のパッケージ構造］
次に、本実施形態の第１入出力部３００と第２入出力部４００のパッケージ構造につい
て、図４を用いて説明する。説明の便宜上、ＢＧＡ型半導体記憶装置のパッケージ構造を
用いて説明する。ＢＧＡ型半導体記憶装置に限定されることなく、他のタイプの半導体記
憶装置であってもよい。図面の関係上、半田ボールを省略した。
【００４４】
メモリ部１００内の複数の半導体チップ（図示略）とコントローラ２００を所望の下層
配線で接続する。図４では、半導体チップとコントローラ２００の図示を省略したが、こ
れらを下層配線に接続したのちに、モールド樹脂を充填して、硬化する。
【００４５】
この下層配線は、コントローラ２００から第１端子３００Ａ〜３００Ｄまでの配線、配
線５００Ａ〜５００Ｄ、配線５００Ａ〜５００Ｄから第２端子４００Ａ〜４００Ｄまでの
配線、メモリ部１００から第２端子４００Ｅまでの配線の役割を担う。
【００４６】
図４に示す、下層配線（例えばＣｕ配線）は、第１端子３００Ａ〜３００Ｄ、又は第２
端子４００Ａ〜４００Ｅに接続される。下層配線が所望のレイアウトにすることで、第１
端子３００Ａ〜３００Ｄをコントローラ２００に接続し、第２端子４００Ａ〜４００Ｅを
メモリ部１００とコントローラ２００に共通に接続する。
【００４７】
なお、第２端子４００Ｅはメモリ部１００のみに接続する。これも下層配線のレイアウ
トによって、実現する。
【００４８】
図４に示すように、第１端子３００Ａ〜３００Ｄは外部に露出しているが、第２端子４
００Ａ〜４００Ｅは、保護膜７００で被膜される。第２端子４００Ａ〜４００Ｅと保護膜
７００との間に空間が形成される。保護膜７００のうち、第２端子４００Ａ〜４００Ｅを
被膜する部分に、孔８００が形成される。この孔８００は、第２端子４００Ａ〜４００Ｅ
を用いてテストする際に、第２端子４００Ａ〜４００Ｅが損傷することを防止する機能を
有する。また、この孔８００は、第２端子４００Ａ〜４００Ｅと保護膜７００との間に空
間が形成されているため、リフロー等の熱によって、空間内部の空気が膨張し、例えば空
間を形成するソルダーレジストにクラックが入ることを防止する機能も有する。
【００４９】
図５は、図４のうち、第２端子４００Ａ〜４００Ｅと保護膜７００を拡大した図である
。図５に示すように、保護膜７００には、第２端子４００Ａ〜４００Ｅの表面を外部に容
易に露出させるための溝９００を形成する。
【００５０】
第２端子４００Ａ〜４００Ｅを用いてメモリ部１００とデータの授受を行う場合には、
例えば孔８００から保護膜７００に対して外部側に力を加え、保護膜７００を除去して、
第２端子４００Ａ〜４００Ｅの表面を露出させる。溝９００があることで、外部側に加え
る力を軽減できる。
【００５１】
［本実施形態の効果］
以上より、本実施形態の半導体記憶装置は、解析が簡便な半導体記憶装置を提供できる
。
【００５２】
例えば第２端子４００Ａ〜４００Ｅが設けられておらず、コントローラ２００に接続さ
れた第１端子３００Ａ〜３００Ｄのみが半導体記憶装置に設けられており、この第１端子
３００Ａ〜３００Ｄを介してメモリ部１００をテストする場合（比較例）と本実施形態の
半導体記憶装置のメモリ部１００をテストする場合を比較して、本実施形態の半導体記憶
装置の効果を説明する。
【００５３】
比較例の場合には、第１端子３００Ａ〜３００Ｄを介してメモリ部１００のテストをす
る必要がある。したがって、比較例の半導体記憶装置から出力されたテスト結果が不良結
果である場合に、コントローラ２００に不良があるのか、又はメモリ部１００に不良があ
るのか判断できない。このため、コントローラ２００の不良であるか、メモリ部１００の
不良であるかを判断するために、モールド樹脂を剥離し、それぞれに対してテストを実行
する必要がある。
【００５４】
モールド樹脂を剥離し、半導体記憶装置を分解すると、パッケージにクラックが生じる
場合があり、分解前の状態に戻すことができない。
【００５５】
しかしながら、本実施形態の半導体記憶装置では、メモリ部１００から直接データの授
受ができる第２端子４００Ａ〜４００Ｅが設けた。その結果、半導体記憶装置を分解せず
に、メモリ部１００にテストを実行することができる。コントローラ２００に対しても同
様にテストを実行することができる。その結果、パッケージクラックが生じない。したが
って、本実施形態の半導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置
を提供できる。
【００５６】
（変形例１）
本実施形態の変形例１について、図６を用いて説明する。変形例１の半導体記憶装置は
、第１実施形態の半導体記憶装置に対して、第２端子の形状が相違するが、その他の点で
は第１実施形態の半導体記憶装置と同様である。
【００５７】
図６に示すように、第２端子４００Ａ〜４００Ｅは、第１端子３００Ａ〜３００Ｄより
も厚膜で形成される。すなわち、第２端子４００Ａ〜４００Ｅの表面は、第１端子３００
Ａ〜３００Ｄの表面よりも外部側に形成される。
【００５８】
第２端子４００Ａ〜４００Ｅは、保護膜としてソルダーレジスト膜１０００で被膜され
る。
【００５９】
第２端子４００Ａ〜４００Ｅを用いてメモリ部１００とデータの授受を行う場合には、
ソルダーレジスト膜１０００を外部側からエッチバック（例えば、ＣＭＰ）して、第２端
子４００Ａ〜４００Ｅの表面が外部に露出するまで行う。
【００６０】
第２端子４００Ａ〜４００Ｅの表面が露出したのちに、その第２端子４００Ａ〜４００
Ｅを用いてメモリ部１００とデータの授受を行う。
【００６１】
本変形例１の場合であっても、第１実施形態と同様の効果を奏する。すなわち、本実施
形態の半導体記憶装置では、メモリ部１００から直接データの授受ができる第２端子４０
０Ａ〜４００Ｅが設けた。その結果、半導体記憶装置を分解せずに、メモリ部１００にテ
ストを実行することができる。コントローラ２００に対しても同様にテストを実行するこ
とができる。その結果、パッケージクラックが生じない。したがって、本実施形態の 半
導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置を提供できる。
【００６２】
なお、複数の第１端子３００Ａ〜３００Ｄの間に、第２端子４００Ａ〜４００Ｅを形成
するようにしよもよい。この場合にも、第１実施形態と同様の効果を奏する。
【００６３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００６４】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体モジュールの内部ノードにアクセスするための外部端子を設けると、モジ
ュールの小型化が妨げられる場合があった。この課題を解決するために、例えばスイッチ
の複数の入力端子はそれぞれ、半導体モジュール内の対応する内部ノードと接続され、出
力端子は外部端子として設けられたモニタ端子と接続されることが知られている。このス
イッチは、複数の入力端子のうち選択されたいずれかと出力端子の間を導通させることで
、モジュールの小型化を図る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６２２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、メモリ部と、前記メモリ部に接続されるコント
ローラ部と、前記コントローラ部に接続される第１入出力部と、前記メモリ部と前記コン
トローラ部の間のノードに電気的に接続され、前記第１入出力部とは異なる第２入出力部
とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を示すブロック図。
【図２】第１実施形態のメモリ部を示すブロック図。
【図３】第１実施形態のメモリセルの閾値分布を示す図。
【図４】第１実施形態の第１入出力部と第２入出力部のパッケージ構造を示す断面図。
【図５】図４のうち、第２端子４００Ａ〜４００Ｅと保護膜７００を拡大図。
【図６】変形例１の第１入出力部と第２入出力部のパッケージ構造を示す断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図に
わたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１乃至図３を用いて説明する。図１
に示すように、半導体記憶装置は、メモリ部（例えば、ＮＡＮＤ型）１００と、メモリ部
１００全体を制御するコントローラ２００と、第１入出力部３００と、第２入出力部４０
０を有する。
【０００９】
＜メモリ部＞
本実施形態のメモリ部１００について、図２及び図３を用いて説明する。なお、説明の
便宜上、メモリ部１００は、複数のＮＡＮＤ型フラッシュメモリ（半導体チップ）を有す
る。図２では、ＮＡＮＤ型フラッシュメモリそれぞれの構成を示した。
【００１０】
１．全体構成
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデー
タ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８を有する。
【００１１】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮ
Ｄストリング１０の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１２】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１３】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１４】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置
されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタ
ＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイ
ン領域に接続されている。
【００１５】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の
簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線
ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジス
タＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。
以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括し
てビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬ
に共通接続される。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１７】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図３は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１８】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００１９】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００２０】
１−３．ロウデコーダ２について
図２に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデ
コーダ２０それぞれに対応するブロックＢＬＫが不良ブロックであるか否かを示すデータ
を保持する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２
３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これに
より、ブロックデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ
２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドラ
イバ回路３から与えられた電圧をそれぞれ転送する。
【００２１】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２２】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２３】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２４】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、
データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択
トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベル
であった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２５】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２６】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２７】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２８】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００２９】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００３０】
また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された
制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホス
トからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。
【００３１】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００３２】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３３】
１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８内の所望のラッチ回路を選択する。
【００３４】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアド
レスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給さ
れるようにしてもよい。
【００３５】
＜コントローラ＞
図１に戻って、本実施形態のコントローラ２００について説明する。
【００３６】
図１に示すように、コントローラ２００は、メモリ部１００全体を制御する機能を有す
る。コントローラ２００は、配線５００Ａ〜５００Ｄを介してメモリ部１００と接続され
る。コントローラ２００は、例えば外部ホストとデータの授受を行うホストインターフェ
ースと、ＭＰＵと、ＣＰＲＭ（Copy Protection for Prerecorded Media）用回路と、Ｒ
ＯＭと、ＲＡＭと、及びメモリ部１００とデータの授受を行うメモリインターフェースを
有する。
【００３７】
＜第１入出力部＞
図１に戻って、本実施形態の第１入出力部３００について説明する。この第１入出力部
３００は、コントローラ２００に接続される。第１入出力部３００は、複数の入出力端子
（第１端子とも呼ぶ）３００Ａ〜３００Ｄを有する。この第１端子（Ｉ／Ｏ端子を含む）
３００Ａ〜３００Ｄから、例えばコマンド、アドレス、データ、チップイネーブル信号／
ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディビジー信
号ＲＹ／ＢＹその他の外部制御信号は入出力される。
【００３８】
＜第２入出力部＞
本実施形態の第２入出力部４００について説明する。この第２入出力部４００は、メモ
リ部１００に対して、コントローラ２００を介さずに直接データの授受を制御するための
機能を有する。
【００３９】
第２入出力部４００は、メモリ部１００とコントローラ２００との間に形成された配線
５００Ａ〜５００Ｄに接続される。第２入出力部４００は、複数の入出力端子（第２端子
とも呼ぶ）４００Ａ〜４００Ｅを有する。第２端子４００Ａは配線５００Ａに接続され、
第２端子４００Ｂは配線５００Ｂに接続され、第２端子４００Ｃは配線５００Ｃに接続さ
れ、第２端子４００Ｄは配線５００Ｄに接続される。第２端子４００Ｅは直接メモリ部１
００に接続される。第２端子４００Ａ〜４００Ｄはメモリ部１００とコントローラ２００
に共通に接続される。
【００４０】
この第２端子４００Ａ〜４００Ｄ（Ｉ／Ｏ端子を含む）から、第１端子３００Ａ〜３０
０Ｄと同様に、例えばコマンド、アドレス、データ、チップイネーブル信号／ＣＥ、書き
込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディビジー信号ＲＹ／Ｂ
Ｙその他の外部制御信号は入出力される。
【００４１】
第２端子４００Ｅは、メモリ部１００にテストを実行するテスト信号を入力するための
端子である。第２端子４００Ｅは、メモリ部１００に接続されており、コントローラ２０
０に接続されない。メモリ部１００は、テスト信号を受け取ると所望のテストを実行する
。例えば、ワード線ＷＬ間のショートがあるかのテストを実行する。
【００４２】
第２端子４００Ａ〜４００Ｅを用いることで、コントローラ２００を介さずに直接メモ
リ部１００にアクセスすることができる。その結果、コントローラ２００を介さずにメモ
リ部１００にテストを実行でき、メモリ部１００のテスト結果を、第２端子４００Ａ〜４
００Ｅを介して、出力できる。
【００４３】
［第１入出力部と第２入出力部のパッケージ構造］
次に、本実施形態の第１入出力部３００と第２入出力部４００のパッケージ構造につい
て、図４を用いて説明する。説明の便宜上、ＢＧＡ型半導体記憶装置のパッケージ構造を
用いて説明する。ＢＧＡ型半導体記憶装置に限定されることなく、他のタイプの半導体記
憶装置であってもよい。図面の関係上、半田ボールを省略した。
【００４４】
メモリ部１００内の複数の半導体チップ（図示略）とコントローラ２００を所望の下層
配線で接続する。図４では、半導体チップとコントローラ２００の図示を省略したが、こ
れらを下層配線に接続したのちに、モールド樹脂を充填して、硬化する。
【００４５】
この下層配線は、コントローラ２００から第１端子３００Ａ〜３００Ｄまでの配線、配
線５００Ａ〜５００Ｄ、配線５００Ａ〜５００Ｄから第２端子４００Ａ〜４００Ｄまでの
配線、メモリ部１００から第２端子４００Ｅまでの配線の役割を担う。
【００４６】
図４に示す、下層配線（例えばＣｕ配線）は、第１端子３００Ａ〜３００Ｄ、又は第２
端子４００Ａ〜４００Ｅに接続される。下層配線が所望のレイアウトにすることで、第１
端子３００Ａ〜３００Ｄをコントローラ２００に接続し、第２端子４００Ａ〜４００Ｅを
メモリ部１００とコントローラ２００に共通に接続する。
【００４７】
なお、第２端子４００Ｅはメモリ部１００のみに接続する。これも下層配線のレイアウ
トによって、実現する。
【００４８】
図４に示すように、第１端子３００Ａ〜３００Ｄは外部に露出しているが、第２端子４
００Ａ〜４００Ｅは、保護膜７００で被膜される。第２端子４００Ａ〜４００Ｅと保護膜
７００との間に空間が形成される。保護膜７００のうち、第２端子４００Ａ〜４００Ｅを
被膜する部分に、孔８００が形成される。この孔８００は、第２端子４００Ａ〜４００Ｅ
を用いてテストする際に、第２端子４００Ａ〜４００Ｅが損傷することを防止する機能を
有する。また、この孔８００は、第２端子４００Ａ〜４００Ｅと保護膜７００との間に空
間が形成されているため、リフロー等の熱によって、空間内部の空気が膨張し、例えば空
間を形成するソルダーレジストにクラックが入ることを防止する機能も有する。
【００４９】
図５は、図４のうち、第２端子４００Ａ〜４００Ｅと保護膜７００を拡大した図である
。図５に示すように、保護膜７００には、第２端子４００Ａ〜４００Ｅの表面を外部に容
易に露出させるための溝９００を形成する。
【００５０】
第２端子４００Ａ〜４００Ｅを用いてメモリ部１００とデータの授受を行う場合には、
例えば孔８００から保護膜７００に対して外部側に力を加え、保護膜７００を除去して、
第２端子４００Ａ〜４００Ｅの表面を露出させる。溝９００があることで、外部側に加え
る力を軽減できる。
【００５１】
［本実施形態の効果］
以上より、本実施形態の半導体記憶装置は、解析が簡便な半導体記憶装置を提供できる
。
【００５２】
例えば第２端子４００Ａ〜４００Ｅが設けられておらず、コントローラ２００に接続さ
れた第１端子３００Ａ〜３００Ｄのみが半導体記憶装置に設けられており、この第１端子
３００Ａ〜３００Ｄを介してメモリ部１００をテストする場合（比較例）と本実施形態の
半導体記憶装置のメモリ部１００をテストする場合を比較して、本実施形態の半導体記憶
装置の効果を説明する。
【００５３】
比較例の場合には、第１端子３００Ａ〜３００Ｄを介してメモリ部１００のテストをす
る必要がある。したがって、比較例の半導体記憶装置から出力されたテスト結果が不良結
果である場合に、コントローラ２００に不良があるのか、又はメモリ部１００に不良があ
るのか判断できない。このため、コントローラ２００の不良であるか、メモリ部１００の
不良であるかを判断するために、モールド樹脂を剥離し、それぞれに対してテストを実行
する必要がある。
【００５４】
モールド樹脂を剥離し、半導体記憶装置を分解すると、パッケージにクラックが生じる
場合があり、分解前の状態に戻すことができない。
【００５５】
しかしながら、本実施形態の半導体記憶装置では、メモリ部１００から直接データの授
受ができる第２端子４００Ａ〜４００Ｅが設けた。その結果、半導体記憶装置を分解せず
に、メモリ部１００にテストを実行することができる。コントローラ２００に対しても同
様にテストを実行することができる。その結果、パッケージクラックが生じない。したが
って、本実施形態の半導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置
を提供できる。
【００５６】
（変形例１）
本実施形態の変形例１について、図６を用いて説明する。変形例１の半導体記憶装置は
、第１実施形態の半導体記憶装置に対して、第２端子の形状が相違するが、その他の点で
は第１実施形態の半導体記憶装置と同様である。
【００５７】
図６に示すように、第２端子４００Ａ〜４００Ｅは、第１端子３００Ａ〜３００Ｄより
も厚膜で形成される。すなわち、第２端子４００Ａ〜４００Ｅの表面は、第１端子３００
Ａ〜３００Ｄの表面よりも外部側に形成される。
【００５８】
第２端子４００Ａ〜４００Ｅは、保護膜としてソルダーレジスト膜１０００で被膜され
る。
【００５９】
第２端子４００Ａ〜４００Ｅを用いてメモリ部１００とデータの授受を行う場合には、
ソルダーレジスト膜１０００を外部側からエッチバック（例えば、ＣＭＰ）して、第２端
子４００Ａ〜４００Ｅの表面が外部に露出するまで行う。
【００６０】
第２端子４００Ａ〜４００Ｅの表面が露出したのちに、その第２端子４００Ａ〜４００
Ｅを用いてメモリ部１００とデータの授受を行う。
【００６１】
本変形例１の場合であっても、第１実施形態と同様の効果を奏する。すなわち、本実施
形態の半導体記憶装置では、メモリ部１００から直接データの授受ができる第２端子４０
０Ａ〜４００Ｅが設けた。その結果、半導体記憶装置を分解せずに、メモリ部１００にテ
ストを実行することができる。コントローラ２００に対しても同様にテストを実行するこ
とができる。その結果、パッケージクラックが生じない。したがって、本実施形態の 半
導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置を提供できる。
【００６２】
なお、複数の第１端子３００Ａ〜３００Ｄの間に、第２端子４００Ａ〜４００Ｅを形成
するようにしよもよい。この場合にも、第１実施形態と同様の効果を奏する。
【００６３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００６４】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【特許請求の範囲】
【請求項１】
メモリ部と、
前記メモリ部に接続されるコントローラ部と、
前記コントローラ部に接続される第１入出力部と、
前記メモリ部と前記コントローラ部の間のノードに電気的に接続され、前記第１入出力部
とは異なる第２入出力部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
出荷時に、前記第１入出力部の第１端子は、外部に露出されており、
前記第２入出力部の第２端子は、保護膜で被膜されることを特徴とする請求項１記載の半
導体記憶装置。
【請求項３】
前記第２端子と前記保護膜と間に空間を形成し、
前記第２端子の一部に孔が空いていることを特徴とする請求項１又は請求項２記載の半導
体記憶装置。
【請求項４】
前記第１端子は、前記第２端子よりも薄いことを特徴とする請求項１乃至請求項３いずれ
か１項記載の半導体記憶装置。
【請求項５】
被膜された前記第２端子は、隣接する前記第１端子間の間に設けられることを特徴とする
請求項１乃至請求項４いずれか１項記載の半導体記憶装置。
【請求項１】
メモリ部と、
前記メモリ部に接続されるコントローラ部と、
前記コントローラ部に接続される第１入出力部と、
前記メモリ部と前記コントローラ部の間のノードに電気的に接続され、前記第１入出力部
とは異なる第２入出力部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
出荷時に、前記第１入出力部の第１端子は、外部に露出されており、
前記第２入出力部の第２端子は、保護膜で被膜されることを特徴とする請求項１記載の半
導体記憶装置。
【請求項３】
前記第２端子と前記保護膜と間に空間を形成し、
前記第２端子の一部に孔が空いていることを特徴とする請求項１又は請求項２記載の半導
体記憶装置。
【請求項４】
前記第１端子は、前記第２端子よりも薄いことを特徴とする請求項１乃至請求項３いずれ
か１項記載の半導体記憶装置。
【請求項５】
被膜された前記第２端子は、隣接する前記第１端子間の間に設けられることを特徴とする
請求項１乃至請求項４いずれか１項記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７３６４９（Ｐ２０１３−７３６４９Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１６６５（Ｐ２０１１−２１１６６５）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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