【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】ＬＳＩの機能増加に伴い外部端子数が増加傾向にある。更に、回路の微細化が進み、パッケージサイズも小型化が進んでいる。このため、ＬＳＩの外部端子数の削減が求められている。
【解決手段】本発明は、複数の外部記憶デバイスから１つを選択して、実行プログラムをロードする半導体集積回路であって、複数の内蔵ヒューズ回路を備えるヒューズ部と、前記内蔵ヒューズ回路が示す値に応じて選択した外部記憶デバイスからの実行プログラムをロードする処理部と、を有する半導体集積回路である。 （もっと読む）

【課題】書き込みとベリファイに要する時間を短縮することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。 （もっと読む）

【課題】イネーブルヒューズを省略して、チップ面積を低減すること。
【解決手段】本発明の半導体記憶装置の救済方法は、外部入力されるアドレスと、複数個の救済セットの各々で保持されるアドレスと、を比較する比較ステップと、比較の結果、２個以上の救済セットで同時にアドレスの一致を示す場合は、当該２個以上の救済セットが非活性信号をラッチし、１個の救済セットのみでアドレスの一致を示す場合は、当該１個の救済セットが活性信号をラッチするラッチステップと、を有し、非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられる。 （もっと読む）

【課題】従来の半導体記憶装置では、負荷トランジスタの負荷テストの精度が低下する問題がある。
【解決手段】本発明の半導体記憶装置は、格子状に配置され、データを保持する複数のＳＲＡＭセル（３０、３１等）と、複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対（ＢＬ０Ｔ、ＢＬ０Ｂ等）と、ＳＲＡＭセルに対してデータの書き込みを行うライトアンプ５１と、複数のビット線対の少なくとも１つに接続され、接続されたビット線からテスト制御信号ＴＥＳＴに応じて所定の電流を引き抜くソフトライト回路１０と、を有し、ソフトライト回路１０は、枝電流を出力する第１のトランジスタＮ３１、Ｎ３３と、元電流が入力される第２のトランジスタＮ３５と、を備えるカレントミラー回路を有し、前記元電流を前記ＳＲＡＭセルの負荷トランジスタと同一プロセスで形成されたレプリカトランジスタにより生成される。 （もっと読む）

【課題】不良セルの救済効率を向上する。
【解決手段】本発明の例に関わる抵抗変化型不揮発性半導体メモリは、抵抗変化型記憶素子を含む複数のメモリセルＭＣが配置されたメモリセルアレイ１Ａと、複数のメモリセルＭＣが接続される複数のワード線ＷＬと、複数の冗長セルＲＭＣが配置された冗長セルアレイ４と、複数の冗長セルＲＭＣが接続される複数の冗長ワード線ＲＷＬと、不良セルを救済する制御回路と、を具備し、メモリセルアレイ１Ａ及び冗長セルアレイ４は、カラムアドレス情報ＣＡｎに基づいて判別される２つ以上の領域１０Ａ，１１Ａ，４０，４１を含み、制御回路は、前記領域１０Ａ，１１Ａ，４０，４１毎に、不良セルｂＭＣ_１が接続されたワード線の一部分ＷＬａ＜０＞と冗長ワード線の一部分ＲＷＬ＜０＞とを置き換える。 （もっと読む）

【課題】論理ピンとテスタピンとの自由な割り付けを可能にすることで試験効率を高めることができ、また、回路規模を削減することができる半導体試験装置を提供する。
【解決手段】半導体試験装置のピンエレクトロニスクカードは、半導体デバイスに接続されるテスタピンとテスタピンを論理的に管理するための論理ピンとの対応関係を示すリンクテーブルを記憶するピンリンクレジスタ群４１と、論理ピン毎に設定されて論理ピンに対応するテスタピンに対する所定の操作を許可するか否かを示すイネーブルデータを記憶するピンコードレジスタ群４２と、ピンコードレジスタ群４２に記憶された論理ピン毎のイネーブルデータを、ピンリンクレジスタ群４１に記憶されたリンクテーブルに基づいてテスタピン毎のイネーブル信号Ｅ１〜Ｅ８に変換するイネーブル信号生成回路４３ａ〜４３ｈとを備える。 （もっと読む）

【課題】本発明の目的は、試験時において同時動作可能なメモリマクロ数を電源電圧変動に配慮して変更することができる半導体装置を提供することである。
【解決手段】制御回路からの命令によりデータを記憶する複数のメモリマクロを有する半導体装置は、該複数のメモリマクロの動作試験をそれぞれ行う複数の試験回路と、該複数のメモリマクロのうち離散したメモリマクロに対応した該試験回路の動作を有効にする制御部とを有する。 （もっと読む）

【課題】冗長領域のメモリセルを有する不揮発性半導体記憶装置において、従来技術に比較して冗長効率を上げることができる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、冗長領域Ｒとを備え、冗長領域Ｒは正規領域Ａと正規領域Ｂとの間に配置され、冗長領域Ｒの冗長ビット線ＲＢＬ１〜ＲＢＬｉからのデータをセンスするための専用のメインアンプ回路２１Ｒと、メインアンプ回路２１Ｒに接続されるページバッファ回路１１の回路部１１Ｒ及び列パスゲート回路１４の回路部１４Ｒと、メインアンプ回路２１Ｒからのデータ信号を、正規領域Ａ又は正規領域Ｂからのデータ信号に代えて選択的に出力するための２個のマルチプレクサ１９Ａ，１９Ｂを備える。これにより、１個の冗長慮域Ｒを２個の正規領域Ａ，Ｂで共用可能に構成した。 （もっと読む）

【課題】冗長メモリを有する半導体装置において、装置面積を削減するとともに、救済情報の転送時間を短縮する。さらに、救済情報の転送制御をより簡略化する。
【解決手段】第１の救済情報格納手段２００は不良セルを有する冗長メモリを救済するための救済情報を記臆する。冗長メモリ１０１，１０２は第２の救済情報格納手段４００−１を共有し、冗長メモリ１１１，１１２，１１３は第２の救済情報格納手段４００−５を共有する。第２の救済情報格納手段４００−１，…，４００−５は同一個数のシフトレジスタを有し、第１の救済情報格納手段２００に直列に接続されており、救済情報が転送される。 （もっと読む）

【課題】複数の語構成に対応したチップにおいて、ＣＲＣなどのチップ内で符号化を行う場合に、チップ面積、チップ内のデータバス配線本数、配線長、消費電力の増大を抑止する半導体装置の提供。
【解決手段】第１の語構成において第１出力ピン（ＤＱ０）から出力されるデータ群が、第２の語構成において第１出力ピン（ＤＱ０）と第２出力ピン（ＤＱ１）から出力され、第１の語構成において第３出力ピン（ＤＱ２）から出力されるデータ群が、第２の語構成において第３出力ピン（ＤＱ２）と第４出力ピン（ＤＱ３）から出力される場合、第２出力ピン（ＤＱ１）を第１出力ピン（ＤＱ０）に隣接して配置し、第４出力ピン（ＤＱ３）を第３出力ピン（ＤＱ２）に隣接して配置する。 （もっと読む）

【課題】メモリの自己テスト回路が組み込まれた半導体集積回路の故障診断を容易に実行できるようにする。
【解決手段】半導体集積回路５０には、ＢＩＳＴ回路１及びメモリカラー２が設けられる。メモリカラー２には、メモリ出力結果解析回路３及びメモリセル２１が設けられる。ＢＩＳＴ実行時では、不良検出された時点で検出された不良をメモリ出力結果解析回路３の取り込みレジスタ３１に保存した状態でＢＩＳＴ動作が完了する。メモリ出力結果解析回路３の２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９がＢＩＳＴ回路１の診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が出力されると、取り込みレジスタ３１に保存されているデータが診断データ転送・保存回路１６に自動的に転送される。 （もっと読む）

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。 （もっと読む）

【課題】多数のメモリマクロが搭載された半導体チップの論理アドレスを物理アドレスに変換し、ＦＢＭの作成を容易に行う。
【解決手段】１チップ上の多数のメモリマクロから解析すべきメモリマクロを選択し、その種類を入力するステップと、アドレスビットマップのデータベースから、前記種類に対応するアドレスビットマップを読み出すステップと、前記メモリマクロのサイズ情報を入力するステップと、前記サイズ情報および前記アドレスビットマップを用いて、テスタで測定した結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、前記メモリマクロの配置情報を入力するステップと、その配置情報から前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、フェイル・ビット・マップを作成するステップと、を備える。 （もっと読む）

【課題】ＢＩＳＴ回路を内蔵し、メモリとシステムロジックとの間のＩ／Ｆ部分についてもテスト可能な半導体集積回路装置を提供する。
【解決手段】メモリ１１０とのＩ／Ｆとなる最終段のＦＦ１２２をシステムロジック部１２０とテストロジック部１３０とで共有し上記メモリの直前へのセレクタの配置を排除した。よって、上記メモリと上記システムロジックとの間のＩ／Ｆ部分についてもテストすることができる。 （もっと読む）

【課題】 素子の電気的特性がばらつく場合にも、半導体チップ上に形成される回路の動作マージンが低下することを最小限にする。
【解決手段】 複数のモニタ回路は、互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する。検出回路は、電気値の平均値を求める。調整制御回路は、平均値に応じた論理を有する調整信号を出力する。内部制御回路は、制御電圧の値および制御信号のタイミングのいずれかを、調整信号の論理に応じて調整する。そして、内部回路は、制御電圧および制御信号のいずれかを受けて動作する。素子の電気的特性が半導体チップ内でばらつく場合にも、平均的な特性値に応じて調整信号が生成されるため、半導体チップ上に形成される回路の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。 （もっと読む）

【課題】電気抵抗が可逆的に変化しうる可変抵抗材料を用いて不可逆的に情報を記録可能な半導体記憶装置を提供する。
【解決手段】 本発明による半導体記憶装置は、層間絶縁膜１０１と、層間絶縁膜１０１に埋め込まれた下部電極層１０２と、層間絶縁膜１０１上に設けられた記録層１０３及び上部電極層１０４とからなる記録ユニットを備える。記録ユニットに所定の電流を流すと、記録層１０３は融点を大幅に超えて加熱され、記録層１０３と下部電極層１０２との界面近傍に空洞Ｒが形成される。その結果、記録層１０３と下部電極層１０２とは物理的に分離されることから、記録ユニットには電流が流れなくなる。記録層１０３と下部電極層１０２を物理的に分離すると、これらを再び接触状態に戻すことはできない。したがって、情報を不可逆的に記憶することが可能となる。 （もっと読む）

【課題】パッケージ組立後のトリミング、冗長情報の書き換えを可能にする。
【解決手段】EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。電源投入時には、シーケンス回路５により、外部からの制御信号によらず自動的に制御信号、メモリセルアドレス、及びラッチ回路８Ａ，８Ｂに与えるラッチ選択信号を発生して、メモリ領域３Ａ，３Ｂ内のメモリセル２ａに予め格納されたトリミング、冗長情報を読み出す動作を行う。読み出された情報は、ラッチ回路８Ａ，８Ｂにラッチされ、この情報により、メモリアレイ部２に対するトリミング、冗長処理が行われる。 （もっと読む）

【課題】テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置において、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給する。
【解決手段】内部電源配線２００と、第１の電源回路１０１と第２の電源回路１０２とを備えている。第１の電源回路１０１は、通常動作時において内部電源配線２００に通常電圧を供給する通常電圧発生回路１１１と、テスト動作時において内部電源配線２００にテスト電圧を供給するテスト電圧発生回路１１２とを備えている。一方、第２の電源回路１０２は通常電圧発生回路１１１のみを備えている。これにより、テスト電圧発生回路１１２よりも通常電圧発生回路１１１の数の方が多くなることから、チップ面積の増大を抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。 （もっと読む）