液晶表示装置
【課題】少ない消費電力で液晶表示パネルを駆動することができる液晶表示装置を提供する。
【解決手段】ソースドライバ内の出力マルチプレクサ２７は、新たにラッチ部が１行分のデータを取り込んだときに、Ｄ−Ａコンバータがソースライン毎に出力した電位と等しい電位を、出力部４５からソースラインに出力する。また、その１行とその前の１行の画像データであって、ソースラインに対応する画像データ同士の間で、ＭＳＢの排他的論理和を計算しておく。出力部４５の端部に設けられた第１のスイッチ４１や第２のスイッチ４２は、ラッチ部にデータ取り込みを指示する信号、極性制御信号、およびスイッチ自身に対応する列の排他的論理和の結果が所定の条件を満足する場合に、対応するソースラインと第１キャパシタ３１または第２キャパシタ３２とを接続させる。
【解決手段】ソースドライバ内の出力マルチプレクサ２７は、新たにラッチ部が１行分のデータを取り込んだときに、Ｄ−Ａコンバータがソースライン毎に出力した電位と等しい電位を、出力部４５からソースラインに出力する。また、その１行とその前の１行の画像データであって、ソースラインに対応する画像データ同士の間で、ＭＳＢの排他的論理和を計算しておく。出力部４５の端部に設けられた第１のスイッチ４１や第２のスイッチ４２は、ラッチ部にデータ取り込みを指示する信号、極性制御信号、およびスイッチ自身に対応する列の排他的論理和の結果が所定の条件を満足する場合に、対応するソースラインと第１キャパシタ３１または第２キャパシタ３２とを接続させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の液晶表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス方式の液晶表示装置は、一般的に、コモン電極と、複数の画素電極との間に液晶を挟持する。そして、各画素電極にはＴＦＴ（Thin Film Transistor）等のアクティブ素子が設けられ、アクティブ素子を用いて、画素電極にソース配線の電圧を設定するか否かを制御できる。
【０００３】
コモン電極は所定の電位に設定され、各画素電極は、表示画像の各画素値に応じた電位に設定される。ここで、コモン電極の電位よりも画素電極の電位の方が高い状態を正極性と記す。また、コモン電極の電位よりも画素電極の電位の方が低い状態を負極性と記す。
【０００４】
図２３は、コモン電極の電位と、各極性で画素を白色や黒色に設定する電位の例を示す説明図である。ここでは、ノーマリホワイトの場合を例にして説明する。コモン電極の電位をＶＣＯＭと記す。図２３に示すＶｐｂ，Ｖｐｗ，ＶＣＯＭ，Ｖｎｗ，Ｖｎｂは、それぞれ電位を表し、Ｖｎｂ＜Ｖｎｗ＜ＶＣＯＭ＜Ｖｐｗ＜Ｖｐｂとなっている。正極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶｐｂに設定し、正極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶｐｗに設定すればよい。また、正極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶｐｗより高くＶｐｂより低い電位に設定すればよい。また、負極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶｎｂに設定し、負極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶｎｗに設定すればよい。また、負極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶｎｗより低くＶｎｂより高い電位に設定すればよい。
【０００５】
アクティブマトリクス方式の液晶表示装置では、クロストーク発生等の画像劣化防止のために、同極性の画素が連続して並ぶことが少なくなるように駆動することが好ましい。図２４は、一般的な液晶表示装置を示す説明図である。図２４に示すように画素電極５０がマトリクス状に配置され、個々の画素電極には、ＴＦＴ５１が設けられる。
【０００６】
図２４に示すように、各ソースラインＳ１〜Ｓｎの電位を設定するソースドライバ６０が設けられ、ソースドライバ６０の出力端Ｄ１〜Ｄｎに、各ソースラインが接続される。図２４に示す例では、各ＴＦＴ５１は画素電極５０の左側に設けられ、画素電極５０の左側に存在するソースラインに接続される。また、画素の行毎にゲートラインＧ１，Ｇ２，Ｇ３，・・・が設けられ、各ゲートラインは、その行の各画素電極のＴＦＴ５１に接続される。ゲートラインが順次選択され、選択行のＴＦＴ５１が、画素電極５０とソースラインとを導通状態にする。この結果、選択行の画素電極５０が、画素電極の左側に存在するソースラインと等電位に制御される。また、非選択行のＴＦＴ５１は、画素電極５０とソースラインとを非導通状態にする。ゲートラインが順次選択され、ソースドライバ６０が各ソースラインの電位を選択行の各画素の画素値に応じた電位に設定することで、画像データに応じた画像が表示される。
【０００７】
図２４に示す一般的な液晶表示装置において、ソースドライバ６０は、例えば、以下のようにして、隣接する列同士の極性が異なるように制御する。ソースドライバ６０は、あるフレーム期間では、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極（図示略）の電位ＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも低い電位に設定する。この結果、図２４に示すように、列毎に極性が交互に異なることになる。なお、図２４や、後述の図２５等において、「＋」は正極性を表し、「−」は負極性を表す。ソースドライバ６０は、フレーム期間の切り替わり毎に、各列の極性を反転させるように、ソースラインの電位を切り替える。すなわち、上記のフレーム期間の次のフレーム期間では、ソースドライバ６０は、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極の電位ＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも高い電位に設定する。この結果、この結果、各画素の極性は、図２４に示す各画素の極性とは逆になる。このような極性の制御態様を、「列反転」と呼ぶ。
【０００８】
また、極性の制御方法として、縦および横に隣接する画素同士の極性が異なるように制御する態様もある。このような制御態様を、「ドット反転」と呼ぶ。ドット反転の場合、ソースドライバ６０は、ある１つのフレーム期間において、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極の電位ＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも低い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、ＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも高い電位を設定する。この結果、図２５に示すように、隣接する画素が交互に正極性、負極性になるように制御される。
【０００９】
さらに、ソースドライバ６０は、フレーム期間の切り替わり毎に、個々の画素の極性を反転させるように、ソースラインの電位を切り替える。すなわち、上記のフレーム期間の次のフレーム期間では、ソースドライバ６０は、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインの電位をＶＣＯＭよりも高い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインの電位をＶＣＯＭよりも低い電位を設定する。この結果、各画素の極性は、図２５に示す各画素の極性とは逆になる。
【００１０】
ドット反転では、選択行が切り替わる毎に、個々のソースラインの電位をＶＣＯＭより高い電位からＶＣＯＭより低い電位に変化させたり、あるいは、ＶＣＯＭより低い電位からＶＣＯＭより高い電位に変化させたりする。そのため、消費電力が大きくなってしまう。
【００１１】
消費電力を抑えつつ、隣接する画素同士の極性が異なるように制御可能な液晶表示装置が提案されている（特許文献１参照）。特許文献１に記載された液晶表示装置では、奇数行のゲートラインに接続するＴＦＴは、ソースラインの左側に形成され、偶数行のゲートラインに接続するＴＦＴは、ソースラインの右側に形成される。そして、各ソースラインの極性を１フレーム期間内で一定とし、１フレーム期間毎に極性を反転させることで、ドット反転を実現しつつ消費電力を低減している。
【００１２】
また、特許文献２には、各水平走査期間の冒頭にプリチャージ期間を設けることによって、ソースドライバの発熱を抑える液晶表示装置が記載されている。特許文献２に記載された発明では、プリチャージ期間に設定する電位（チャージシェア電位）として、３種類の電位を用いる。第１のチャージシェア電位は、コモン電極電位ＶＣＯＭに等しい電位である。第２のチャージシェア電位は、最低階調に対応する正極性の信号電位と、最高階調に対応する正極性の信号電位との略中間電位である。第３のチャージシェア電位は、最低階調に対応する負極性の信号電位と、最高階調に対応する負極性の信号電位との略中間電位である。
【００１３】
そして、特許文献２に記載された発明では、例えば、１番目の水平走査期間において、データ信号線に対して第１のチャージシェア電位を供給してから信号電位（正極性）を出力する。そして、２番目から４８番目までの各水平走査期間では、データ信号線に対して第２のチャージシェア電位を供給してから信号電位（正極性）を出力する。さらに、４９番目の水平走査期間において、データ信号線に対して第１のチャージシェア電位を供給してから信号電位（負極性）を出力する。そして、５０番目から９６番目までの各水平走査期間では、データ信号線に対して第３のチャージシェア電位を供給してから信号電位（負極性）を出力する。
【００１４】
また、特許文献３には、液晶表示装置において、ライン毎にタイミングコントローラにデータが入力される時点から液晶表示パネルにデータ供給を開始する時点までの期間の間に二つのラインデータの階調情報を判断することが記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−１８１１００号公報（段落０００８−００１８、図１−６）
【特許文献２】特開２０１０−１５０５７号公報（段落００１８−００３３）
【特許文献３】特開２００９−９０８８号公報（段落００６２）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献２に記載された液晶表示装置では、データ信号線に対してプリチャージ期間でチャージシェア電位を供給してから信号電位を出力する。この電位供給方法を、図２４で説明した列反転に適用することによって、消費電力を低減させることが考えられる。しかし、特許文献２に記載された方法では、各水平走査期間の冒頭において必ずチャージシェア電位を供給するので、電力を余分に消費してしまう場合も生じ得る。例えば、図２４に示す正極性の列において、最高階調の画素が並んでいるとする。この場合、その列のソースラインに関して、第２のチャージシェア電位を供給してから、最高階調に対応する正極性の信号電位に設定することを繰り返すことになる。すると、ソースラインの電位を、最高階調に対応する正極性の信号電位から、第２のチャージシェア電位に落として、再度、最高階調に対応する正極性の信号電位まで上昇させることになり、余分な電力消費が生じてしまう。
【００１７】
また、ドット反転の場合には、特許文献１に記載されて駆動方法により、消費電力を低減することができるが、さらに、消費電力を低減できることが好ましい。
【００１８】
そこで、本発明は、少ない消費電力で液晶表示パネルを駆動することができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明による液晶表示装置は、コモン電極と、マトリクス状に配置された画素電極と、画素電極の列方向に沿って配置されるソースラインと、画素電極の行方向に沿って配置されるゲートラインとを備えるアクティブマトリクス型の液晶表示パネル（液晶表示パネル５，５ａ）と、ゲートラインを線順次駆動するゲートドライバ（例えば、ゲートドライバ３）と、画像データに応じてソースラインの電位を設定するソースドライバ（例えば、ソースドライバ２，２ａ）と、ゲートドライバおよびソースドライバを制御する制御手段（例えば、制御部１）とを備え、制御手段が、ソースドライバに対して各行の画素電極の選択期間を規定する選択期間規定パルス信号（例えば、ＳＴＢ）と、個々のソースラインに設定する電位をコモン電極電位より高くするか低くするかを規定する極性制御信号（例えば、ＰＯＬ）とを出力し、極性制御信号のレベルをフレーム期間毎に第１のレベル（例えば、ハイレベル）および第２のレベル（例えば、ローレベル）に交互に切り替え、ソースドライバが、選択期間毎に各ソースラインに設定すべき電位を規定する画像データを１行分保持するデータ保持手段（例えば、ラッチ部２３，２３ａ）と、データ保持手段が保持する１行分の画像データの次の１行分の画像データを保持する次行データ保持手段（例えば、ラインバッファ２２，２２ａ）と、ソースラインと同数の電位出力端を有し、個々のソースラインに対応する電位出力端から、データ保持手段が保持している画像データに応じた電位を出力し、各電位出力端から電位を出力する際に、極性制御信号が第１のレベルであるときには、左から奇数番目の電位出力端からはコモン電極電位より高い電位を出力し、左から偶数番目の電位出力端からはコモン電極電位より低い電位を出力し、極性制御信号が第２のレベルであるときには、左から奇数番目の電位出力端からはコモン電極電位より低い電位を出力し、左から偶数番目の電位出力端からはコモン電極電位より高い電位を出力する電位出力手段（例えば、Ｄ−Ａコンバータ２５，２５ａ）と、ソースライン毎に、電位出力手段の電位出力端が出力した電位と等しい電位をソースラインに出力する出力部（例えば、出力部４５）を有する電位設定手段（例えば、出力コンバータ２７，２７ａ）と、一方の電極が特定電位に設定される第１キャパシタ（例えば、第１キャパシタ３１）と、一方の電極が特定電位に設定される第２キャパシタ（例えば、第２キャパシタ３２）と、同じソースラインに対応し、画像データの最上位ビットの値と次の画像データの最上位ビットの値とを比較して排他的論理和を計算する排他的論理和演算手段（例えば、各ＥＸＯＲ回路）とを備え、電位設定手段が、出力部とソースラインとの接続端に、当該ソースラインと第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンまたはオフとする第１スイッチと、当該ソースラインと第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンまたはオフとする第２スイッチとを有し、データ保持手段が、選択期間規定パルス信号の立ち上がり時に、次行データ保持手段から１行分の画像データを取り込んで保持し、左から奇数番目のソースラインに対応する第１スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第１キャパシタの電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第２キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第２キャパシタの電極との接続をオンとし、ソースラインに対応する出力部が、当該ソースラインが第１キャパシタまたは第２キャパシタに接続された場合には、当該接続がオフとされてから、当該ソースラインに電位を設定することを特徴とする。
【００２０】
排他的論理和を計算するための画像データがデータ保持手段に保持された画像データであり、排他的論理和を計算するための次の画像データが次行データ保持手段に保持された画像データであってもよい。
【００２１】
左から奇数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっている期間の冒頭の所定の期間である第１期間中に、当該ソースラインと、第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第２キャパシタの電極との接続をオンとする構成であってもよい。
【００２２】
左から奇数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間後の所定の期間である第２期間中に、当該ソースラインと、第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第２キャパシタの電極との接続をオンとする構成であってもよい。
【００２３】
特定電位はコモン電極電位であってもよい。
【００２４】
液晶表示パネルが、画素電極の各列の所定の側にソースラインを備え、各画素電極が、所定の側に存在するソースラインに接続される構成であってもよい。
【００２５】
液晶表示パネルが、画素電極の各列の左側および画素電極の右端の列の右側に設けられるソースラインを備え、奇数番目の行の画素電極が、その画素電極の両側に存在するソースラインのうち所定の側のソースラインに接続され、偶数番目の行の画素電極が、その画素電極の両側に存在するソースラインのうち所定の側とは反対側のソースラインに接続される構成であってもよい。
【発明の効果】
【００２６】
本発明によれば、少ない消費電力で液晶表示パネルを駆動することができる
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態の例を示す説明図。
【図２】第１の実施の形態で駆動される液晶表示パネルの例を示す説明図。
【図３】画素電極とソースラインおよびゲートラインとの接続例を示す説明図。
【図４】ＳＴＶおよび行切替信号の例を示す説明図。
【図５】ソースドライバの構成例を示す説明図。
【図６】ＣＬＫの例を示す説明図。
【図７】ＳＴＢの変化の例を示す説明図。
【図８】ＰＯＬの切り替わりの例を示す説明図。
【図９】ラッチ部による画像データの比較処理の説明図。
【図１０】出力マルチプレクサの構成例を示す説明図。
【図１１】ＳＴＢとＣＳＤ出力タイミングとの関係を示す説明図。
【図１２】ＰＯＬがハイレベルとなっている状態を示す説明図。
【図１３】ＰＯＬがローレベルとなっている状態を示す説明図
【図１４】ＳＴＶ，ＳＴＶＤ等の出力タイミングチャートの例を示す説明図。
【図１５】フレーム期間の切り替わり時における電位変化の例を示す説明図。
【図１６】第１期間および第２期間を示す説明図。
【図１７】フレーム期間の切り替わり時における電位変化の例を示す説明図。
【図１８】Ｄフリップフロップを２重に設けてＭＳＢの排他的論理和演算を行う構成の例を示す説明図。
【図１９】第２の実施の形態で駆動される液晶表示パネルの例を示す説明図。
【図２０】第２の実施の形態におけるソースドライバの構成例を示す説明図。
【図２１】第２の実施の形態におけるラッチ部による画像データの比較処理の説明図。
【図２２】第２の実施の形態における出力マルチプレクサの構成例を示す説明図。
【図２３】コモン電極の電位と、各極性で画素を白色や黒色に設定する電位の例を示す説明図。
【図２４】一般的な液晶表示装置を示す説明図。
【図２５】液晶表示装置の他の例を示す説明図。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面を参照して説明する。また、以下に示す各実施の形態では、説明を簡単にするため、ソースドライバが１ライン分のデータをシリアルに読み込む場合を例にして説明する。
【００２９】
［実施の形態１］
図１は、本発明の第１の実施の形態の例を示す説明図である。本発明による液晶表示装置は、制御部１と、ソースドライバ２と、ゲートドライバ３と、液晶表示パネル５と、電源部４とを備える。電源部４は、ソースドライバ２およびゲートドライバ３に電源を供給する。
【００３０】
図２は、第１の実施の形態で駆動される液晶表示パネル５の例を示す説明図である。液晶表示パネル５は、マトリクス状に配置された複数の画素電極５０と、コモン電極（図２において図示略）との間に液晶（図示略）を挟持し、液晶が、画素電極５０とコモン電極との電位差に応じた状態に変化することで、画像を表示する。液晶表示パネル５は、一対の基板（図示略）を備え、一方の基板上にマトリクス状に配置された複数の画素電極５０を有し、他方の基板上にコモン電極を有する。画素電極５０群とコモン電極とが対向するように２枚の基板が配置され、その基板間に液晶が注入されている。
【００３１】
液晶表示パネル５は、例えば、画素電極の各列の左側にそれぞれソースラインを備える。本例では、画素電極の列数がｎ列であり、ソースラインの本数がｎである場合を示す。各ソースラインをＳ１〜Ｓｎと表す。個々のソースラインは、それぞれ、ソースドライバ２（図１参照）に接続される。
【００３２】
また、各画素電極５０には、アクティブ素子５１が設けられる。以下の説明では、アクティブ素子５１がＴＦＴ（Thin Film Transistor）である場合を例にして説明するが、ＴＦＴ以外のアクティブ素子が各画素電極５０に設けられていてもよい。各ＴＦＴ５１のソースはソースラインに接続され、各ＴＦＴ５１のドレインは画素電極５０に接続される。
【００３３】
また、液晶表示パネル５は、マトリクス状に配置された画素電極の個々の行毎に、ゲートラインＧ１，Ｇ２，Ｇ３，・・・を備える。図２では、４行目以降のゲートラインの図示を省略している。ゲートラインは、対応する行の各画素電極５０に設けられたＴＦＴ５１のゲートに接続される。例えば、図２に示すゲートラインＧ１は、１行目の各画素電極のＴＦＴ５１のゲートに接続される。
【００３４】
図３は、画素電極とソースラインおよびゲートラインとの接続例を示す説明図である。図３では、画素電極５０がｉ行目のゲートラインＧｉに接続され、また、ｋ列目のソースラインＳｋに接続される場合を例にする。ＴＦＴ５１のゲート５１ａはゲートラインＧｉに接続される。また、ＴＦＴ５１は、ソース５１ｃをソースラインＳｋに接続され、ドレイン５１ｂを画素電極５０に接続される。
【００３５】
ゲートドライバ３（図１参照）は、各ゲートラインの電位を設定する。ゲートドライバ３は、ゲートラインを１本ずつ線順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。従って、各行は１行ずつ選択される。
【００３６】
制御部１は、ゲートドライバ１に、１フレーム期間の開始を指示するための制御信号（以下、ＳＴＶと記す。）と、選択行の切り替えを指示する制御信号（以下、行切替信号と記す。）とを入力する。図４は、ＳＴＶ、行切替信号の例を示す説明図である。行切替信号の立ち上がりエッジから行切替信号の次の立ち上がりエッジまでが行切替信号の周期であり、１本のゲートラインに選択時電位を設定する期間である。また、制御部１は、１フレーム期間の開始時に、ＳＴＶをハイレベルにし、他の期間ではＳＴＶをローレベルにする。すなわち、制御部１は、ＳＴＶをハイレベルにすることでフレーム期間の開始を通知する。ゲートドライバ３は、ＳＴＶがハイレベルになっているときに、行切替信号の立ち上がりエッジを検出すると、第１行のゲートラインを選択時電位に設定し、他の行のゲートラインを非選択時電位に設定する。以降、ゲートドライバは、行切替信号の立ち上がりエッジを検出する毎に、選択時電位に設定するゲートラインを順番に切り替えていく。
【００３７】
各ＴＦＴ５１（図２、図３参照）は、ゲートの電位が選択時電位に設定されると、ドレインとソースとを導通状態にし、ゲートの電位が非選択時電位に設定されると、ドレインとソースとを非導通状態にする。従って、選択行の各画素電極は、ＴＦＴを介して接続されているソースラインと等電位となる。また、選択されていない行の各画素電極は、ソースラインと非導通状態になる。図３に示す例では、ゲートラインＧｉが選択され、ゲート５１ａが選択時電位に設定されると、ドレイン５１ｂとソース５１ｃとが導通状態となり、画素電極５０がソースラインＳｋと等電位になる。そして、コモン電極５５の電位ＶＣＯＭと画素電極５０の電位との電位差に応じて、画素電極５０とコモン電極５５との間の液晶の状態が規定され、この画素における表示状態が定まる。
【００３８】
電源部４は、ゲートドライバ３に対して、選択時電位、非選択時電位となる電圧を供給する。また、電源部４は、ソースドライバ２に対し、電圧Ｖ０〜Ｖ４，Ｖ５〜Ｖ８、およびＶＣＯＭを供給する。ＶＣＯＭは、コモン電極５５（図３参照）に設定される電位である。Ｖ０〜Ｖ３は、ＶＣＯＭより高い電圧であり、Ｖ４〜Ｖ７は、ＶＣＯＭより低い電圧である。ここでは、Ｖ７＜Ｖ６＜Ｖ５＜Ｖ４＜ＶＣＯＭ＜Ｖ３＜Ｖ２＜Ｖ１＜Ｖ０であるものとする。本例では、電源部４が、正極性の表示のための電圧としてＶ０〜Ｖ３を供給し、負極性の表示のための電圧としてＶ４〜Ｖ７を供給する場合を例にして説明する。本例では、説明を簡単にするために、正極性駆動時にＶ０〜Ｖ３により４階調表示を行い、負極性駆動時にＶ４〜Ｖ７により４階調表示を行う場合を例にして説明する。ただし、電源部４が正極性、負極性の表示のために供給する電圧はそれぞれ４種類に限定されず、また、階調数も４階調に限定されない。また、正極性、負極性それぞれの場合に、電源部４が階調数と同数の種類の電圧をソースドライバ２に供給する場合を例に説明するが、ソースドライバ２（より具体的には、後述のＤ−Ａコンバータ２５）が、供給された電圧を分圧し、供給される電圧の種類よりも多い階調数に対応する各電位を生成してもよい。
【００３９】
ソースドライバ２（図１参照）は、制御部１の制御に従って、選択行の個々の画素の画像データに応じた電位を各ソースラインＳ１〜Ｓｎに設定する。この結果、選択行の画素電極は、画像データに応じた電位となる。
【００４０】
図５は、ソースドライバ２の構成例を示す説明図である。ソースドライバ２は、シフトレジスタ２１と、ラインバッファ２２と、ラッチ部２３と、レベルシフタ２４と、Ｄ−Ａコンバータ２５と、バッファ２６と、出力マルチプレクサ２７と、モードコントロール部２８と、ＶＣＯＭバッファ２９と、第１キャパシタ３１と、第２キャパシタ３２とを備える。なお、既に説明したとおり、本実施の形態では、液晶表示パネル５のソースラインの数をｎ本とする。
【００４１】
シフトレジスタ２１には、制御部１から制御信号ＣＬＫ，ＳＴＨとが入力される。ＣＬＫは、制御部１から入力されるクロック信号である。図６にＣＬＫの例を示す。シフトレジスタ２１は、ソースラインの本数と同数のｎ個の信号出力端を備える。そして、シフトレジスタ２１は、ＣＬＫが入力される毎に（すなわち、ＣＬＫの立ち上がりエッジ毎に）、一つの信号出力端から、データ読み込み指示信号をラインバッファ２２の信号入力端に出力する。本例では、シフトレジスタ２１は、ＣＬＫが入力される毎に、左側の信号出力端から順番にデータ読み込み指示信号を出力するものとする。ただし、データ読み込み指示信号を順番に出力していく出力端の方向は左側からに限定されるわけではなく、右側の信号出力端から順番に出力していってもよい。また、データ読み込み指示信号は、ラインバッファ２２に対して画像データの取り込みを指示する信号である。
【００４２】
また、制御信号ＳＴＨは、制御部１（図１参照）が１ライン分のデータ取り込みの開始を指示する信号である。例えば、制御部１は、１番左側の信号出力端からのデータ読み込み指示信号の出力開始を指示する場合、ＳＴＨをハイレベルにして、他の期間ではＳＴＨをローレベルにする。シフトレジスタ２１は、ＳＴＨがハイレベルのときにＣＬＫの立ち上がりエッジを検出したならば、１番左側の信号出力端からデータ読み込み指示信号を出力する。以降、シフトレジスタ２１は、ＣＬＫの立ち上がりエッジを検出する毎に、順次、信号出力端を切り替える。
【００４３】
本例では、ラインバッファ２２は、シフトレジスタ２１の各信号出力端に対応する信号入力端を備える。そして、データ読み込み指示信号が信号入力端に入力される毎に、１ライン分の画像データうち、１画素分の画像データを読み込む。例えば、左からｉ番目の信号入力端にデータ読み込み指示信号が入力されると、１ラインにおける左からｉ番目の画素の画像データを読み込む。ラインバッファ２２は、読み込んだ個々の画像データを保持する。なお、これらの画像データは、１ライン内の個々の画素の階調を表す画素値である。
【００４４】
また、制御部１は、ソースドライバ２に対して、制御信号ＳＴＢを入力する。ＳＴＢは、各行の選択期間を指定する制御信号である。図７は、ＳＴＢの変化の例を示す説明図である。ＳＴＢの立ち下がりエッジから立ち上がりエッジまでが、液晶表示パネル５における１行の選択期間である。制御部１は、ＳＴＢの１周期内で、シフトレジスタ２１の各信号出力端からデータ読み込み指示信号が出力されるように、ＣＬＫを出力する。従って、ＳＴＢの１周期の終了時前までに１ライン分の画像データがラインバッファ２２に保持されることになる。ラインバッファ２２はｎ個のデータ出力端を有し、ラッチ部２３はｎ個のデータ入力端を有する。これらのデータ出力端、データ入力端を介して、この１ライン分の画像データは同時にラインバッファ２２からラッチ部２３に読み込まれる。
【００４５】
ラッチ部２３がラインバッファ２２からデータを読み込むタイミングは、ＳＴＢによって規定される。例えば、ラッチ部２３は、ＳＴＢの立ち上がりエッジ毎に、１ライン分の画像データをまとめて読み込む。また、ＳＴＢの各周期において、ＳＴＢの立ち上がりエッジまでの間に、ラインバッファ２２における１ライン分の画像データの読み込みが完了していて、ＳＴＢの立ち上がりエッジでラッチ部２３は、その１ライン分の画像データを読み込む。また、ＳＴＢの立ち上がり時に、ラッチ部２３、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６および出力マルチプレクサ２７が動作し、出力マルチプレクサ２７が液晶表示パネル５の各ソースラインに各列の画像データに応じた電位を設定する。ラッチ部２３、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６および出力マルチプレクサ２７の一連の動作について説明する。
【００４６】
ラッチ部２３は、ｎ個のデータ入力端に対応するｎ個の電位出力端を有する。ラッチ部２３は、各データ入力端から読み込んだ画像データが表す階調に応じた電位を、データ入力端に対応する電位出力端から出力する。例えば、左からｉ番目のデータ入力端から読み込んだ画像データが表す階調に応じた電位を、左からｉ番目の電位出力端から出力する。このようにして、ラッチ部２３は、１ライン分の各画像データに応じた各電位をそれぞれ出力する。
【００４７】
また、ラッチ部２３は、ＳＴＢが立ち上がる前であって、ラインバッファ２２が次の１行分の画像データの保持を完了しているタイミングで、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データと、ラインバッファ２２に保持されている１行分の画像データとを画素毎に比較し、その比較結果に応じた制御信号を出力マルチプレクサに出力する。この制御信号をＣＳＤと記す。ラッチ部２３における画像データの比較処理およびＣＳＤに関しては、後述する。
【００４８】
レベルシフタ２４は、ｎ個の電位入力端と、ｎ個の電位出力端とを有する。レベルシフタ２４のｎ個の電位入力端は、ラッチ部２３のｎ個の電位出力端に一対一に接続されている。レベルシフタ２４は、ラッチ部２３から電位入力端に入力された電位に対してレベルシフトを行って、レベルシフト後の電力をそれぞれ電位出力端から出力する。レベルシフタ２４が備える各電位入力端と各電位出力端も一対一に対応している。レベルシフタ２４は、例えば、左からｉ番目の電位入力端に入力された電位に対してレベルシフトを行うと、レベルシフト後の電位を、左からｉ番目の電位出力端から出力する。
【００４９】
Ｄ−Ａコンバータ２５は、ｎ個の電位入力端と、ｎ個の電位出力端とを有する。Ｄ−Ａコンバータ２５のｎ個の電位入力端は、レベルシフタ２４の各電位出力端に一対一に接続されている。Ｄ−Ａコンバータ２５は、レベルシフタ２４から各電位入力端に入力された電位をアナログ電圧に変換し、各電位出力端から出力する。Ｄ−Ａコンバータ２５は、電源部４（図１参照）からＶ０〜Ｖ３およびＶ４〜Ｖ７の各電圧が入力される。そして、Ｄ−Ａコンバータ２５は、アナログ変換後の電位として、電源部４から入力されたＶ０〜Ｖ３やＶ４〜Ｖ７を出力する。すなわち、Ｄ−Ａコンバータ２５は、各画像データの値に応じてラッチ部２３から出力され、レベルシフトされた電位を、４階調に応じた電位のいずれかの電位に変換して出力する。ただし、ここでは画像の階調が４階調である場合を例にして説明するが、Ｄ−Ａコンバータ２５に入力される電圧の種類はＶ０〜Ｖ７に限定されず、また、画像の階調も４階調に限定されない。また、Ｄ−Ａコンバータ２５は、入力された電圧を分圧して、より多くの種類の階調に応じた電位を出力してもよい。これらの点は、後述の他の実施の形態においても同様である。
【００５０】
また、Ｄ−Ａコンバータ２５には、制御部１（図１参照）が出力した制御信号ＰＯＬが入力される。ＰＯＬは、個々のソースラインの電位をコモン電極よりも高くするか低くするかを規定する制御信号である。Ｄ−Ａコンバータ２５は、ＰＯＬがハイレベルであるかローレベルであるかによって、各電位出力端の出力電位をＶＣＯＭより高い電位とするか、ＶＣＯＭより低い電位とするかを切り替える。具体的には、Ｄ−Ａコンバータ２５は、ＰＯＬがハイレベルであるときに、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とする。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５は、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とする。
【００５１】
すなわち、ＰＯＬがハイレベルであるときに、Ｄ−Ａコンバータ２５の左から奇数番目の電位出力端からは、Ｖ０〜Ｖ３のうちいずれかの電位が出力され、左から偶数番目の電位出力端からは、Ｖ４〜Ｖ７のうちいずれかの電位が出力される。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５の左から奇数番目の電位出力端からは、Ｖ４〜Ｖ７のうちいずれかの電位が出力され、左から偶数番目の電位出力端からは、Ｖ０〜Ｖ３のうちいずれかの電位が出力される。
【００５２】
また、本実施の形態では、制御部１は、ＰＯＬを１フレーム期間毎に交互にハイレベル、ローレベルに切り替える。図８は、ＰＯＬの切り替わりの例を示す説明図である。図８では、フレーム期間の切り替わり時にＰＯＬをハイレベルからローレベルに変化させる場合を示したが、次のフレーム期間切り替わり時には、制御部１はＰＯＬをローレベルからハイレベルに切り換える。
【００５３】
上記のように、ＰＯＬは１フレーム期間毎に切り替えられるので、１フレーム期間内では、Ｄ−Ａコンバータ２５における個々の電位出力端からの出力電位は、ＶＣＯＭより高い電位、または、ＶＣＯＭより低い電位のまま維持される。また、この結果、各ソースラインの電位も１フレーム期間内で、ＶＣＯＭより高い電位、または、ＶＣＯＭより低い電位のまま維持される。この結果、液晶表示パネル５（図２参照）を用いることで、本実施の形態では「列反転」となる。
【００５４】
なお、以下の例では、単に「奇数番目」、「偶数番目」等と記載した場合、左側からの「奇数番目」、「偶数番目」等を意味しているものとする。
【００５５】
バッファ２６は、Ｄ−Ａコンバータ２５の電位出力端に一対一に対応する電位入力端を有し、バッファ２６の各電位入力端に入力された電位と等しい電位を出力するｎ個の電位出力端を有する。例えば、バッファ２６の左からｉ番目の電位出力端は、バッファ２６の左からｉ番目の電位入力端に入力された電位と等しい電位を出力する。バッファ２６は、例えば、ボルテージフォロワである。
【００５６】
出力マルチプレクサ２７は、バッファ２６の電位出力端に一対一に対応する電位入力端を有する。また、出力マルチプレクサ２７は、各電位入力端に一対一に対応するｎ個の電位出力端を有する。そして、出力マルチプレクサ２７の各電位出力端は、液晶表示パネル５が備えるｎ本のソースラインＳ１〜Ｓｎと一対一に接続される。出力マルチプレクサ２７は、左からｉ番目の電位入力端に入力された電位を、左からｉ番目の電位出力端から出力する。
【００５７】
ただし、出力マルチプレクサ２７には、第１キャパシタ３１と第２キャパシタ３２が接続されている。第１キャパシタ３１は、ＶＣＯＭより高い電位に設定されるソースラインに接続させるためのキャパシタであり、第２キャパシタは、ＶＣＯＭより低い電位に設定されるソースラインに接続させるためのキャパシタである。第１キャパシタ３１の容量と、第２キャパシタ３２の容量は、例えば、等しい容量に定めておけばよい。
【００５８】
出力マルチプレクサ２７は、所定の条件が成立している場合に、電位出力端（換言すれば、電位出力端に接続されているソースライン）と、第１キャパシタ３１または第２キャパシタ３２とを接続させる。出力マルチプレクサ２７は、この間、その電位出力端に対応する電位入力端に入力された電位の出力を停止する。また、出力マルチプレクサ２７は、その所定の条件が成立していない場合には、電位入力端に入力された電位を、対応する電位出力端から出力する。すなわち、電位入力端に入力された電位を、対応する電位出力端に接続されたソースラインに設定する。
【００５９】
出力マルチプレクサ２７の詳細な構成については、後述する。
【００６０】
モードコントロール部２８は、制御部１からＰＯＬ，ＳＴＢを入力され、そのＰＯＬ，ＳＴＢを他の構成要素に入力する。具体的には、モードコントロール部２８は、制御部１から入力されたＳＴＢを、ラインバッファ２２、ラッチ部２３、Ｄ−Ａコンバータ２５および出力マルチプレクサ２７に入力する。また、モードコントロール部２８は、制御部１から入力されたＰＯＬを、Ｄ−Ａコンバータ２５および出力マルチプレクサ２７に入力する。
【００６１】
また、ＶＣＯＭバッファ２９は、電源部４から電圧ＶＣＯＭを供給され、コモン電極５５（図３参照）の電位をＶＣＯＭに設定する。
【００６２】
制御部１は、ゲートドライバ３に対してＳＴＶや行切替信号を入力する他に、ソースドライバ２に対しても、上述のＳＴＨ，ＣＬＫ，ＳＴＢ，ＰＯＬを入力し、ソースドライバ２を制御する。また、制御部３は、ＳＴＢを立ち上げる前であって、ラインバッファ２２が次の１行分の画像データの保持を完了しているタイミングで、ラッチ部２３に対して、画像データの比較を指示する制御信号（以下、比較指示信号）を出力する。なお、ＳＴＢ等の制御信号を立ち上げるとは、制御信号をハイレベルにすることを意味する。
【００６３】
次に、ラッチ部２３が、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データと、ラインバッファ２２に保持されている１行分の画像データとを画素毎に比較する動作について説明する。ここで、正極性の表示のために用いる電位Ｖ０〜Ｖ３のうちの最小値（本例ではＶ３）と最大値（本例ではＶ０）の平均電位をＶａとする。すなわち、Ｖａ＝（Ｖ３＋Ｖ０）／２である。また、負極性の表示のために用いる電位Ｖ４〜Ｖ７のうち最小値（本例ではＶ７）と最大値（本例ではＶ４）の平均電位をＶｂとする。すなわち、Ｖｂ＝（Ｖ７＋Ｖ４）／２である。以下、Ｖａを第１の中間電位と記し、Ｖｂを第２の中間電位と記す。
【００６４】
図９は、ラッチ部２３による画像データの比較処理の説明図である。ラッチ部２３は、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データを保持している。この１行分の画像データのうち、個々の画素の画像データをデータ１、データ２、・・・、データｎと記す。また、前回のＳＴＢ立ち上がりエッジの後、ラインバッファ２２は、次の行の画像データを、画素毎に順番に読み込んでいく。制御部２は、ラインバッファ２２が１行分の画像データの読み込みを完了したことを、ＳＴＨをハイレベルにした後にＣＬＫ（図６参照）を何回立ち上げたかによって判定することができる。制御部２は、ラインバッファ２２が１行分の画像データの読み込みを完了したことを判定すると、次のＳＴＢ立ち上がりエッジまでの間に、比較指示信号をラッチ部２３に入力する。
【００６５】
ラインバッファ２２が読み込みを完了して保持している１行分の画像データのうち、個々の画素の画像データをデータ１’、データ２’、・・・、データｎ’とする。
【００６６】
ラッチ部２３が保持しているデータ１等や、ラインバッファ２２が保持しているデータ１’等は、画素の階調を表す画素値であり、これらのデータはいずれも同じビット長で表されている。
【００６７】
ラッチ部２３は、データ入力端毎に（換言すれば、液晶表示パネル５におけるソースライン毎に）、排他的論理和演算を行うＥＸＯＲ（exclusive or）回路３５を備える。図９に示す例では、左側のＥＸＯＲ回路から３５１，３５２，・・・，３５ｎという符号を付して表す。左からｉ番目のＥＸＯＲ回路は、ラッチ部２３における左からｉ番目の画素の画像データと、ラインバッファ２２における左からｉ番目の画素の画像データとに対応する。これらのデータは、いずれも左からｉ番目のソースラインに対応しているということができる。各ＥＸＯＲ回路３５１，３５２，・・・，３５ｎは、比較指示信号が入力されると、ＥＸＯＲ回路自身に対応する画像データのＭＳＢ（Most Significant Bit：最上位ビット）同士の排他的論理和を求める。そして、その排他的論理和の演算結果を、ＣＳＤとして出力マルチプレクサ２７に入力する。
【００６８】
例えば、図９に示すＥＸＯＲ回路３５１は、比較指示信号が入力されると、ラッチ部２３に保持されている１行分のデータのうちの１番左側の画素の画像データのＭＳＢと、ラインバッファ２２に保持されている１行分のデータのうち１番左側の画素の画像データのＭＳＢとの排他的論理和を求め、その演算結果をＣＳＤとして出力マルチプレクサ２７に入力する。他のＥＸＯＲ回路３５２，・・・，３５ｎも同様に動作する。
【００６９】
この排他的論理和演算の結果得られるＣＳＤは、次にＳＴＢが立ち上がって、ソースラインに設定する電位を変化させる際に、ソースラインの電位が第１の中間電位Ｖａまたは第２の中間電位Ｖｂを跨ぐことになるか否かを表している。
【００７０】
例えば、現在のフレーム期間中、１番左の列は正極性駆動され、１番左のソースラインＳ１にはＶ０〜Ｖ４のいずれかの電位が設定されるとする。この場合、図９に示すデータ１の値は小さく、ソースラインＳ１の電位はＶ３であるとする。次の行における１番左のデータ１’の値も小さく、ソースラインＳ１の電位はＶ２に設定されることになるとする。この場合、データ１、データ１’のＭＳＢはいずれも０であり、ＥＸＯＲ回路３５１は、ＣＳＤを“０”とする。ここで、ソースラインの電位がＶ３からＶ２に変化しても、第１の中間電位Ｖａを跨がない。ＣＳＤ＝０は、このことを表している。ソースラインＳ１の電位が、Ｖ２からＶ３に変化することになる場合や、Ｖ１からＶ０に変化することになる場合や、Ｖ０からＶ１に変化することになる場合等でも、ＭＳＢの排他的論理和の結果（ＣＳＤ）はいずれも０となり、第１の中間電位Ｖａを跨がないことを表す。また、電位が変化しない場合もＣＳＤは０となる。
【００７１】
また、図９に示すデータ１の値は小さく、ソースラインＳ１の電位はＶ３であるとする。そして、次の行における１番左のデータ１’の値は大きく、ソースラインＳ１の電位はＶ０に設定されることになるとする。この場合、データ１のＭＳＢは０であり、データ１’のＭＳＢは１である。よって、ＥＸＯＲ回路３５１は、ＣＳＤを“１”とする。このとき、ソースラインの電位がＶ３からＶ０に変化することになるので、第１の中間電位Ｖａを跨いで変化する。ＣＳＤ＝１は、このことを表している。ソースラインＳ１の電位が、Ｖ３からＶ１に変化することになる場合や、Ｖ２からＶ０に変化することになる場合や、Ｖ２からＶ１に変化することになる場合や、あるいは、それらとは逆に電位が変化することになる場合等でも、ＭＳＢの排他的論理和の結果（ＣＳＤ）はいずれも１となり、第１の中間電位Ｖａを跨いで電位が変化することを表す。
【００７２】
ここでは、正極性の場合を例にして説明したが、負極性の場合に関しても同様である。すなわち、ＭＳＢの排他的論理和の結果（ＣＳＤ）が１であれば、ソースラインの電位が第２の中間電位Ｖｂを跨いで変化することを表し、ＣＳＤが０であれば、ソースラインの電位が第２の中間電位Ｖｂを跨がないことを表す。回路構成上の容易性において勘案すると、ＥＸＯＲ回路をラッチ部２３に配置したほうが好ましいが、特に限定されるものではない。同一のソースラインに対応して、画像データのＭＳＢと次の画像のＭＳＢとを比較して排他的論理和を計算すればよい。
【００７３】
図１０は、出力マルチプレクサ２７の構成例を示す説明図である。図１０では、左からｉ−１番目のソースライン、ｉ番目のソースライン、およびｉ＋１番目のソースラインに接続される部分に着目して図示しているが、他のソースラインに接続される部分の構成も同様である。図１０において、ｃｈ（ｉ−１），ｃｈ（ｉ），ｃｈ（ｉ＋１）は、それぞれ左からｉ−１番目、ｉ番目、ｉ＋１番目であることを表している。また、図１０に示す例では、ｉ−１番目およびｉ＋１番目が、左側から奇数番目であり、ｉ番目が、左側から偶数番目であるものとする。左側から奇数番目であるならば、前述のＤ−Ａコンバータ２５の動作により、ＰＯＬがハイレベルのときに、ＶＣＯＭより高い電位を電位出力端から出力し、ＰＯＬがローレベルのときに、ＶＣＯＭより低い電位を電位出力端から出力することになる。また、左から偶数番目であるならば、前述のＤ−Ａコンバータ２５の動作により、ＰＯＬがハイレベルのときに、ＶＣＯＭより低い電位を電位出力端から出力し、ＰＯＬがローレベルのときに、ＶＣＯＭより高い電位を電位出力端から出力することになる。
【００７４】
出力マルチプレクサ２７の電位出力端Ｕｉ−１，Ｕｉ，Ｕｉ＋１は、それぞれ対応するソースライン（図示略）に接続される。また、出力マルチプレクサ２７は、列毎に、バッファ２６から入力された電位を出力する出力部４５を有する。
【００７５】
また、出力マルチプレクサ２７は、電位出力端毎に、第１スイッチ４１と、第２スイッチ４２を備える。第１スイッチ４１は、電位出力端と第１キャパシタ３１との接続状態をオンまたはオフとするスイッチである。第２スイッチ４２は、電位出力端と第２キャパシタ３２との接続状態をオンまたはオフとするスイッチである。
【００７６】
第１キャパシタ３１および第２キャパシタ３２において、出力マルチプレクサ２７の電位出力端とは接続されない側の電極の電位は、ＶＣＯＭバッファ２９（図５参照）によってＶＣＯＭに保たれる。第１キャパシタ３１は、正極性となる電位出力端に接続される。この結果、第１キャパシタ３１のもう一方の電極の電位は収束し、第１の中間電位Ｖａ近辺の値となる。また、第２キャパシタ３２は、負極性となる電位出力端に接続される。この結果、第２キャパシタ３２のもう一方の電極の電位は収束し、第２の中間電位Ｖｂ近辺の値となる。なお、低消費電力の観点から第１キャパシタ３１および第２キャパシタ３２の電位出力端とは接続されない側の電極の電位をコモン電極電位とすることが好ましいが、接地電位であってもよい。
【００７７】
なお、コモン電極もＶＣＯＭバッファ２９（図５参照）によってＶＣＯＭに保たれる。そして、コモン電極と画素電極もキャパシタを形成する。第１スイッチ４１がオンとなることによって、電位出力端と第１キャパシタ３１が接続されるということは、その電位出力端に接続されたソース電極と導通状態となる画素電極が、第１キャパシタ３１に接続された状態になっているということである。同様に、第２スイッチ４２がオンとなることによって、電位出力端と第２キャパシタ３２が接続されるということは、その電位出力端に接続されたソース電極と導通状態となる画素電極が、第２キャパシタ３２に接続された状態になっているということである。
【００７８】
第１スイッチ４１および第２スイッチ４２のオン、オフは、出力マルチプレクサ２７に入力されるＳＴＢ，ＰＯＬ，ＣＳＤの状態によって決定される。なお、ＣＳＤは、列毎に生成され、ラッチ部２３から入力される（図９参照）。また、第１スイッチ４１および第２スイッチ４２がオンとなる条件は、奇数番目の列であるか、偶数番目の列であるかにより異なる。また、第１スイッチ４１および第２スイッチ４２に関して、「オン」とは、電位出力端と第１キャパシタ３１または第２キャパシタ３２とを接続させる状態であることを意味する。「オフ」とは、電位出力端と第１キャパシタ３１または第２キャパシタ３２との接続を断としている状態であることを意味する。
【００７９】
奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。ここでは、左からｉ−１番目の第１スイッチ４１を例にして説明する。奇数番目の列における第１スイッチ４１は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがハイレベルになっていることである。第３の条件は、第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ−１番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、奇数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ−１番目の第１スイッチ４１は、電位出力端Ｕｉ−１と第１キャパシタ３１とを接続させる。
【００８０】
奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。上記と同様に、左からｉ−１番目の場合を例にして説明する。奇数番目の列における第２スイッチ４２は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがローレベルになっていることである。第３の条件は、第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ−１番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、奇数番目の列における第２スイッチ４２は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ−１番目の第２スイッチ４２は、電位出力端Ｕｉ−１と第２キャパシタ３２とを接続させる。
【００８１】
ここでは、左からｉ−１番目の第１スイッチ４１および第２スイッチ４２を例に説明したが、他の奇数番目の列に関しても同様である。
【００８２】
次に、偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。ここでは、左からｉ番目の第１スイッチ４１を例にして説明する。偶数番目の列における第１スイッチ４１は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがローレベルになっていることである。第３の条件は、第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、偶数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ番目の第１スイッチ４１は、電位出力端Ｕｉと第１キャパシタ３１とを接続させる。
【００８３】
偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。上記と同様に、左からｉ番目の場合を例にして説明する。偶数番目の列における第２スイッチ４２は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがハイレベルになっていることである。第３の条件は、第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、偶数番目の列における第２スイッチ４２は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ番目の第２スイッチ４２は、電位出力端Ｕｉと第２キャパシタ３１とを接続させる。
【００８４】
上記の説明からわかるように、奇数番目の列であるか偶数番目の列であるかによらず、スイッチをオンにするための第１の条件および第３の条件は、第１スイッチ４１と第２スイッチ４２とで共通である。
【００８５】
また、出力部４５は、その列の第１スイッチ４１または第２スイッチ４２がオンとなっている間は、バッファ２６から入力された電位の出力を停止する。そして、第１スイッチ４１または第２スイッチ４２がオンとなって一定期間が経過し、そのスイッチがオフとなったことを条件に、バッファ２６から入力された電位の出力を開始する。
【００８６】
第１スイッチ４１または第２スイッチ４２がオンとなる条件に、ＣＳＤが１であるという条件が含まれている。よって、選択行切替時に、第１の中間電位Ｖａまたは第２の中間電位Ｖｂを跨いでソースラインの電位を変化させることになる場合、一旦、ソースラインを第１キャパシタ３１または第２キャパシタ３２に接続させて、ソースラインの電位をＶａまたはＶｂにする（ただし、第１、第２の条件も満たされていることが前提である）。出力部４５は、その後、バッファ２６から入力された電位をソースラインに設定する。この結果、消費電力を抑えるという効果が得られる。
【００８７】
例えば、正極性の場合を例にすると、ソースラインの電位をＶ３またはＶ２からＶ１またはＶ０に上昇させる場合、まず、第１キャパシタ３１を利用して、ソースラインの電位をＶａまで上昇させる。このとき、電位の上昇に寄与するのは第１キャパシタ３１であり、バッファ２６から入力される電位は消費されない。ここでは正極性を例にして説明したが、負極性の場合も同様である。
【００８８】
また、選択行切り替え時に必ずソースラインを第１キャパシタ３１や第２キャパシタ３２に接続させるわけではないので、消費電力をさらに抑えることができる。例えば、正極性の場合を例にすると、ソースラインの電位をＶ３からＶ２に変化させるような場合にもソースラインを第１キャパシタ３１に接続させてしまうと仮定すると、ソースラインの電位をＶ３からＶａに上昇させて、さらにＶ２に低下させることとなり、電力が無駄に消費されてしまう。本発明では、ソースラインを第１キャパシタ３１や第２キャパシタ３２に接続させるための条件として、ＣＳＤが１であること、すなわち、中間電位Ｖａ，Ｖｂを跨いで電位が変化することを採用しているので、上記のような無駄な電力の消費を抑えることができる。
【００８９】
なお、オンとする条件が満たされた第１スイッチ４１は、電位出力端に接続されたソースラインと第１キャパシタ３１とを接続させる。このとき、第１の中間電位Ｖａ近辺の電位よりも低い電位であったソースラインは、第１キャパシタ３１により、中間電位Ｖａ近辺の電位にまで上昇される。第１キャパシタ３１は、このようなソースラインに対しては放電することになる。しかし、第１キャパシタ３１に接続されるソースラインの中には、第１の中間電位Ｖａ近辺の電位よりも高い電位のソースラインも存在する。よって、第１キャパシタ３１は、放電を行うだけでなく、そのようなソースラインからの充電も行われ、第１キャパシタ３１の電極のうち、ソースラインに接続される方の電極の電位は、第１の中間電位Ｖａに近い電位に維持される。
【００９０】
第２キャパシタ３２に関しても同様である。すなわち、放電を行うだけでなく、充電も行われ、第２キャパシタ３２の電極のうち、ソースラインに接続される方の電極の電位は、第２の中間電位Ｖｂに近い電位に維持される。
【００９１】
なお、第１スイッチ４１および第２スイッチ４２をオンとするための上述の各条件は、個々のフレーム期間内で適用され、フレーム期間切り替え時には適用されない。すなわち、最終行の選択を終了して、新たなフレーム期間を開始して第１行を選択する場合には、スイッチ４１，４２をオンとするための上述の各条件は適用されない。新たな期間を開始して、第１行を選択するときには、例えば、ＳＴＢの立ち上がり時に、全ての第１スイッチ４１および第２スイッチ４２をオフとし、出力マルチプレクサ２７の各出力部４５は、ＳＴＢの立ち上がり時から、バッファ２６から入力された電位の出力を開始すればよい。
【００９２】
あるいは、フレーム期間切り替え時にも、第１スイッチ４１および第２スイッチ４２のオン、オフを設定してもよい。フレーム期間切り替え時において第１スイッチ４１や第２スイッチ４２をオンにする条件については、後述する。
【００９３】
次に、ＳＴＢとＣＳＤ出力タイミングとの関係について、図１１を参照して説明する。時刻Ｔ１にＳＴＢが立ち上がるので、このとき、ラッチ部２３はラインバッファ２２から１ライン分の画像データを読み込む。そして、ラッチ部２３の動作に伴い、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６、出力マルチプレクサ２７が動作し、各ソースラインに電位が設定される。このとき、上述の条件を満足する第１スイッチ４１、第２スイッチ４２は一旦オンになるが、ここでは、その動作については省略する。
【００９４】
時刻Ｔ１後に、各ソースラインに電位が設定され、選択行の画素電極は、上記の１ライン分の画像データに応じた電位に設定される。また、シフトレジスタ２１にはＳＴＨ、ＣＬＫが入力され、これに伴い、ラインバッファ２２は、次の１ライン分のデータを読み込む。時刻Ｔ２までに、このデータ読み込みが完了しているとする。時刻Ｔ２において、ラッチ部２３は、時刻Ｔ１でラインバッファ２２から読み込んだデータを保持している。よって、時刻Ｔ２において、各ＥＸＯＲ回路３５（図９参照）は、ラッチ部２３が保持している各画像データのＭＳＢと、ラインバッファ２２に保持されている、次の行の各画像データのＭＳＢとを比較して、ＣＳＤを演算することができる。制御部１は、例えば、時刻Ｔ２において比較指示信号を出力して、各ＥＸＯＲ回路３５にＭＳＢの排他的論理和を演算させ、ＣＳＤを算出させる。
【００９５】
各ＥＸＯＲ回路３５は、このＣＳＤを出力マルチプレクサ２７に入力する。そして、時刻Ｔ１の次にＳＴＢが立ち上がる時刻Ｔ３では、出力マルチプレクサ２７の第１スイッチ４１および第２スイッチ４２は、このＣＳＤを参照して、第３の条件が満たされているか否かを判定すればよい。このように第３の条件が満たされているか否かを判定することで、時刻Ｔ３より前のソースラインの電位が、時刻Ｔ３より後に、中間電位ＶａやＶｂを跨いで変化することになるのか否かを判断することになる。なお、時刻Ｔ３では、第１の条件は満たされることになる。また、第２の条件が満たされているか否かに関しては、そのフレーム期間におけるＰＯＬを参照して判定すればよい。
【００９６】
図１２に示すようにＰＯＬがハイレベルの場合、奇数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。時刻Ｔ３において、奇数番目の列の第１スイッチ４１のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第１スイッチ４１のみが、時刻Ｔ３から一定期間、電位出力端を第１キャパシタ３１に接続させる。また、時刻Ｔ３では、ＳＴＢが立ち上がるので、第１の条件は満たされていることになる。なお、上記の一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。そして、その期間の終了後に、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９７】
奇数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第１スイッチ４１がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９８】
また、ＰＯＬがハイレベルの場合（図１２参照）、偶数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。時刻Ｔ３において、偶数番目の列の第２スイッチ４２のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第２スイッチのみが、時刻Ｔ３から一定期間、電位出力端を第２キャパシタ３２に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。上述のように、一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。その一定期間の終了後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９９】
偶数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第２スイッチ４２がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１００】
ここでは、時刻Ｔ３を例に説明したが、ＳＴＢの立ち上がりエッジ毎に同様の処理を繰り返す。
【０１０１】
また、図１３に示すようにＰＯＬがローレベルの場合、偶数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。時刻Ｔ３において、偶数番目の列の第１スイッチ４１のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第１スイッチ４１のみが、時刻Ｔ３から一定期間、電位出力端を第１キャパシタ３１に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。上述のように、一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。その一定期間の終了後に、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０２】
偶数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第１スイッチ４１がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０３】
また、ＰＯＬがローレベルの場合（図１３参照）、奇数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。時刻Ｔ３において、奇数番目の列の第２スイッチのうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第２スイッチのみが、時刻Ｔ３から一定期間、電位出力端を第２キャパシタ３２に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。この一定期間は、既に説明したとおりである。この一定期間の終了後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０４】
奇数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第２スイッチ４２がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０５】
次に、第１の実施の形態の変形例について説明する。
フレーム期間の切り替わり時において、所定の条件が成立したときに第１スイッチ４１および第２スイッチ４２が、出力マルチプレクサ２７の電位出力端を第１キャパシタ３１や第２キャパシタ３２に接続させてもよい。以下、この動作について説明する。
【０１０６】
フレーム期間の切り替わり時において、第１スイッチ４１および第２スイッチ４２のオン、オフを切り替える条件として、制御信号ＳＴＶを用いる。よって、本変形例では、制御部１（図１参照）は、ＳＴＶをゲートドライバ３だけでなく、ソースドライバ２に対しても出力する。また、制御部１は、ＳＴＶを１クロック信号分遅らせた制御信号（ＳＴＶＤと記す。）も生成し、ソースドライバ２に対して出力する。ＳＴＶＤは、立ち上がりエッジおよび立ち下がりエッジがＳＴＶよりも１クロック信号分遅れている。
【０１０７】
図１４は、ＳＴＶ，ＳＴＶＤ等の出力タイミングチャートの例を示す説明図である。図１４に示すように、制御部１は、新たなフレーム期間における最初のＳＴＢの立ち上がりエッジよりも先に、ＳＴＶをハイレベルにし、そのＳＴＢの立ち下がりエッジよりも後に、ＳＴＶをローレベルにする。また、制御部１は、新たなフレーム期間における最初のＳＴＢの立ち上がりエッジよりも先に、ＳＴＶＤもハイレベルにし、そのＳＴＢの立ち下がりエッジよりも後に、ＳＴＶＤをローレベルにする。
【０１０８】
また、制御部１は、例えば、ＳＴＶの立ち上がりエッジと同じタイミングで、ＰＯＬのレベルを切り替える。既に説明したように、ＰＯＬは１フレーム期間毎に、ハイレベル、ローレベルに交互に切り替えられる。
【０１０９】
また、ＳＴＢがハイレベルになったときには、ラッチ部２３は、ラインバッファ２２から１ライン分の各画素の画像データを読み込む。ただし、本変形例では、ラッチ部２３は、１ライン分の新たな画像データを読み込んだときに、それまで保持していた１ライン分の各画素の画像データのうち、各画素のＭＳＢに関しては、残して保持しておく。すなわち、ＳＴＢがハイレベルになったときに、新たに読み込んだ１ライン分の各画素の画像データを保持するだけでなく、それまで保持していた前のラインの各画素の画像データのＭＳＢも保持する。例えば、図１４に示す時刻Ｔｂにおいて、ラッチ部２３は、新たな１ライン分の画像データを読み込むとともに、時刻Ｔａから保持していた各画素の画像データのＭＳＢも保持しておく。このように、ラッチ部２３は、新たな行の画像データを読み込んだときに、その前の行の各画素の画像データのＭＳＢも保持する。
【０１１０】
なお、本例では、１つ前の行の各画素の画像データのＭＳＢをラッチ部２３が保持する場合を例にして説明するが、ラッチ部２３以外の他の構成要素が保持していてもよい。
【０１１１】
本変形例においては、各列の第１スイッチ４１および第２スイッチ４２は、既に説明した条件が満たされた場合の他、以下に示す条件が満たされた場合にもオンとなる。ただし、以下に示す条件には、「ＳＴＶがハイレベルであること」、または、「ＳＴＶＤがハイレベルであること」が含まれているので、以下に示すスイッチの動作は、新たなフレーム期間における第１行の画像データに応じた電位を設定する際に適用されるものである。
【０１１２】
奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。奇数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、一定期間オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。また、この一定期間を、第１期間と記す。「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」は、画像データが中間調より高い階調であることを示している。
【０１１３】
本変形例では、１ライン前の各画素の画像データのＭＳＢも、ラッチ部２３（あるいは、他の構成要素でもよい。）によって保持されているので、出力マルチプレクサ２７は、そのＭＳＢを参照すればよい。
【０１１４】
「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間では、ＰＯＬはハイレベルであり、着目している奇数番目の列のソースラインの電位はＶａより高かったことを意味する。新たなフレーム期間ではＰＯＬがローレベルであり、そのソースライン電位をＶＣＯＭより低くするので、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用してソースライン電位をＶａ近辺まで低下させることができ、その際キャパシタに蓄積した電荷を消費電力の低減に役立てることができる。すなわち、図１５（ａ）に例示する電位変化において、ソースライン電位をＶａ近辺まで低下させる際にキャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１１５】
なお、図１６は、上述の第１期間を示す説明図である。図１６に示すように、第１期間は、ＳＴＢがハイレベルになっている期間の冒頭に設ければよい。なお、図１６に示す第１期間の後の第２期間については、後述する。
【０１１６】
奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。奇数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第１期間（図１６参照）の間オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第２スイッチ４２は、第１期間の間オンとなる。すなわち、その奇数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０１１７】
「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはローレベルであり、着目している奇数番目の列のソースラインの電位はＶｂより低かったことを意味する。新たなフレーム期間ではＰＯＬがハイレベルであり、そのソースライン電位をＶＣＯＭより高くするので、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用してソースライン電位をＶｂ近辺まで上昇させることができ、その分、消費電力を抑えることができる。例えば、図１５（ｂ）に例示する電位変化において、ソースライン電位をＶｂ近辺まで上昇させる際の消費電力を抑えることができる。
【０１１８】
偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。偶数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第１期間の間、オンになる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第１スイッチ４１は、第１期間の間、オンになる。すなわち、その偶数番目の電位出力端と第１キャパシタ３１とを接続させる。
【０１１９】
「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはローレベルであり、着目している偶数番目の列のソースラインの電位はＶａより高かったことを意味する。新たなフレーム期間ではＰＯＬがハイレベルであり、そのソースライン電位をＶＣＯＭより低くするので、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用してソースライン電位をＶａ近辺まで低下させることができる（図１５（ａ）参照）。すなわち、キャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１２０】
偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。偶数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第１期間の間、オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第２スイッチ４２は、第１期間の間オンとなる。すなわち、その偶数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０１２１】
「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはハイレベルであり、着目している偶数番目の列のソースラインの電位はＶｂより低かったことを意味する。新たなフレーム期間ではＰＯＬがローレベルであり、そのソースライン電位をＶＣＯＭより高くするので、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用してソースライン電位をＶｂ近辺まで上昇させることができ、その分、消費電力を抑えることができる（図１５（ｂ）参照）。
【０１２２】
さらに、第１期間後の第２期間（図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２は、以下に示す条件が満たされた場合にもオンとなる。第２期間は、フレーム期間の切り替わり後に最初にＳＴＢがハイレベルになっている期間における第１期間後の一定の期間である。
【０１２３】
第２期間において、奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。奇数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第１スイッチ４１は、第２期間中、オンとなる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０１２４】
「ＰＯＬがハイレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶａより高くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭ未満であったことを意味する。よって、第２期間において、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用して、ＶＣＯＭより低い電位をＶａ近辺まで上昇させることができ、その分、消費電力を抑えることができる。すなわち、図１７（ａ）に例示する電位変化において、ソースライン電位をＶａ近辺まで上昇させる際の消費電力を抑えることができる。
【０１２５】
第２期間において、奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。奇数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第２スイッチ４２は、第２期間中、オンとなる。すなわち、その奇数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０１２６】
「ＰＯＬがローレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶｂより低くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭより高い電位であったことを意味する。よって、第２期間において、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用して、ＶＣＯＭより高い電位をＶｂ近辺まで低下させることができ、その際キャパシタに蓄積した電荷を消費電力の低減に役立てることができる。すなわち、図１７（ｂ）に例示する電位変化において、ソースライン電位をＶｂ近辺まで低下させる際にキャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１２７】
第２期間において、偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。偶数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第１スイッチ４１は、第２期間中、オンとなる。すなわち、その偶数番目の列の電位出力端と第１キャパシタ３１とを接続させる。
【０１２８】
「ＰＯＬがローレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している偶数番目の列のソースラインの電位をＶａより高くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭ未満であったことを意味する。よって、第２期間において、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用して、ＶＣＯＭより低い電位をＶａ近辺まで上昇させることができ、その分、消費電力を抑えることができる（図１７（ａ）参照）。
【０１２９】
第２期間において、偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。偶数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第２スイッチ４２は、第２期間中、オンとなる。すなわち、その偶数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０１３０】
「ＰＯＬがハイレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶｂより低くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭより高い電位であったことを意味する。よって、第２期間において、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用して、ＶＣＯＭより高い電位をＶｂ近辺まで低下させることができる（図１７（ｂ）参照）。そして、その際、キャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１３１】
また、第２期間において第１スイッチ４１、第２スイッチ４２をオンとする条件の中に、「ＳＴＶＤがハイレベルになっていること」という条件を含めているが、この条件の代わりに「ＳＴＶがハイレベルになっていること」という条件を用いてもよい。
【０１３２】
また、出力部４５（図１０参照）は、フレーム期間の切り替え時においては、例えば、第２期間終了後に、バッファ２６から入力された電位の出力を開始すればよい。また、出力部４５は、第２期間においてその列の第１スイッチ４１と第２スイッチ４２のいずれもがオフになるならば、バッファ２６から入力された電位の出力を、例えば、第２期間から開始してもよい。
【０１３３】
以上のように、フレーム期間切り替え時においても、所定の条件が満たされた場合に、第１スイッチ４１や第２スイッチ４２をオンにすることで、消費電力を低減することができる。例えば、所定の条件が満たされた場合に、第１期間に第１スイッチ４１や第２スイッチ４２をオンにするので、前のフレーム期間において電位がＶａより高いソースラインを第１キャパシタ３１に接続させ、第１キャパシタ３１に電荷を蓄積したり、前のフレーム期間において電位がＶｂより低いソースラインを第２キャパシタ３２に接続させ、第２キャパシタ３２を利用して電位をＶｂまで上昇させる際の消費電力を少なくしたりすることができる。この際、既に説明したような条件を定めているので、例えば、ソースラインの電位をＶ４をＶｂまで低下させてからＶＣＯＭ以上の電位に上昇させるような、無駄な電力消費を抑えることができる。
【０１３４】
また、所定の条件が満たされた場合に、第２期間に第１スイッチ４１や第２スイッチ４２をオンにするので、新規フレーム期間において、電位をＶａ以上にすべきソースラインの電位を、第１キャパシタ３１を利用してＶａまで上昇させることができ、この間の消費電力を抑えることができる。また、電位をＶｂ以下にすべきソースラインを第２キャパシタ３２に接続させて、第２キャパシタ３２に電荷を蓄積することができ、この電荷を消費電力の低減に役立てることができる。この際、既に説明したような条件を定めているので、例えば、ＶＣＯＭ未満の電位をＶａまで上昇させてからＶ３まで低下させるような、無駄な電力消費を抑えることができる。
【０１３５】
また、上記の例では列反転の場合を示した。制御部１が１選択期間毎にＰＯＬのレベルをハイレベル、ローレベルに切り替えることで、ドット反転を実現することができる。この場合、各ソースラインの電位は選択期間毎に、ＶＣＯＭより高い電位とＶＣＯＭより低い電位に切り替わる。このときに、消費電力を低減するためには、上述の変形例で説明したフレーム期間切り替え時における条件を適用して、各列の第１スイッチ４１および第２スイッチ４２のオンを決定すればよい。具体的には、選択行切替時において、ＳＴＢ立ち上がりエッジ後の第１期間、第２期間（図１６参照）における第１スイッチ４１および第２スイッチ４２のオンを、上述の変形例と同じ条件で定めればよい。また、制御部１は、図１４に示すＳＴＶ、ＳＴＶＤに相当する信号をハイレベルにしローレベルに戻す制御を、各ＳＴＢに関して行えばよい。ただし、ゲートドライバ３に対するＳＴＶは、フレーム期間切り替え時のみハイレベルにする。
【０１３６】
次に、第１の実施の形態の他の変形例について説明する。
第１の実施の形態では、各ＥＸＯＲ回路３５が、ラッチ部２３に蓄積された画像データのＭＳＢと、ラインバッファ２２に蓄積された画像データのＭＳＢとを比較する場合を示したが、一つの回路（例えば、ラッチ部２３）内に、各画素の画像データのビット毎に、２重にＤフリップフロップを設け、そのＤフリップフロップの出力同士の排他的論理和演算を行ってもよい。図１８は、Ｄフリップフロップを２重に設けることで、画像データのＭＳＢの排他的論理和演算を行う構成の例を示す。図１８では、１ライン中の１画素分の画像データのＬＳＢ（Least Significant Bit ：最下位ビット）からＭＳＢまでの各ビットに応じた２重のＤフリップフロップを示している。１段目の各Ｄフリップフロップ３６の入力端Ｄは、ラインバッファ２２内の対応する画素の１ビット分の値を取り込む。また、１段目の各Ｄフリップフロップ３６の出力端Ｑは、２段目の各Ｄフリップフロップ３６の入力端Ｄに接続される。そして、各Ｄフリップフロップ３６，３７のＣＫにＳＴＢが入力される。この結果、ＳＴＢがハイレベルになると、あるライン（Ｋとする）の画像データが１段目の各Ｄフリップフロップ３６に保持される。次に、ＳＴＢがハイレベルになると、ラインＫの画像データは２段目のＤフリップフロップ３７に保持され、その次のラインの画像データが１段目のＤフリップフロップ３６に保持される。また、１画素分のデータ毎に、ＥＸＯＲ回路３５が設けられ、ＥＸＯＲ回路３５は、１段目のＭＳＢに該当するＤフリップフロップ３６の出力Ｑと、２段目のＭＳＢに該当するＤフリップフロップ３７の出力Ｑとの排他的論理和を求め、その演算結果をＣＳＤとして、出力マルチプレクサ２７に出力する。
【０１３７】
このように、ある行の画素データのＭＳＢと、次の行の画素データのＭＳＢとの排他的論理和を演算するための構成は、図９に示す構成以外の種々の構成であってもよい。また、その他の点に関しても、第１の実施の形態やその変形例で述べた構成や動作は例示であり、他の構成や動作によって本発明を実現してもよい。例えば、上記の変形例などでは、左側から偶数列目、奇数列目でそれぞれ第１のスイッチや第２のスイッチをオンにする条件を定めたが、右側から奇数列目の第１のスイッチや第２のスイッチをオンにする条件や、右側から偶数列目の第１のスイッチや第２のスイッチをオンにする条件を定めてもよい。
【０１３８】
［実施の形態２］
第２の実施の形態の液晶表示装置は、第１の実施の形態と同様に、制御部１と、ソースドライバと、ゲートドライバ３と、液晶表示パネルと、電源部４を備える（図１参照）。ただし、ソースドライバの構成は第１の実施の形態と異なるので、以下、ソースドライバを符号２ａで表す。ソースドライバ２ａおよびゲートドライバ３は、電源部４（図１参照）から電圧供給を受ける。
【０１３９】
また、液晶表示パネルの構成は、第１の実施の形態と異なる。第２の実施の形態では、図１９に例示する構成の液晶表示パネルを用いて、１フレーム期間内で出力マルチプレクサ２７の個々の電位出力端の極性を正極性や負極性に維持したまま、ドット反転を実現する。以下、図１９を参照して、第２の実施の形態における液晶表示パネルについて説明する。以下、第２の実施の形態における液晶表示パネルを符号５ａで表す。
【０１４０】
液晶表示パネル５ａは、マトリクス状に配置された複数の画素電極５０と、コモン電極（図１９において図示略）との間に液晶を挟持する。この点は、第１の実施の形態における液晶表示パネル５と同様である。
【０１４１】
ただし、液晶表示パネル５ａは、画素電極の各列の左側にそれぞれ１本ずつソースラインを備えるとともに、１番右側の画素列の右側にも１本のソースラインを備える。すなわち、液晶表示パネル５ａは、画素電極の列の数ｎよりも１多いｎ＋１本のソースラインＳ１〜Ｓｎ＋１を備える（図１９参照）。このような構成により、隣り合うソースライン間に１列分の画素電極が配置されることになる。
【０１４２】
また、奇数番目の行の各画素電極５０では、ＴＦＴ５１は、画素電極５０の左側に設けられ、画素電極５０とその左側のソースラインとを接続させる。一方、偶数番目の行の各画素電極５０では、ＴＦＴ５１は、画素電極５０の右側に設けられ、画素電極５０とその右側のソースラインとを接続させる（図１９参照）。図３では、画素電極５０が左側のソースラインに接続される場合を例示したが、画素電極５０が右側のソースラインに接続される場合には、例えばＴＦＴ５１を画素電極５０の右側に配置して、ＴＦＴ、ソースライン、ゲートラインを接続させればよい。ただし、ここでは便宜的に、奇数行目のＴＦＴを画素電極の左側に設け、偶数行目のＴＦＴを画素電極の右側に設ける場合を例示したが、奇数行目の画素電極が左側のソースラインに接続され、偶数行目の画素電極が右側のソースラインに接続されさえすれば、ＴＦＴの位置自体は任意でよい。
【０１４３】
図２０は、第２の実施の形態におけるソースドライバ２ａの構成例を示す説明図である。第１の実施の形態と同様の構成例については、図５と同一の符号を付し、詳細な説明を省略する。ソースドライバ２ａは、シフトレジスタ２１と、ラインバッファ２２ａと、ラッチ部２３ａと、レベルシフタ２４ａと、Ｄ−Ａコンバータ２５ａと、バッファ２６ａと、出力マルチプレクサ２７ａと、モードコントロール部２８と、ＶＣＯＭバッファ２９と、第１キャパシタ３１と、第２キャパシタ３２とを備える。なお、図２０において、ラインバッファ２２ａ等の入力端や出力端に記載した“１”，“２”，“３”，“ｎ”，“ｎ＋１”等の番号は、左側から何番目の端子であるかを表している。また、第２の実施の形態においても、単に「奇数番目」、「偶数番目」等と記載した場合、左側からの「奇数番目」、「偶数番目」等を意味しているものとする。
【０１４４】
シフトレジスタ２１は、第１の実施の形態と同様である。
【０１４５】
ラインバッファ２２ａは、シフトレジスタ２１の各信号出力端に対応する信号入力端を備える。そして、データ読み込み指示信号が信号入力端に入力される毎に、１ライン分の画像データうち、１画素分の画像データを読み込み、その画像データを保持する。この点は、第１の実施形態と同様である。
【０１４６】
ただし、ラインバッファ２２ａは、ソースラインＳ１〜Ｓｎ＋１と同数の信号出力端を備える。そして、１ライン分のｎ個の画素の画像データを、左から１番目からｎ番目までのデータ出力端からラッチ部２３ａに読み込まれるようにするのか、左から２番目からｎ＋１番目までのデータ出力端からラッチ部２３ａに読み込まれるようにするのかを、制御部２２ａからの制御信号（端子制御信号と記す）に従って切り替える。端子制御信号は、第１の実施の形態で述べた各種制御信号に加え、第２の実施の形態で制御部１が出力する制御信号である。
【０１４７】
例えば、ラインバッファ２２ａは、ｎ＋１個のデータ出力端に対応するｎ＋１個の記憶領域（図示略）を備える。そして、端子制御信号がハイレベルである場合、ラインバッファ２２ａは、１行分のｎ個の画像データを、左から１番目からｎ番目までのデータ出力端に対応する記憶領域に記憶するように配置する。この場合、左からｎ＋１番目のデータ出力端に対応する記憶領域には何も記憶されない。また、端子制御信号がローレベルである場合には、ラインバッファ２２ａは、１行分のｎ個の画像データを、左から２番目からｎ＋１番目までのデータ出力端に対応する記憶領域に記憶するように配置する。この場合、一番左のデータ出力端に対応する記憶領域には何も記憶されない。その他の点に関しては、第１の実施の形態におけるラインバッファ２２と同様である。
【０１４８】
また、制御部１は、液晶表示パネル５ａの奇数行目の画像データをラインバッファ２２ａが読み込むときには、端子制御信号をハイレベルにする。一方、液晶表示パネル５ａの偶数行目の画像データをラインバッファ２２ａが読み込むときには、端子制御信号をローレベルにする。従って、奇数行目の画像データは、ラインバッファ２２ａの左から１番目からｎ番目までのデータ出力端からラッチ部２３ａに読み込まれる。また、偶数行目の画像データは、ラインバッファ２２ａの左から２番目からｎ＋１番目までのデータ出力端からラッチ部２３ａに読み込まれる。制御部１は、ラインバッファ２２ａが１行分のデータを読み込む周期と同じ周期で、端子制御信号のレベルをハイレベル、ローレベルに交互に切り替えていけばよい。
【０１４９】
ラッチ部２３ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個のデータ入力端と、ｎ＋１個の電位出力端を有する。そして、ＳＴＢの立ち上がりエッジ毎に、１ライン分の画像データをラインバッファ２２ａから読み込む。ただし、上記のように、ラインバッファ２２ａのデータ記憶態様は、左から１番目からｎ番目までのデータ出力端に対応する記憶領域に１ライン分のデータを記憶する態様（第１の記憶態様と記す。）と、左から２番目からｎ＋１番目までのデータ出力端に対応する記憶領域に１ライン分のデータを記憶する態様（第２の記憶態様）とがある。
【０１５０】
上記の第１の記憶態様の場合、ラッチ部２３ａは、ラインバッファ２２ａの左から１番目からｎ番目までのデータ出力端、およびラッチ部２３ａのそれらに対応するデータ入力端を介して、１ライン分のｎ個の画像データを読み込む。そして、ラッチ部２３ａは、１ライン分の各画像データに応じた各電位をそれぞれ、左から１番目からｎ番目までの電位出力端から出力する。この場合、ラインバッファ２２ａにおける左からｎ＋１番目のデータ出力端子からはデータを読み込まないので、ラッチ部２３ａは、左からｎ＋１番目の電位出力端からは電位を出力しない。
【０１５１】
また、上記の第２の記憶態様の場合、ラッチ部２３ａは、ラインバッファ２２ａの左から２番目からｎ＋１番目までのデータ出力端、およびラッチ部２３ａのそれらに対応するデータ入力端を介して、１ライン分のｎ個の画像データを読み込む。そして、ラッチ部２３ａは、１ライン分の各画像データに応じた各電位をそれぞれ、左から２番目からｎ＋１番目までのデータ出力端から出力する。この場合、ラインバッファ２２ａにおける一番左のデータ出力端からはデータを読み込まないので、ラッチ部２３ａは、一番左の電位出力端からは電位を出力しない。
【０１５２】
また、制御部１は、ＳＴＢが立ち上がる前であって、ラインバッファ２２ａが第１の記憶態様または第２の記憶態様で次の１行分の画像データの保持を完了しているタイミングで、比較指示信号をラッチ部２３ａに出力する。ラッチ部２３は、比較指示信号が入力されると、直前のＳＴＢ立ち上がりエッジで読み込んだ画像データのＭＳＢと、ラインバッファ２２に保持されている画像データＭＳＢとの排他的論理和演算を行う。
【０１５３】
図２１は、第２の実施の形態におけるラッチ部２３ａによる画像データの比較処理の説明図である。本実施形態では、ラインバッファ２２ａは、行毎に、上記の第１の記憶態様と第２の記憶態様を交互に切り替えて、１ライン分のデータを記憶する。そのため、一番左のソースラインＳ１に対応する列や、左からｎ＋１番目のソースラインＳｎ＋１に対応する列では、同じ列上に２つのデータが揃わない。よって、第２の実施の形態では、ラッチ部２２ａは、例えば、左から２番目のソースラインＳ２からｎ番目のソースラインＳｎに対応するｎ−１個のＥＸＯＲ回路３５２〜３５ｎを備える。各ＥＸＯＲ回路３５２〜３５ｎは、ＥＸＯＲ回路自身と同じソースラインに対応する画像データのＭＳＢ同士の排他的論理和を計算し、その計算結果をＣＳＤとして出力マルチプレクサ２７に出力する。
【０１５４】
第２の実施の形態では、ラインバッファ２２ａは、上述の第１の記憶態様と第２の記憶態様とを行毎に切り替え、ラインバッファ２２ａで記憶された各画素のデータは、同じ列の入出力端を介してラッチ部２３ａに読み込まれる。従って、第２の実施の形態では、ＥＸＯＲ回路は、１ライン分の画像データ中における同じ位置の画素の画像データではなく、１画素分ずれた画像データ同士でＭＳＢの排他的論理和演算を行う。例えば、図２１に示す例では、ＥＸＯＲ回路３５２は、同じソースラインに対応する画像データとして、データ２（１ラインの中では左から２画素目の画像データ）のＭＳＢと、データ１’（１ラインの中では一番左の画素の画像データ）のＭＳＢとの排他的論理和演算を行う。
【０１５５】
左からｉ番目のソースラインに対応するＥＸＯＲ回路３５ｉに関して説明する。ＥＸＯＲ回路３５ｉは、ｉ番目のソースラインに対応する画像データとして、左からｉ番目のデータ入力端から読み込んだ画像データのＭＳＢと、ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データのＭＳＢとの排他的論理和を計算する。ラッチ部２３ａが、１番目からｎ番目までのデータ入力端から１ライン分の画像データを読み込んだ場合、「左からｉ番目のデータ入力端から読み込んだ画像データ」は、１ライン中で左からｉ画素目の画像データであり、「ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データ」は、１ライン中で左からｉ−１画素目の画像データである。また、ラッチ部２３ａが、２番目からｎ＋１番目までのデータ入力端から画像データを読み込んだ場合、「左からｉ番目のデータ入力端から読み込んだ画像データ」は、１ライン中で左からｉ−１画素目の画像データであり、「ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データ」は、１ライン中で左からｉ画素目の画像データである。
【０１５６】
なお、図２１に示すＥＸＯＲ回路の配置等は例示であり、図２１に示す例に限定されない。例えば、１番左や左からｎ＋１番目の列においてもＥＸＯＲ回路を配置して、それらの列でも排他的論理和演算を行うようにソースドライバ２ａが構成されていてもよい。
【０１５７】
本実施の形態では、図２１に示すＥＸＯＲ回路３５２〜３５ｎが設けられ、左から２番目のソースラインに対応する列のＣＳＤから、ｎ番目のソースラインに対応する列のＣＳＤまでを出力する場合を例にして説明する。
【０１５８】
レベルシフタ２４ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態におけるレベルシフタ２４と同様である。なお、１ライン分の画素数がｎ個であるのに対して、ラッチ部２３ａの電位出力端はｎ＋１あるので、上述のように、ラッチ部２３ａの一番左や、左からｎ＋１番目の電位出力端からは電位が出力されない場合がある。この場合、レベルシフタ２４ａは、ラッチ部２３ａから電位が入力されなかった電位入力端に対応する電位出力端からは電位を出力しない。
【０１５９】
Ｄ−Ａコンバータ２５ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態のＤ−Ａコンバータ２５と同様である。また、制御部１は、第１の実施の形態と同様に、制御信号ＰＯＬをフレーム期間毎に、交互にハイレベル、ローレベルに切り替える。
【０１６０】
Ｄ−Ａコンバータ２５ａは、ＰＯＬがハイレベルであるときに、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とする。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５は、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とする。
【０１６１】
バッファ２６ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態のバッファ２６と同様である。ただし、バッファ２６ａは、電位が入力されなかった電位入力端に対応する電位出力端からは電位を出力しない。
【０１６２】
出力マルチプレクサ２７ａは、バッファ２６ａの電位出力端に一対一に対応するｎ＋１個の電位入力端を有する。また、出力マルチプレクサ２７ａは、各電位入力端に一対一に対応するｎ＋１個の電位出力端を有する。そして、出力マルチプレクサ２７ａの各電位出力端は、液晶表示パネル５ａが備えるｎ＋１本のソースラインＳ１〜Ｓｎ＋１と一対一に接続される。出力マルチプレクサ２７ａは、左からｉ番目の電位入力端に入力された電位を、左からｉ番目の電位出力端から出力する。
【０１６３】
図２２は、第２の実施の形態における出力マルチプレクサ２７ａの例を示す説明図である。図１０に示す要素と同様の要素に関しては、同一の符号を付し、詳細な説明を省略する。本例では、１番左の列と、左からｎ＋１番目の列には、ＥＸＯＲ回路は設けられない（図２１参照）。そして、出力マルチプレクサ２７ａにおいては、一番左の電位出力端Ｕ１および、左からｎ＋１番目の電位出力端Ｕｎ＋１は、出力部４５に接続され、また、他の電位出力端Ｕ２〜Ｕｎとは異なり、第１スイッチ４１および第２スイッチ４２は設けられない。一番左の出力部４５および左からｎ＋１番目の出力部４５は、それぞれ、バッファ２６ａの対応する電位出力端から出力された電位を、電位出力端Ｕ１，Ｕｎ＋１から出力する。
【０１６４】
また、左から２番目からｎ番目までの各電位出力端Ｕ２〜Ｕｎには、第１スイッチ４１と、第２スイッチ４２とが設けられる。第１スイッチ４１および第２スイッチ４２は、第１の実施の形態と同様のスイッチである。
【０１６５】
上記のように、電位入力端および電位出力端がｎ＋１個設けられていること、および、電位出力端Ｕ１，Ｕｎ＋１には、第１スイッチ４１および第２スイッチ４２が設けられていない点以外に関しては、出力マルチプレクサ２７ａは、第１の実施の形態における出力マルチプレクサ２７と同様である。
【０１６６】
また、第１スイッチ４１によって各電位出力端Ｕ２〜Ｕｎと接続される第１キャパシタ３１は、第１の実施の形態と同様である。同様に、第２スイッチ４２によって各電位出力端Ｕ２〜Ｕｎと接続される第２キャパシタ３２も、第１の実施の形態と同様である。
【０１６７】
また、フレーム期間内での選択行切替時において、第１スイッチ４１および第２スイッチ４２がオンになる条件は、第１の実施の形態と同様である。
【０１６８】
すなわち、奇数番目の列における第１スイッチ４１は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１６９】
また、奇数番目の列における第２スイッチ４２は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７０】
また、偶数番目の列における第１スイッチ４１は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７１】
また、偶数番目の列における第２スイッチ４２は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７２】
また、電位出力端Ｕ２〜Ｕｎに接続された出力部４５は、その列の第１スイッチ４１または第２スイッチ４２がオンとなっている間は、バッファ２６ａから入力された電位の出力を停止する。そして、第１スイッチ４１または第２スイッチ４２がオンとなって一定期間が経過し、そのスイッチがオフとなったことを条件に、出力部４５は、バッファ２６ａから入力された電位の出力を開始する。この点は、第１の実施の形態と同様である。
【０１７３】
また、第２の実施の形態における制御部１は、第１の実施の形態における各制御信号に加えて、端子制御信号を出力する。他の点に関しては、第１の実施の形態と同様である。
【０１７４】
また、ＳＴＢとＣＳＤ出力タイミングとの関係に関しても、第１の実施の形態と同様である（図１１参照）。ただし、第２の実施の形態では、ラインバッファ２２ａは、ＳＴＢの立ち上がりエッジ前に、１ライン分の画像データを前述の第１の記憶態様または第２の記憶態様で記憶することを完了させる。この後、制御部１は、比較指示信号を出力すればよい。この比較指示信号により、各ＥＸＯＲ回路３５２〜３５ｎは、同じソースラインに対応する画像データのＭＳＢ同士の排他的論理和を計算し、その計算結果をＣＳＤとして、出力マルチプレクサ２７ａに出力する。そして、出力マルチプレクサ２７ａの第１スイッチ４１や第２スイッチ４２は、ＣＳＤが入力された後にＳＴＢの立ち上がりエッジを検出すると、そのＣＳＤや、その時点におけるＰＯＬを参照して、オンとするか否かを判定する。
【０１７５】
次に、液晶表示パネル５ａの奇数行目の画像データに応じた電位をソースラインに設定する場合の動作について説明する。この場合、ラインバッファ２２ａは、第１の記憶態様でその奇数行目の画像データを記憶する。また、この状態で、各ＥＸＯＲ回路３５２〜３５ｎは、それぞれ、ＥＸＯＲ回路自身に対応するラッチ部２３ａ内の画像データのＭＳＢと、ラインバッファ２２ａにおいて同じ列に記憶された画像データＭＳＢとの排他的論理和を計算し、ＣＳＤを算出する。
【０１７６】
ＳＴＢがハイレベルになると、ラッチ部２３ａは、左から１番目からｎ番目までの各端子を介して、ラインバッファ２２ａから１ライン分の画像データを読み込み、出力マルチプレクサ２７ａは、電位出力端Ｕ１〜Ｕｎによって、ソースラインＳ１〜Ｓｎの電位を設定する。奇数行目の画素電極は、それぞれ左側のソースラインＳ１〜Ｓｎに接続されているので、出力マルチプレクサ２７ａがソースラインＳ１〜Ｓｎの電位を設定することにより、各画素電極の電位も設定される。
【０１７７】
また、このときＰＯＬがハイレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより高い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより低い電位を出力するので、Ｓ１，Ｓ３，・・・の電位は、ＶＣＯＭより高い電位となり、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより低い電位となる。
【０１７８】
また、第１の実施の形態で説明したように、ＰＯＬがハイレベルの場合、奇数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。奇数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。ただし、一番左の出力部４５は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１７９】
また、ＰＯＬがハイレベルの場合、偶数列目の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。偶数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８０】
この結果、ＰＯＬがハイレベルの場合、液晶表示パネル５ａの奇数行目の極性は、図１９に示すように左から＋，−，＋，・・・となる。
【０１８１】
また、ＰＯＬがローレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより低い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより高い電位を出力するので、Ｓ１，Ｓ３，・・・の電位は、ＶＣＯＭより低い電位となり、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより高い電位となる。
【０１８２】
また、ＰＯＬがローレベルの場合、偶数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。偶数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。ただし、ＰＯＬがハイレベルのときと同様に、一番左の出力部４５は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１８３】
また、ＰＯＬがローレベルの場合、奇数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。奇数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８４】
この結果、ＰＯＬがローレベルの場合、液晶表示パネル５ａの奇数行目の極性は、左から−，＋，−，・・・となる。
【０１８５】
次に、液晶表示パネル５ａの偶数行目の画像データに応じた電位をソースラインに設定する場合の動作について説明する。この場合、ラインバッファ２２ａは、第２の記憶態様でその奇数行目の画像データを記憶する。また、この状態で、各ＥＸＯＲ回路３５２〜３５ｎは、それぞれ、ＥＸＯＲ回路自身に対応するラッチ部２３ａ内の画像データのＭＳＢと、ラインバッファ２２ａにおいて同じ列に記憶された画像データＭＳＢとの排他的論理和を計算し、ＣＳＤを算出する。
【０１８６】
ＳＴＢがハイレベルになると、ラッチ部２３ａは、左から２番目からｎ＋１番目までの各端子を介して、ラインバッファ２２ａから１ライン分の画像データを読み込み、出力マルチプレクサ２７ａは、電位出力端Ｕ２〜Ｕｎ＋１によって、ソースラインＳ２〜Ｓｎ＋１の電位を設定する。偶数行目の画素電極は、それぞれ右側のソースラインＳ２〜Ｓｎ＋１に接続されているので、出力マルチプレクサ２７ａがソースラインＳ２〜Ｓｎ＋１の電位を設定することにより、各画素電極の電位も設定される。
【０１８７】
また、このときＰＯＬがハイレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより高い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより低い電位を出力するので、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより低い電位となり、Ｓ３，Ｓ５，・・・の電位は、ＶＣＯＭより高い電位となる。
【０１８８】
そして、奇数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。また、偶数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８９】
ただし、左からｎ＋１番目の出力部４５（図２２参照）は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１９０】
この結果、ＰＯＬがハイレベルの場合、液晶表示パネル５ａの偶数行目の極性は、図１９に示すように左から−，＋，−，・・・となる。
【０１９１】
また、ＰＯＬがローレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより低い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより高い電位を出力するので、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより高い電位となり、Ｓ３，Ｓ５，・・・の電位は、ＶＣＯＭより低い電位となる。
【０１９２】
そして、偶数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。また、奇数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１９３】
ただし、左からｎ＋１番目の出力部４５（図２２参照）は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。この点は、ＰＯＬがハイレベルの場合と同様である。
【０１９４】
この結果、ＰＯＬがローレベルの場合、液晶表示パネル５ａの偶数行目の極性は、＋，−，＋，−，・・・となる。
【０１９５】
よって、第２の実施の形態では、ＰＯＬがハイレベルの場合であっても、ローレベルの場合であっても、液晶表示パネル５ａでドット反転を実現することができる。
【０１９６】
また、フレーム期間内での選択行切替時において、第１スイッチ４１および第２スイッチ４２を、第１の実施の形態と同様の条件でオンとするので、第１の実施の形態と同様に、消費電力を低減することができる。
【０１９７】
また、第２の実施の形態においても、第１の実施の形態と同様の変形例を適用してもよい。すなわち、フレーム期間内での選択行切替時だけでなく、フレーム期間の切り替わり時において、所定の条件が満たされたときに、第１スイッチ４１や第２スイッチ４２がオンとなってもよい。
【０１９８】
この場合、第１の実施の形態の変形例で説明したように、制御部１（図１参照）は、ＳＴＶをゲートドライバ３だけでなく、ソースドライバ２ａに対しても出力する。また、制御部１は、ＳＴＶＤ（図１４参照）をソースドライバ２ａに対して出力する。
【０１９９】
本変形例では、出力マルチプレクサ２７ａは、電位出力端Ｕ２〜Ｕｎに第１スイッチ４１および第２スイッチ４２を備えていてもよい。左右それぞれの端の電位出力端Ｕ１，Ｕｎ＋１の第１スイッチ４１および第２スイッチ４２は、フレーム期間の切り替え時にのみオンとなり、フレーム期間内での選択行切替時では、常時オフとなるスイッチである。
【０２００】
また、第１の実施の形態の変形例と同様に、ラッチ部２３ａは、ＳＴＢがハイレベルになったときに、ラインバッファ２２ａから１ライン分の各画素の画像データを読み込む。そして、それまで保持していた１ライン分の各画素の画像データのうち、各画素のＭＳＢに関しては、残して保持しておく。ただし、ラッチ部２３ａは、このＭＳＢの記憶領域として、各ソースラインに一対一に対応するｎ＋１個の記憶領域を備え、画像データに基づく電位が設定されたソースラインに対応する記憶領域に、その画像データのＭＳＢを記憶する。すなわち、ＳＴＢの立ち上がり前に、ソースラインＳ１〜Ｓｎに対応する画像データを保持していた場合には、ＳＴＢの立ち上がり時に、その各画像データのＭＳＢをソースラインＳ１〜Ｓｎに対応する記憶領域に記憶すればよい。この場合、ソースラインＳｎ＋１に対応する記憶領域にはＭＳＢは記憶されない。また、ＳＴＢの立ち上がり前に、ソースラインＳ２〜Ｓｎ＋１に対応する画像データを保持していた場合には、ＳＴＢの立ち上がり時に、その各画像データのＭＳＢをソースラインＳ２〜Ｓｎ＋１に対応する記憶領域に記憶すればよい。この場合、ソースラインＳ１に対応する記憶領域にはＭＳＢは記憶されない。
【０２０１】
ソースラインＳｎ＋１に対応する記憶領域にＭＳＢが記憶されない場合、「１ライン前の画像データのうち、ソースラインＳｎ＋１に該当する画素の画像データのＭＳＢが１である」という条件は満足されない。同様に、ソースラインＳ１に対応する記憶領域にＭＳＢが記憶されない場合、「１ライン前の画像データのうち、ソースラインＳ１に該当する画素の画像データのＭＳＢが１である」という条件は満足されない。
【０２０２】
なお、本例では、１つ前の行の各画素の画像データのＭＳＢをラッチ部２３ａが保持する場合を例にして説明するが、ラッチ部２３ａ以外の他の構成要素が保持していてもよい。
【０２０３】
フレーム期間の切り替わり後に最初にＳＴＢがハイレベルになっている期間の冒頭の期間（すなわち、第１期間。図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２がオンとなる条件は、第１の実施の形態の変形例で述べた条件と同様である。以下、左から奇数番目の列、および、偶数番目の列における各スイッチに関して、オンとなる条件を説明する。
【０２０４】
奇数番目の列における第１スイッチ４１は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０２０５】
奇数番目の列における第２スイッチ４２は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その奇数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０２０６】
偶数番目の列における第１スイッチ４１は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その偶数番目の電位出力端と第１キャパシタ３１とを接続させる。
【０２０７】
偶数番目の列における第２スイッチ４２は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その偶数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０２０８】
また、第１期間後の第２期間（図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２がオンとなる条件に関しても、第１の実施の形態の変形例で述べた条件と同様である。以下、左から奇数番目の列、および、偶数番目の列における各スイッチに関して、オンとなる条件を説明する。
【０２０９】
奇数番目の列における第１スイッチ４１は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３ａが読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンになる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０２１０】
奇数番目の列における第２スイッチ４２は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３ａが読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その奇数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０２１１】
偶数番目の列における第１スイッチ４１は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その偶数番目の列の電位出力端と第１キャパシタ３１とを接続させる。
【０２１２】
偶数番目の列における第２スイッチ４２は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その偶数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０２１３】
また、第２期間において第１スイッチ４１、第２スイッチ４２をオンとする条件の中に、「ＳＴＶＤがハイレベルになっていること」という条件を含めているが、この条件の代わりに「ＳＴＶがハイレベルになっていること」という条件を用いてもよい。
【０２１４】
また、出力部４５（図２２参照）は、フレーム期間の切り替え時においては、例えば、第２期間終了後に、バッファ２６ａから入力された電位の出力を開始すればよい。また、出力部４５は、第２期間においてその列の第１スイッチ４１と第２スイッチ４２のいずれもがオフになるならば、バッファ２６ａから入力された電位の出力を、例えば、第２期間から開始してもよい。
【０２１５】
以上のように、フレーム期間の切り替わり時において、第１スイッチ４１および第２スイッチ４２を、第１の実施の形態の変形例と同様の条件でオンとするので、第１の実施の形態の変形例と同様に、消費電力を低減することができる。
【０２１６】
第２の実施形態やその変形例で述べた動作や構成は例示であり、他の構成や動作によって本発明を実現してもよい。例えば、ＩＰＳ（In Plain Switching）方式のアクティブマトリクス型の液晶表示装置に本発明を適用してもよい。
【産業上の利用可能性】
【０２１７】
アクティブマトリクス方式の液晶表示装置に好適に適用される。
【符号の説明】
【０２１８】
１ 制御部
２，２ａ ソースドライバ
３ ゲートドライバ
５，５ａ 液晶表示パネル
２１ シフトレジスタ
２２，２２ａ ラインバッファ
２３，２３ａ ラッチ部
２４，２４ａ レベルシフタ
２５，２５ａ Ｄ−Ａコンバータ
２６，２６ａ バッファ
２７，２７ａ 出力マルチプレクサ
３１ 第１キャパシタ
３２ 第２キャパシタ
３５１〜３５ｎ ＥＸＯＲ回路
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の液晶表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス方式の液晶表示装置は、一般的に、コモン電極と、複数の画素電極との間に液晶を挟持する。そして、各画素電極にはＴＦＴ（Thin Film Transistor）等のアクティブ素子が設けられ、アクティブ素子を用いて、画素電極にソース配線の電圧を設定するか否かを制御できる。
【０００３】
コモン電極は所定の電位に設定され、各画素電極は、表示画像の各画素値に応じた電位に設定される。ここで、コモン電極の電位よりも画素電極の電位の方が高い状態を正極性と記す。また、コモン電極の電位よりも画素電極の電位の方が低い状態を負極性と記す。
【０００４】
図２３は、コモン電極の電位と、各極性で画素を白色や黒色に設定する電位の例を示す説明図である。ここでは、ノーマリホワイトの場合を例にして説明する。コモン電極の電位をＶＣＯＭと記す。図２３に示すＶｐｂ，Ｖｐｗ，ＶＣＯＭ，Ｖｎｗ，Ｖｎｂは、それぞれ電位を表し、Ｖｎｂ＜Ｖｎｗ＜ＶＣＯＭ＜Ｖｐｗ＜Ｖｐｂとなっている。正極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶｐｂに設定し、正極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶｐｗに設定すればよい。また、正極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶｐｗより高くＶｐｂより低い電位に設定すればよい。また、負極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶｎｂに設定し、負極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶｎｗに設定すればよい。また、負極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶｎｗより低くＶｎｂより高い電位に設定すればよい。
【０００５】
アクティブマトリクス方式の液晶表示装置では、クロストーク発生等の画像劣化防止のために、同極性の画素が連続して並ぶことが少なくなるように駆動することが好ましい。図２４は、一般的な液晶表示装置を示す説明図である。図２４に示すように画素電極５０がマトリクス状に配置され、個々の画素電極には、ＴＦＴ５１が設けられる。
【０００６】
図２４に示すように、各ソースラインＳ１〜Ｓｎの電位を設定するソースドライバ６０が設けられ、ソースドライバ６０の出力端Ｄ１〜Ｄｎに、各ソースラインが接続される。図２４に示す例では、各ＴＦＴ５１は画素電極５０の左側に設けられ、画素電極５０の左側に存在するソースラインに接続される。また、画素の行毎にゲートラインＧ１，Ｇ２，Ｇ３，・・・が設けられ、各ゲートラインは、その行の各画素電極のＴＦＴ５１に接続される。ゲートラインが順次選択され、選択行のＴＦＴ５１が、画素電極５０とソースラインとを導通状態にする。この結果、選択行の画素電極５０が、画素電極の左側に存在するソースラインと等電位に制御される。また、非選択行のＴＦＴ５１は、画素電極５０とソースラインとを非導通状態にする。ゲートラインが順次選択され、ソースドライバ６０が各ソースラインの電位を選択行の各画素の画素値に応じた電位に設定することで、画像データに応じた画像が表示される。
【０００７】
図２４に示す一般的な液晶表示装置において、ソースドライバ６０は、例えば、以下のようにして、隣接する列同士の極性が異なるように制御する。ソースドライバ６０は、あるフレーム期間では、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極（図示略）の電位ＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも低い電位に設定する。この結果、図２４に示すように、列毎に極性が交互に異なることになる。なお、図２４や、後述の図２５等において、「＋」は正極性を表し、「−」は負極性を表す。ソースドライバ６０は、フレーム期間の切り替わり毎に、各列の極性を反転させるように、ソースラインの電位を切り替える。すなわち、上記のフレーム期間の次のフレーム期間では、ソースドライバ６０は、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極の電位ＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも高い電位に設定する。この結果、この結果、各画素の極性は、図２４に示す各画素の極性とは逆になる。このような極性の制御態様を、「列反転」と呼ぶ。
【０００８】
また、極性の制御方法として、縦および横に隣接する画素同士の極性が異なるように制御する態様もある。このような制御態様を、「ドット反転」と呼ぶ。ドット反転の場合、ソースドライバ６０は、ある１つのフレーム期間において、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、コモン電極の電位ＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも低い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ１，Ｓ３，Ｓ５，・・・の電位を、ＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインＳ２，Ｓ４，Ｓ６，・・・の電位を、ＶＣＯＭよりも高い電位を設定する。この結果、図２５に示すように、隣接する画素が交互に正極性、負極性になるように制御される。
【０００９】
さらに、ソースドライバ６０は、フレーム期間の切り替わり毎に、個々の画素の極性を反転させるように、ソースラインの電位を切り替える。すなわち、上記のフレーム期間の次のフレーム期間では、ソースドライバ６０は、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインの電位をＶＣＯＭよりも高い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインの電位をＶＣＯＭよりも低い電位を設定する。この結果、各画素の極性は、図２５に示す各画素の極性とは逆になる。
【００１０】
ドット反転では、選択行が切り替わる毎に、個々のソースラインの電位をＶＣＯＭより高い電位からＶＣＯＭより低い電位に変化させたり、あるいは、ＶＣＯＭより低い電位からＶＣＯＭより高い電位に変化させたりする。そのため、消費電力が大きくなってしまう。
【００１１】
消費電力を抑えつつ、隣接する画素同士の極性が異なるように制御可能な液晶表示装置が提案されている（特許文献１参照）。特許文献１に記載された液晶表示装置では、奇数行のゲートラインに接続するＴＦＴは、ソースラインの左側に形成され、偶数行のゲートラインに接続するＴＦＴは、ソースラインの右側に形成される。そして、各ソースラインの極性を１フレーム期間内で一定とし、１フレーム期間毎に極性を反転させることで、ドット反転を実現しつつ消費電力を低減している。
【００１２】
また、特許文献２には、各水平走査期間の冒頭にプリチャージ期間を設けることによって、ソースドライバの発熱を抑える液晶表示装置が記載されている。特許文献２に記載された発明では、プリチャージ期間に設定する電位（チャージシェア電位）として、３種類の電位を用いる。第１のチャージシェア電位は、コモン電極電位ＶＣＯＭに等しい電位である。第２のチャージシェア電位は、最低階調に対応する正極性の信号電位と、最高階調に対応する正極性の信号電位との略中間電位である。第３のチャージシェア電位は、最低階調に対応する負極性の信号電位と、最高階調に対応する負極性の信号電位との略中間電位である。
【００１３】
そして、特許文献２に記載された発明では、例えば、１番目の水平走査期間において、データ信号線に対して第１のチャージシェア電位を供給してから信号電位（正極性）を出力する。そして、２番目から４８番目までの各水平走査期間では、データ信号線に対して第２のチャージシェア電位を供給してから信号電位（正極性）を出力する。さらに、４９番目の水平走査期間において、データ信号線に対して第１のチャージシェア電位を供給してから信号電位（負極性）を出力する。そして、５０番目から９６番目までの各水平走査期間では、データ信号線に対して第３のチャージシェア電位を供給してから信号電位（負極性）を出力する。
【００１４】
また、特許文献３には、液晶表示装置において、ライン毎にタイミングコントローラにデータが入力される時点から液晶表示パネルにデータ供給を開始する時点までの期間の間に二つのラインデータの階調情報を判断することが記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−１８１１００号公報（段落０００８−００１８、図１−６）
【特許文献２】特開２０１０−１５０５７号公報（段落００１８−００３３）
【特許文献３】特開２００９−９０８８号公報（段落００６２）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献２に記載された液晶表示装置では、データ信号線に対してプリチャージ期間でチャージシェア電位を供給してから信号電位を出力する。この電位供給方法を、図２４で説明した列反転に適用することによって、消費電力を低減させることが考えられる。しかし、特許文献２に記載された方法では、各水平走査期間の冒頭において必ずチャージシェア電位を供給するので、電力を余分に消費してしまう場合も生じ得る。例えば、図２４に示す正極性の列において、最高階調の画素が並んでいるとする。この場合、その列のソースラインに関して、第２のチャージシェア電位を供給してから、最高階調に対応する正極性の信号電位に設定することを繰り返すことになる。すると、ソースラインの電位を、最高階調に対応する正極性の信号電位から、第２のチャージシェア電位に落として、再度、最高階調に対応する正極性の信号電位まで上昇させることになり、余分な電力消費が生じてしまう。
【００１７】
また、ドット反転の場合には、特許文献１に記載されて駆動方法により、消費電力を低減することができるが、さらに、消費電力を低減できることが好ましい。
【００１８】
そこで、本発明は、少ない消費電力で液晶表示パネルを駆動することができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明による液晶表示装置は、コモン電極と、マトリクス状に配置された画素電極と、画素電極の列方向に沿って配置されるソースラインと、画素電極の行方向に沿って配置されるゲートラインとを備えるアクティブマトリクス型の液晶表示パネル（液晶表示パネル５，５ａ）と、ゲートラインを線順次駆動するゲートドライバ（例えば、ゲートドライバ３）と、画像データに応じてソースラインの電位を設定するソースドライバ（例えば、ソースドライバ２，２ａ）と、ゲートドライバおよびソースドライバを制御する制御手段（例えば、制御部１）とを備え、制御手段が、ソースドライバに対して各行の画素電極の選択期間を規定する選択期間規定パルス信号（例えば、ＳＴＢ）と、個々のソースラインに設定する電位をコモン電極電位より高くするか低くするかを規定する極性制御信号（例えば、ＰＯＬ）とを出力し、極性制御信号のレベルをフレーム期間毎に第１のレベル（例えば、ハイレベル）および第２のレベル（例えば、ローレベル）に交互に切り替え、ソースドライバが、選択期間毎に各ソースラインに設定すべき電位を規定する画像データを１行分保持するデータ保持手段（例えば、ラッチ部２３，２３ａ）と、データ保持手段が保持する１行分の画像データの次の１行分の画像データを保持する次行データ保持手段（例えば、ラインバッファ２２，２２ａ）と、ソースラインと同数の電位出力端を有し、個々のソースラインに対応する電位出力端から、データ保持手段が保持している画像データに応じた電位を出力し、各電位出力端から電位を出力する際に、極性制御信号が第１のレベルであるときには、左から奇数番目の電位出力端からはコモン電極電位より高い電位を出力し、左から偶数番目の電位出力端からはコモン電極電位より低い電位を出力し、極性制御信号が第２のレベルであるときには、左から奇数番目の電位出力端からはコモン電極電位より低い電位を出力し、左から偶数番目の電位出力端からはコモン電極電位より高い電位を出力する電位出力手段（例えば、Ｄ−Ａコンバータ２５，２５ａ）と、ソースライン毎に、電位出力手段の電位出力端が出力した電位と等しい電位をソースラインに出力する出力部（例えば、出力部４５）を有する電位設定手段（例えば、出力コンバータ２７，２７ａ）と、一方の電極が特定電位に設定される第１キャパシタ（例えば、第１キャパシタ３１）と、一方の電極が特定電位に設定される第２キャパシタ（例えば、第２キャパシタ３２）と、同じソースラインに対応し、画像データの最上位ビットの値と次の画像データの最上位ビットの値とを比較して排他的論理和を計算する排他的論理和演算手段（例えば、各ＥＸＯＲ回路）とを備え、電位設定手段が、出力部とソースラインとの接続端に、当該ソースラインと第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンまたはオフとする第１スイッチと、当該ソースラインと第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンまたはオフとする第２スイッチとを有し、データ保持手段が、選択期間規定パルス信号の立ち上がり時に、次行データ保持手段から１行分の画像データを取り込んで保持し、左から奇数番目のソースラインに対応する第１スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第１キャパシタの電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第２キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルであること、および当該ソースラインに対応する排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと第２キャパシタの電極との接続をオンとし、ソースラインに対応する出力部が、当該ソースラインが第１キャパシタまたは第２キャパシタに接続された場合には、当該接続がオフとされてから、当該ソースラインに電位を設定することを特徴とする。
【００２０】
排他的論理和を計算するための画像データがデータ保持手段に保持された画像データであり、排他的論理和を計算するための次の画像データが次行データ保持手段に保持された画像データであってもよい。
【００２１】
左から奇数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっている期間の冒頭の所定の期間である第１期間中に、当該ソースラインと、第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間中に、当該ソースラインと、第２キャパシタの電極との接続をオンとする構成であってもよい。
【００２２】
左から奇数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間後の所定の期間である第２期間中に、当該ソースラインと、第１キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から奇数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第２キャパシタの電極であって特定電位に設定されていない方の電極との接続をオンとし、左から偶数番目のソースラインに対応する第１スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第２のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第１キャパシタの電極との接続をオンとし、左から偶数番目のソースラインに対応する第２スイッチが、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第２期間中に、当該ソースラインと、第２キャパシタの電極との接続をオンとする構成であってもよい。
【００２３】
特定電位はコモン電極電位であってもよい。
【００２４】
液晶表示パネルが、画素電極の各列の所定の側にソースラインを備え、各画素電極が、所定の側に存在するソースラインに接続される構成であってもよい。
【００２５】
液晶表示パネルが、画素電極の各列の左側および画素電極の右端の列の右側に設けられるソースラインを備え、奇数番目の行の画素電極が、その画素電極の両側に存在するソースラインのうち所定の側のソースラインに接続され、偶数番目の行の画素電極が、その画素電極の両側に存在するソースラインのうち所定の側とは反対側のソースラインに接続される構成であってもよい。
【発明の効果】
【００２６】
本発明によれば、少ない消費電力で液晶表示パネルを駆動することができる
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態の例を示す説明図。
【図２】第１の実施の形態で駆動される液晶表示パネルの例を示す説明図。
【図３】画素電極とソースラインおよびゲートラインとの接続例を示す説明図。
【図４】ＳＴＶおよび行切替信号の例を示す説明図。
【図５】ソースドライバの構成例を示す説明図。
【図６】ＣＬＫの例を示す説明図。
【図７】ＳＴＢの変化の例を示す説明図。
【図８】ＰＯＬの切り替わりの例を示す説明図。
【図９】ラッチ部による画像データの比較処理の説明図。
【図１０】出力マルチプレクサの構成例を示す説明図。
【図１１】ＳＴＢとＣＳＤ出力タイミングとの関係を示す説明図。
【図１２】ＰＯＬがハイレベルとなっている状態を示す説明図。
【図１３】ＰＯＬがローレベルとなっている状態を示す説明図
【図１４】ＳＴＶ，ＳＴＶＤ等の出力タイミングチャートの例を示す説明図。
【図１５】フレーム期間の切り替わり時における電位変化の例を示す説明図。
【図１６】第１期間および第２期間を示す説明図。
【図１７】フレーム期間の切り替わり時における電位変化の例を示す説明図。
【図１８】Ｄフリップフロップを２重に設けてＭＳＢの排他的論理和演算を行う構成の例を示す説明図。
【図１９】第２の実施の形態で駆動される液晶表示パネルの例を示す説明図。
【図２０】第２の実施の形態におけるソースドライバの構成例を示す説明図。
【図２１】第２の実施の形態におけるラッチ部による画像データの比較処理の説明図。
【図２２】第２の実施の形態における出力マルチプレクサの構成例を示す説明図。
【図２３】コモン電極の電位と、各極性で画素を白色や黒色に設定する電位の例を示す説明図。
【図２４】一般的な液晶表示装置を示す説明図。
【図２５】液晶表示装置の他の例を示す説明図。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面を参照して説明する。また、以下に示す各実施の形態では、説明を簡単にするため、ソースドライバが１ライン分のデータをシリアルに読み込む場合を例にして説明する。
【００２９】
［実施の形態１］
図１は、本発明の第１の実施の形態の例を示す説明図である。本発明による液晶表示装置は、制御部１と、ソースドライバ２と、ゲートドライバ３と、液晶表示パネル５と、電源部４とを備える。電源部４は、ソースドライバ２およびゲートドライバ３に電源を供給する。
【００３０】
図２は、第１の実施の形態で駆動される液晶表示パネル５の例を示す説明図である。液晶表示パネル５は、マトリクス状に配置された複数の画素電極５０と、コモン電極（図２において図示略）との間に液晶（図示略）を挟持し、液晶が、画素電極５０とコモン電極との電位差に応じた状態に変化することで、画像を表示する。液晶表示パネル５は、一対の基板（図示略）を備え、一方の基板上にマトリクス状に配置された複数の画素電極５０を有し、他方の基板上にコモン電極を有する。画素電極５０群とコモン電極とが対向するように２枚の基板が配置され、その基板間に液晶が注入されている。
【００３１】
液晶表示パネル５は、例えば、画素電極の各列の左側にそれぞれソースラインを備える。本例では、画素電極の列数がｎ列であり、ソースラインの本数がｎである場合を示す。各ソースラインをＳ１〜Ｓｎと表す。個々のソースラインは、それぞれ、ソースドライバ２（図１参照）に接続される。
【００３２】
また、各画素電極５０には、アクティブ素子５１が設けられる。以下の説明では、アクティブ素子５１がＴＦＴ（Thin Film Transistor）である場合を例にして説明するが、ＴＦＴ以外のアクティブ素子が各画素電極５０に設けられていてもよい。各ＴＦＴ５１のソースはソースラインに接続され、各ＴＦＴ５１のドレインは画素電極５０に接続される。
【００３３】
また、液晶表示パネル５は、マトリクス状に配置された画素電極の個々の行毎に、ゲートラインＧ１，Ｇ２，Ｇ３，・・・を備える。図２では、４行目以降のゲートラインの図示を省略している。ゲートラインは、対応する行の各画素電極５０に設けられたＴＦＴ５１のゲートに接続される。例えば、図２に示すゲートラインＧ１は、１行目の各画素電極のＴＦＴ５１のゲートに接続される。
【００３４】
図３は、画素電極とソースラインおよびゲートラインとの接続例を示す説明図である。図３では、画素電極５０がｉ行目のゲートラインＧｉに接続され、また、ｋ列目のソースラインＳｋに接続される場合を例にする。ＴＦＴ５１のゲート５１ａはゲートラインＧｉに接続される。また、ＴＦＴ５１は、ソース５１ｃをソースラインＳｋに接続され、ドレイン５１ｂを画素電極５０に接続される。
【００３５】
ゲートドライバ３（図１参照）は、各ゲートラインの電位を設定する。ゲートドライバ３は、ゲートラインを１本ずつ線順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。従って、各行は１行ずつ選択される。
【００３６】
制御部１は、ゲートドライバ１に、１フレーム期間の開始を指示するための制御信号（以下、ＳＴＶと記す。）と、選択行の切り替えを指示する制御信号（以下、行切替信号と記す。）とを入力する。図４は、ＳＴＶ、行切替信号の例を示す説明図である。行切替信号の立ち上がりエッジから行切替信号の次の立ち上がりエッジまでが行切替信号の周期であり、１本のゲートラインに選択時電位を設定する期間である。また、制御部１は、１フレーム期間の開始時に、ＳＴＶをハイレベルにし、他の期間ではＳＴＶをローレベルにする。すなわち、制御部１は、ＳＴＶをハイレベルにすることでフレーム期間の開始を通知する。ゲートドライバ３は、ＳＴＶがハイレベルになっているときに、行切替信号の立ち上がりエッジを検出すると、第１行のゲートラインを選択時電位に設定し、他の行のゲートラインを非選択時電位に設定する。以降、ゲートドライバは、行切替信号の立ち上がりエッジを検出する毎に、選択時電位に設定するゲートラインを順番に切り替えていく。
【００３７】
各ＴＦＴ５１（図２、図３参照）は、ゲートの電位が選択時電位に設定されると、ドレインとソースとを導通状態にし、ゲートの電位が非選択時電位に設定されると、ドレインとソースとを非導通状態にする。従って、選択行の各画素電極は、ＴＦＴを介して接続されているソースラインと等電位となる。また、選択されていない行の各画素電極は、ソースラインと非導通状態になる。図３に示す例では、ゲートラインＧｉが選択され、ゲート５１ａが選択時電位に設定されると、ドレイン５１ｂとソース５１ｃとが導通状態となり、画素電極５０がソースラインＳｋと等電位になる。そして、コモン電極５５の電位ＶＣＯＭと画素電極５０の電位との電位差に応じて、画素電極５０とコモン電極５５との間の液晶の状態が規定され、この画素における表示状態が定まる。
【００３８】
電源部４は、ゲートドライバ３に対して、選択時電位、非選択時電位となる電圧を供給する。また、電源部４は、ソースドライバ２に対し、電圧Ｖ０〜Ｖ４，Ｖ５〜Ｖ８、およびＶＣＯＭを供給する。ＶＣＯＭは、コモン電極５５（図３参照）に設定される電位である。Ｖ０〜Ｖ３は、ＶＣＯＭより高い電圧であり、Ｖ４〜Ｖ７は、ＶＣＯＭより低い電圧である。ここでは、Ｖ７＜Ｖ６＜Ｖ５＜Ｖ４＜ＶＣＯＭ＜Ｖ３＜Ｖ２＜Ｖ１＜Ｖ０であるものとする。本例では、電源部４が、正極性の表示のための電圧としてＶ０〜Ｖ３を供給し、負極性の表示のための電圧としてＶ４〜Ｖ７を供給する場合を例にして説明する。本例では、説明を簡単にするために、正極性駆動時にＶ０〜Ｖ３により４階調表示を行い、負極性駆動時にＶ４〜Ｖ７により４階調表示を行う場合を例にして説明する。ただし、電源部４が正極性、負極性の表示のために供給する電圧はそれぞれ４種類に限定されず、また、階調数も４階調に限定されない。また、正極性、負極性それぞれの場合に、電源部４が階調数と同数の種類の電圧をソースドライバ２に供給する場合を例に説明するが、ソースドライバ２（より具体的には、後述のＤ−Ａコンバータ２５）が、供給された電圧を分圧し、供給される電圧の種類よりも多い階調数に対応する各電位を生成してもよい。
【００３９】
ソースドライバ２（図１参照）は、制御部１の制御に従って、選択行の個々の画素の画像データに応じた電位を各ソースラインＳ１〜Ｓｎに設定する。この結果、選択行の画素電極は、画像データに応じた電位となる。
【００４０】
図５は、ソースドライバ２の構成例を示す説明図である。ソースドライバ２は、シフトレジスタ２１と、ラインバッファ２２と、ラッチ部２３と、レベルシフタ２４と、Ｄ−Ａコンバータ２５と、バッファ２６と、出力マルチプレクサ２７と、モードコントロール部２８と、ＶＣＯＭバッファ２９と、第１キャパシタ３１と、第２キャパシタ３２とを備える。なお、既に説明したとおり、本実施の形態では、液晶表示パネル５のソースラインの数をｎ本とする。
【００４１】
シフトレジスタ２１には、制御部１から制御信号ＣＬＫ，ＳＴＨとが入力される。ＣＬＫは、制御部１から入力されるクロック信号である。図６にＣＬＫの例を示す。シフトレジスタ２１は、ソースラインの本数と同数のｎ個の信号出力端を備える。そして、シフトレジスタ２１は、ＣＬＫが入力される毎に（すなわち、ＣＬＫの立ち上がりエッジ毎に）、一つの信号出力端から、データ読み込み指示信号をラインバッファ２２の信号入力端に出力する。本例では、シフトレジスタ２１は、ＣＬＫが入力される毎に、左側の信号出力端から順番にデータ読み込み指示信号を出力するものとする。ただし、データ読み込み指示信号を順番に出力していく出力端の方向は左側からに限定されるわけではなく、右側の信号出力端から順番に出力していってもよい。また、データ読み込み指示信号は、ラインバッファ２２に対して画像データの取り込みを指示する信号である。
【００４２】
また、制御信号ＳＴＨは、制御部１（図１参照）が１ライン分のデータ取り込みの開始を指示する信号である。例えば、制御部１は、１番左側の信号出力端からのデータ読み込み指示信号の出力開始を指示する場合、ＳＴＨをハイレベルにして、他の期間ではＳＴＨをローレベルにする。シフトレジスタ２１は、ＳＴＨがハイレベルのときにＣＬＫの立ち上がりエッジを検出したならば、１番左側の信号出力端からデータ読み込み指示信号を出力する。以降、シフトレジスタ２１は、ＣＬＫの立ち上がりエッジを検出する毎に、順次、信号出力端を切り替える。
【００４３】
本例では、ラインバッファ２２は、シフトレジスタ２１の各信号出力端に対応する信号入力端を備える。そして、データ読み込み指示信号が信号入力端に入力される毎に、１ライン分の画像データうち、１画素分の画像データを読み込む。例えば、左からｉ番目の信号入力端にデータ読み込み指示信号が入力されると、１ラインにおける左からｉ番目の画素の画像データを読み込む。ラインバッファ２２は、読み込んだ個々の画像データを保持する。なお、これらの画像データは、１ライン内の個々の画素の階調を表す画素値である。
【００４４】
また、制御部１は、ソースドライバ２に対して、制御信号ＳＴＢを入力する。ＳＴＢは、各行の選択期間を指定する制御信号である。図７は、ＳＴＢの変化の例を示す説明図である。ＳＴＢの立ち下がりエッジから立ち上がりエッジまでが、液晶表示パネル５における１行の選択期間である。制御部１は、ＳＴＢの１周期内で、シフトレジスタ２１の各信号出力端からデータ読み込み指示信号が出力されるように、ＣＬＫを出力する。従って、ＳＴＢの１周期の終了時前までに１ライン分の画像データがラインバッファ２２に保持されることになる。ラインバッファ２２はｎ個のデータ出力端を有し、ラッチ部２３はｎ個のデータ入力端を有する。これらのデータ出力端、データ入力端を介して、この１ライン分の画像データは同時にラインバッファ２２からラッチ部２３に読み込まれる。
【００４５】
ラッチ部２３がラインバッファ２２からデータを読み込むタイミングは、ＳＴＢによって規定される。例えば、ラッチ部２３は、ＳＴＢの立ち上がりエッジ毎に、１ライン分の画像データをまとめて読み込む。また、ＳＴＢの各周期において、ＳＴＢの立ち上がりエッジまでの間に、ラインバッファ２２における１ライン分の画像データの読み込みが完了していて、ＳＴＢの立ち上がりエッジでラッチ部２３は、その１ライン分の画像データを読み込む。また、ＳＴＢの立ち上がり時に、ラッチ部２３、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６および出力マルチプレクサ２７が動作し、出力マルチプレクサ２７が液晶表示パネル５の各ソースラインに各列の画像データに応じた電位を設定する。ラッチ部２３、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６および出力マルチプレクサ２７の一連の動作について説明する。
【００４６】
ラッチ部２３は、ｎ個のデータ入力端に対応するｎ個の電位出力端を有する。ラッチ部２３は、各データ入力端から読み込んだ画像データが表す階調に応じた電位を、データ入力端に対応する電位出力端から出力する。例えば、左からｉ番目のデータ入力端から読み込んだ画像データが表す階調に応じた電位を、左からｉ番目の電位出力端から出力する。このようにして、ラッチ部２３は、１ライン分の各画像データに応じた各電位をそれぞれ出力する。
【００４７】
また、ラッチ部２３は、ＳＴＢが立ち上がる前であって、ラインバッファ２２が次の１行分の画像データの保持を完了しているタイミングで、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データと、ラインバッファ２２に保持されている１行分の画像データとを画素毎に比較し、その比較結果に応じた制御信号を出力マルチプレクサに出力する。この制御信号をＣＳＤと記す。ラッチ部２３における画像データの比較処理およびＣＳＤに関しては、後述する。
【００４８】
レベルシフタ２４は、ｎ個の電位入力端と、ｎ個の電位出力端とを有する。レベルシフタ２４のｎ個の電位入力端は、ラッチ部２３のｎ個の電位出力端に一対一に接続されている。レベルシフタ２４は、ラッチ部２３から電位入力端に入力された電位に対してレベルシフトを行って、レベルシフト後の電力をそれぞれ電位出力端から出力する。レベルシフタ２４が備える各電位入力端と各電位出力端も一対一に対応している。レベルシフタ２４は、例えば、左からｉ番目の電位入力端に入力された電位に対してレベルシフトを行うと、レベルシフト後の電位を、左からｉ番目の電位出力端から出力する。
【００４９】
Ｄ−Ａコンバータ２５は、ｎ個の電位入力端と、ｎ個の電位出力端とを有する。Ｄ−Ａコンバータ２５のｎ個の電位入力端は、レベルシフタ２４の各電位出力端に一対一に接続されている。Ｄ−Ａコンバータ２５は、レベルシフタ２４から各電位入力端に入力された電位をアナログ電圧に変換し、各電位出力端から出力する。Ｄ−Ａコンバータ２５は、電源部４（図１参照）からＶ０〜Ｖ３およびＶ４〜Ｖ７の各電圧が入力される。そして、Ｄ−Ａコンバータ２５は、アナログ変換後の電位として、電源部４から入力されたＶ０〜Ｖ３やＶ４〜Ｖ７を出力する。すなわち、Ｄ−Ａコンバータ２５は、各画像データの値に応じてラッチ部２３から出力され、レベルシフトされた電位を、４階調に応じた電位のいずれかの電位に変換して出力する。ただし、ここでは画像の階調が４階調である場合を例にして説明するが、Ｄ−Ａコンバータ２５に入力される電圧の種類はＶ０〜Ｖ７に限定されず、また、画像の階調も４階調に限定されない。また、Ｄ−Ａコンバータ２５は、入力された電圧を分圧して、より多くの種類の階調に応じた電位を出力してもよい。これらの点は、後述の他の実施の形態においても同様である。
【００５０】
また、Ｄ−Ａコンバータ２５には、制御部１（図１参照）が出力した制御信号ＰＯＬが入力される。ＰＯＬは、個々のソースラインの電位をコモン電極よりも高くするか低くするかを規定する制御信号である。Ｄ−Ａコンバータ２５は、ＰＯＬがハイレベルであるかローレベルであるかによって、各電位出力端の出力電位をＶＣＯＭより高い電位とするか、ＶＣＯＭより低い電位とするかを切り替える。具体的には、Ｄ−Ａコンバータ２５は、ＰＯＬがハイレベルであるときに、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とする。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５は、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とする。
【００５１】
すなわち、ＰＯＬがハイレベルであるときに、Ｄ−Ａコンバータ２５の左から奇数番目の電位出力端からは、Ｖ０〜Ｖ３のうちいずれかの電位が出力され、左から偶数番目の電位出力端からは、Ｖ４〜Ｖ７のうちいずれかの電位が出力される。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５の左から奇数番目の電位出力端からは、Ｖ４〜Ｖ７のうちいずれかの電位が出力され、左から偶数番目の電位出力端からは、Ｖ０〜Ｖ３のうちいずれかの電位が出力される。
【００５２】
また、本実施の形態では、制御部１は、ＰＯＬを１フレーム期間毎に交互にハイレベル、ローレベルに切り替える。図８は、ＰＯＬの切り替わりの例を示す説明図である。図８では、フレーム期間の切り替わり時にＰＯＬをハイレベルからローレベルに変化させる場合を示したが、次のフレーム期間切り替わり時には、制御部１はＰＯＬをローレベルからハイレベルに切り換える。
【００５３】
上記のように、ＰＯＬは１フレーム期間毎に切り替えられるので、１フレーム期間内では、Ｄ−Ａコンバータ２５における個々の電位出力端からの出力電位は、ＶＣＯＭより高い電位、または、ＶＣＯＭより低い電位のまま維持される。また、この結果、各ソースラインの電位も１フレーム期間内で、ＶＣＯＭより高い電位、または、ＶＣＯＭより低い電位のまま維持される。この結果、液晶表示パネル５（図２参照）を用いることで、本実施の形態では「列反転」となる。
【００５４】
なお、以下の例では、単に「奇数番目」、「偶数番目」等と記載した場合、左側からの「奇数番目」、「偶数番目」等を意味しているものとする。
【００５５】
バッファ２６は、Ｄ−Ａコンバータ２５の電位出力端に一対一に対応する電位入力端を有し、バッファ２６の各電位入力端に入力された電位と等しい電位を出力するｎ個の電位出力端を有する。例えば、バッファ２６の左からｉ番目の電位出力端は、バッファ２６の左からｉ番目の電位入力端に入力された電位と等しい電位を出力する。バッファ２６は、例えば、ボルテージフォロワである。
【００５６】
出力マルチプレクサ２７は、バッファ２６の電位出力端に一対一に対応する電位入力端を有する。また、出力マルチプレクサ２７は、各電位入力端に一対一に対応するｎ個の電位出力端を有する。そして、出力マルチプレクサ２７の各電位出力端は、液晶表示パネル５が備えるｎ本のソースラインＳ１〜Ｓｎと一対一に接続される。出力マルチプレクサ２７は、左からｉ番目の電位入力端に入力された電位を、左からｉ番目の電位出力端から出力する。
【００５７】
ただし、出力マルチプレクサ２７には、第１キャパシタ３１と第２キャパシタ３２が接続されている。第１キャパシタ３１は、ＶＣＯＭより高い電位に設定されるソースラインに接続させるためのキャパシタであり、第２キャパシタは、ＶＣＯＭより低い電位に設定されるソースラインに接続させるためのキャパシタである。第１キャパシタ３１の容量と、第２キャパシタ３２の容量は、例えば、等しい容量に定めておけばよい。
【００５８】
出力マルチプレクサ２７は、所定の条件が成立している場合に、電位出力端（換言すれば、電位出力端に接続されているソースライン）と、第１キャパシタ３１または第２キャパシタ３２とを接続させる。出力マルチプレクサ２７は、この間、その電位出力端に対応する電位入力端に入力された電位の出力を停止する。また、出力マルチプレクサ２７は、その所定の条件が成立していない場合には、電位入力端に入力された電位を、対応する電位出力端から出力する。すなわち、電位入力端に入力された電位を、対応する電位出力端に接続されたソースラインに設定する。
【００５９】
出力マルチプレクサ２７の詳細な構成については、後述する。
【００６０】
モードコントロール部２８は、制御部１からＰＯＬ，ＳＴＢを入力され、そのＰＯＬ，ＳＴＢを他の構成要素に入力する。具体的には、モードコントロール部２８は、制御部１から入力されたＳＴＢを、ラインバッファ２２、ラッチ部２３、Ｄ−Ａコンバータ２５および出力マルチプレクサ２７に入力する。また、モードコントロール部２８は、制御部１から入力されたＰＯＬを、Ｄ−Ａコンバータ２５および出力マルチプレクサ２７に入力する。
【００６１】
また、ＶＣＯＭバッファ２９は、電源部４から電圧ＶＣＯＭを供給され、コモン電極５５（図３参照）の電位をＶＣＯＭに設定する。
【００６２】
制御部１は、ゲートドライバ３に対してＳＴＶや行切替信号を入力する他に、ソースドライバ２に対しても、上述のＳＴＨ，ＣＬＫ，ＳＴＢ，ＰＯＬを入力し、ソースドライバ２を制御する。また、制御部３は、ＳＴＢを立ち上げる前であって、ラインバッファ２２が次の１行分の画像データの保持を完了しているタイミングで、ラッチ部２３に対して、画像データの比較を指示する制御信号（以下、比較指示信号）を出力する。なお、ＳＴＢ等の制御信号を立ち上げるとは、制御信号をハイレベルにすることを意味する。
【００６３】
次に、ラッチ部２３が、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データと、ラインバッファ２２に保持されている１行分の画像データとを画素毎に比較する動作について説明する。ここで、正極性の表示のために用いる電位Ｖ０〜Ｖ３のうちの最小値（本例ではＶ３）と最大値（本例ではＶ０）の平均電位をＶａとする。すなわち、Ｖａ＝（Ｖ３＋Ｖ０）／２である。また、負極性の表示のために用いる電位Ｖ４〜Ｖ７のうち最小値（本例ではＶ７）と最大値（本例ではＶ４）の平均電位をＶｂとする。すなわち、Ｖｂ＝（Ｖ７＋Ｖ４）／２である。以下、Ｖａを第１の中間電位と記し、Ｖｂを第２の中間電位と記す。
【００６４】
図９は、ラッチ部２３による画像データの比較処理の説明図である。ラッチ部２３は、直前のＳＴＢ立ち上がりエッジで読み込んだ１行分の画像データを保持している。この１行分の画像データのうち、個々の画素の画像データをデータ１、データ２、・・・、データｎと記す。また、前回のＳＴＢ立ち上がりエッジの後、ラインバッファ２２は、次の行の画像データを、画素毎に順番に読み込んでいく。制御部２は、ラインバッファ２２が１行分の画像データの読み込みを完了したことを、ＳＴＨをハイレベルにした後にＣＬＫ（図６参照）を何回立ち上げたかによって判定することができる。制御部２は、ラインバッファ２２が１行分の画像データの読み込みを完了したことを判定すると、次のＳＴＢ立ち上がりエッジまでの間に、比較指示信号をラッチ部２３に入力する。
【００６５】
ラインバッファ２２が読み込みを完了して保持している１行分の画像データのうち、個々の画素の画像データをデータ１’、データ２’、・・・、データｎ’とする。
【００６６】
ラッチ部２３が保持しているデータ１等や、ラインバッファ２２が保持しているデータ１’等は、画素の階調を表す画素値であり、これらのデータはいずれも同じビット長で表されている。
【００６７】
ラッチ部２３は、データ入力端毎に（換言すれば、液晶表示パネル５におけるソースライン毎に）、排他的論理和演算を行うＥＸＯＲ（exclusive or）回路３５を備える。図９に示す例では、左側のＥＸＯＲ回路から３５１，３５２，・・・，３５ｎという符号を付して表す。左からｉ番目のＥＸＯＲ回路は、ラッチ部２３における左からｉ番目の画素の画像データと、ラインバッファ２２における左からｉ番目の画素の画像データとに対応する。これらのデータは、いずれも左からｉ番目のソースラインに対応しているということができる。各ＥＸＯＲ回路３５１，３５２，・・・，３５ｎは、比較指示信号が入力されると、ＥＸＯＲ回路自身に対応する画像データのＭＳＢ（Most Significant Bit：最上位ビット）同士の排他的論理和を求める。そして、その排他的論理和の演算結果を、ＣＳＤとして出力マルチプレクサ２７に入力する。
【００６８】
例えば、図９に示すＥＸＯＲ回路３５１は、比較指示信号が入力されると、ラッチ部２３に保持されている１行分のデータのうちの１番左側の画素の画像データのＭＳＢと、ラインバッファ２２に保持されている１行分のデータのうち１番左側の画素の画像データのＭＳＢとの排他的論理和を求め、その演算結果をＣＳＤとして出力マルチプレクサ２７に入力する。他のＥＸＯＲ回路３５２，・・・，３５ｎも同様に動作する。
【００６９】
この排他的論理和演算の結果得られるＣＳＤは、次にＳＴＢが立ち上がって、ソースラインに設定する電位を変化させる際に、ソースラインの電位が第１の中間電位Ｖａまたは第２の中間電位Ｖｂを跨ぐことになるか否かを表している。
【００７０】
例えば、現在のフレーム期間中、１番左の列は正極性駆動され、１番左のソースラインＳ１にはＶ０〜Ｖ４のいずれかの電位が設定されるとする。この場合、図９に示すデータ１の値は小さく、ソースラインＳ１の電位はＶ３であるとする。次の行における１番左のデータ１’の値も小さく、ソースラインＳ１の電位はＶ２に設定されることになるとする。この場合、データ１、データ１’のＭＳＢはいずれも０であり、ＥＸＯＲ回路３５１は、ＣＳＤを“０”とする。ここで、ソースラインの電位がＶ３からＶ２に変化しても、第１の中間電位Ｖａを跨がない。ＣＳＤ＝０は、このことを表している。ソースラインＳ１の電位が、Ｖ２からＶ３に変化することになる場合や、Ｖ１からＶ０に変化することになる場合や、Ｖ０からＶ１に変化することになる場合等でも、ＭＳＢの排他的論理和の結果（ＣＳＤ）はいずれも０となり、第１の中間電位Ｖａを跨がないことを表す。また、電位が変化しない場合もＣＳＤは０となる。
【００７１】
また、図９に示すデータ１の値は小さく、ソースラインＳ１の電位はＶ３であるとする。そして、次の行における１番左のデータ１’の値は大きく、ソースラインＳ１の電位はＶ０に設定されることになるとする。この場合、データ１のＭＳＢは０であり、データ１’のＭＳＢは１である。よって、ＥＸＯＲ回路３５１は、ＣＳＤを“１”とする。このとき、ソースラインの電位がＶ３からＶ０に変化することになるので、第１の中間電位Ｖａを跨いで変化する。ＣＳＤ＝１は、このことを表している。ソースラインＳ１の電位が、Ｖ３からＶ１に変化することになる場合や、Ｖ２からＶ０に変化することになる場合や、Ｖ２からＶ１に変化することになる場合や、あるいは、それらとは逆に電位が変化することになる場合等でも、ＭＳＢの排他的論理和の結果（ＣＳＤ）はいずれも１となり、第１の中間電位Ｖａを跨いで電位が変化することを表す。
【００７２】
ここでは、正極性の場合を例にして説明したが、負極性の場合に関しても同様である。すなわち、ＭＳＢの排他的論理和の結果（ＣＳＤ）が１であれば、ソースラインの電位が第２の中間電位Ｖｂを跨いで変化することを表し、ＣＳＤが０であれば、ソースラインの電位が第２の中間電位Ｖｂを跨がないことを表す。回路構成上の容易性において勘案すると、ＥＸＯＲ回路をラッチ部２３に配置したほうが好ましいが、特に限定されるものではない。同一のソースラインに対応して、画像データのＭＳＢと次の画像のＭＳＢとを比較して排他的論理和を計算すればよい。
【００７３】
図１０は、出力マルチプレクサ２７の構成例を示す説明図である。図１０では、左からｉ−１番目のソースライン、ｉ番目のソースライン、およびｉ＋１番目のソースラインに接続される部分に着目して図示しているが、他のソースラインに接続される部分の構成も同様である。図１０において、ｃｈ（ｉ−１），ｃｈ（ｉ），ｃｈ（ｉ＋１）は、それぞれ左からｉ−１番目、ｉ番目、ｉ＋１番目であることを表している。また、図１０に示す例では、ｉ−１番目およびｉ＋１番目が、左側から奇数番目であり、ｉ番目が、左側から偶数番目であるものとする。左側から奇数番目であるならば、前述のＤ−Ａコンバータ２５の動作により、ＰＯＬがハイレベルのときに、ＶＣＯＭより高い電位を電位出力端から出力し、ＰＯＬがローレベルのときに、ＶＣＯＭより低い電位を電位出力端から出力することになる。また、左から偶数番目であるならば、前述のＤ−Ａコンバータ２５の動作により、ＰＯＬがハイレベルのときに、ＶＣＯＭより低い電位を電位出力端から出力し、ＰＯＬがローレベルのときに、ＶＣＯＭより高い電位を電位出力端から出力することになる。
【００７４】
出力マルチプレクサ２７の電位出力端Ｕｉ−１，Ｕｉ，Ｕｉ＋１は、それぞれ対応するソースライン（図示略）に接続される。また、出力マルチプレクサ２７は、列毎に、バッファ２６から入力された電位を出力する出力部４５を有する。
【００７５】
また、出力マルチプレクサ２７は、電位出力端毎に、第１スイッチ４１と、第２スイッチ４２を備える。第１スイッチ４１は、電位出力端と第１キャパシタ３１との接続状態をオンまたはオフとするスイッチである。第２スイッチ４２は、電位出力端と第２キャパシタ３２との接続状態をオンまたはオフとするスイッチである。
【００７６】
第１キャパシタ３１および第２キャパシタ３２において、出力マルチプレクサ２７の電位出力端とは接続されない側の電極の電位は、ＶＣＯＭバッファ２９（図５参照）によってＶＣＯＭに保たれる。第１キャパシタ３１は、正極性となる電位出力端に接続される。この結果、第１キャパシタ３１のもう一方の電極の電位は収束し、第１の中間電位Ｖａ近辺の値となる。また、第２キャパシタ３２は、負極性となる電位出力端に接続される。この結果、第２キャパシタ３２のもう一方の電極の電位は収束し、第２の中間電位Ｖｂ近辺の値となる。なお、低消費電力の観点から第１キャパシタ３１および第２キャパシタ３２の電位出力端とは接続されない側の電極の電位をコモン電極電位とすることが好ましいが、接地電位であってもよい。
【００７７】
なお、コモン電極もＶＣＯＭバッファ２９（図５参照）によってＶＣＯＭに保たれる。そして、コモン電極と画素電極もキャパシタを形成する。第１スイッチ４１がオンとなることによって、電位出力端と第１キャパシタ３１が接続されるということは、その電位出力端に接続されたソース電極と導通状態となる画素電極が、第１キャパシタ３１に接続された状態になっているということである。同様に、第２スイッチ４２がオンとなることによって、電位出力端と第２キャパシタ３２が接続されるということは、その電位出力端に接続されたソース電極と導通状態となる画素電極が、第２キャパシタ３２に接続された状態になっているということである。
【００７８】
第１スイッチ４１および第２スイッチ４２のオン、オフは、出力マルチプレクサ２７に入力されるＳＴＢ，ＰＯＬ，ＣＳＤの状態によって決定される。なお、ＣＳＤは、列毎に生成され、ラッチ部２３から入力される（図９参照）。また、第１スイッチ４１および第２スイッチ４２がオンとなる条件は、奇数番目の列であるか、偶数番目の列であるかにより異なる。また、第１スイッチ４１および第２スイッチ４２に関して、「オン」とは、電位出力端と第１キャパシタ３１または第２キャパシタ３２とを接続させる状態であることを意味する。「オフ」とは、電位出力端と第１キャパシタ３１または第２キャパシタ３２との接続を断としている状態であることを意味する。
【００７９】
奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。ここでは、左からｉ−１番目の第１スイッチ４１を例にして説明する。奇数番目の列における第１スイッチ４１は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがハイレベルになっていることである。第３の条件は、第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ−１番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、奇数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ−１番目の第１スイッチ４１は、電位出力端Ｕｉ−１と第１キャパシタ３１とを接続させる。
【００８０】
奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。上記と同様に、左からｉ−１番目の場合を例にして説明する。奇数番目の列における第２スイッチ４２は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがローレベルになっていることである。第３の条件は、第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ−１番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、奇数番目の列における第２スイッチ４２は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ−１番目の第２スイッチ４２は、電位出力端Ｕｉ−１と第２キャパシタ３２とを接続させる。
【００８１】
ここでは、左からｉ−１番目の第１スイッチ４１および第２スイッチ４２を例に説明したが、他の奇数番目の列に関しても同様である。
【００８２】
次に、偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。ここでは、左からｉ番目の第１スイッチ４１を例にして説明する。偶数番目の列における第１スイッチ４１は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがローレベルになっていることである。第３の条件は、第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、偶数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ番目の第１スイッチ４１は、電位出力端Ｕｉと第１キャパシタ３１とを接続させる。
【００８３】
偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。上記と同様に、左からｉ番目の場合を例にして説明する。偶数番目の列における第２スイッチ４２は、以下の３つの条件が全て満たされた場合に、一定期間オンとなる。第１の条件は、ＳＴＢの立ち上がりエッジを検出したことである。第２の条件は、ＰＯＬがハイレベルになっていることである。第３の条件は、第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていることである。本例では、左からｉ番目のＥＸＯＲ回路が出力したＣＳＤが１になっていることである。この三つの条件が全て満たされると、偶数番目の列における第２スイッチ４２は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。本例では、左からｉ番目の第２スイッチ４２は、電位出力端Ｕｉと第２キャパシタ３１とを接続させる。
【００８４】
上記の説明からわかるように、奇数番目の列であるか偶数番目の列であるかによらず、スイッチをオンにするための第１の条件および第３の条件は、第１スイッチ４１と第２スイッチ４２とで共通である。
【００８５】
また、出力部４５は、その列の第１スイッチ４１または第２スイッチ４２がオンとなっている間は、バッファ２６から入力された電位の出力を停止する。そして、第１スイッチ４１または第２スイッチ４２がオンとなって一定期間が経過し、そのスイッチがオフとなったことを条件に、バッファ２６から入力された電位の出力を開始する。
【００８６】
第１スイッチ４１または第２スイッチ４２がオンとなる条件に、ＣＳＤが１であるという条件が含まれている。よって、選択行切替時に、第１の中間電位Ｖａまたは第２の中間電位Ｖｂを跨いでソースラインの電位を変化させることになる場合、一旦、ソースラインを第１キャパシタ３１または第２キャパシタ３２に接続させて、ソースラインの電位をＶａまたはＶｂにする（ただし、第１、第２の条件も満たされていることが前提である）。出力部４５は、その後、バッファ２６から入力された電位をソースラインに設定する。この結果、消費電力を抑えるという効果が得られる。
【００８７】
例えば、正極性の場合を例にすると、ソースラインの電位をＶ３またはＶ２からＶ１またはＶ０に上昇させる場合、まず、第１キャパシタ３１を利用して、ソースラインの電位をＶａまで上昇させる。このとき、電位の上昇に寄与するのは第１キャパシタ３１であり、バッファ２６から入力される電位は消費されない。ここでは正極性を例にして説明したが、負極性の場合も同様である。
【００８８】
また、選択行切り替え時に必ずソースラインを第１キャパシタ３１や第２キャパシタ３２に接続させるわけではないので、消費電力をさらに抑えることができる。例えば、正極性の場合を例にすると、ソースラインの電位をＶ３からＶ２に変化させるような場合にもソースラインを第１キャパシタ３１に接続させてしまうと仮定すると、ソースラインの電位をＶ３からＶａに上昇させて、さらにＶ２に低下させることとなり、電力が無駄に消費されてしまう。本発明では、ソースラインを第１キャパシタ３１や第２キャパシタ３２に接続させるための条件として、ＣＳＤが１であること、すなわち、中間電位Ｖａ，Ｖｂを跨いで電位が変化することを採用しているので、上記のような無駄な電力の消費を抑えることができる。
【００８９】
なお、オンとする条件が満たされた第１スイッチ４１は、電位出力端に接続されたソースラインと第１キャパシタ３１とを接続させる。このとき、第１の中間電位Ｖａ近辺の電位よりも低い電位であったソースラインは、第１キャパシタ３１により、中間電位Ｖａ近辺の電位にまで上昇される。第１キャパシタ３１は、このようなソースラインに対しては放電することになる。しかし、第１キャパシタ３１に接続されるソースラインの中には、第１の中間電位Ｖａ近辺の電位よりも高い電位のソースラインも存在する。よって、第１キャパシタ３１は、放電を行うだけでなく、そのようなソースラインからの充電も行われ、第１キャパシタ３１の電極のうち、ソースラインに接続される方の電極の電位は、第１の中間電位Ｖａに近い電位に維持される。
【００９０】
第２キャパシタ３２に関しても同様である。すなわち、放電を行うだけでなく、充電も行われ、第２キャパシタ３２の電極のうち、ソースラインに接続される方の電極の電位は、第２の中間電位Ｖｂに近い電位に維持される。
【００９１】
なお、第１スイッチ４１および第２スイッチ４２をオンとするための上述の各条件は、個々のフレーム期間内で適用され、フレーム期間切り替え時には適用されない。すなわち、最終行の選択を終了して、新たなフレーム期間を開始して第１行を選択する場合には、スイッチ４１，４２をオンとするための上述の各条件は適用されない。新たな期間を開始して、第１行を選択するときには、例えば、ＳＴＢの立ち上がり時に、全ての第１スイッチ４１および第２スイッチ４２をオフとし、出力マルチプレクサ２７の各出力部４５は、ＳＴＢの立ち上がり時から、バッファ２６から入力された電位の出力を開始すればよい。
【００９２】
あるいは、フレーム期間切り替え時にも、第１スイッチ４１および第２スイッチ４２のオン、オフを設定してもよい。フレーム期間切り替え時において第１スイッチ４１や第２スイッチ４２をオンにする条件については、後述する。
【００９３】
次に、ＳＴＢとＣＳＤ出力タイミングとの関係について、図１１を参照して説明する。時刻Ｔ１にＳＴＢが立ち上がるので、このとき、ラッチ部２３はラインバッファ２２から１ライン分の画像データを読み込む。そして、ラッチ部２３の動作に伴い、レベルシフタ２４、Ｄ−Ａコンバータ２５、バッファ２６、出力マルチプレクサ２７が動作し、各ソースラインに電位が設定される。このとき、上述の条件を満足する第１スイッチ４１、第２スイッチ４２は一旦オンになるが、ここでは、その動作については省略する。
【００９４】
時刻Ｔ１後に、各ソースラインに電位が設定され、選択行の画素電極は、上記の１ライン分の画像データに応じた電位に設定される。また、シフトレジスタ２１にはＳＴＨ、ＣＬＫが入力され、これに伴い、ラインバッファ２２は、次の１ライン分のデータを読み込む。時刻Ｔ２までに、このデータ読み込みが完了しているとする。時刻Ｔ２において、ラッチ部２３は、時刻Ｔ１でラインバッファ２２から読み込んだデータを保持している。よって、時刻Ｔ２において、各ＥＸＯＲ回路３５（図９参照）は、ラッチ部２３が保持している各画像データのＭＳＢと、ラインバッファ２２に保持されている、次の行の各画像データのＭＳＢとを比較して、ＣＳＤを演算することができる。制御部１は、例えば、時刻Ｔ２において比較指示信号を出力して、各ＥＸＯＲ回路３５にＭＳＢの排他的論理和を演算させ、ＣＳＤを算出させる。
【００９５】
各ＥＸＯＲ回路３５は、このＣＳＤを出力マルチプレクサ２７に入力する。そして、時刻Ｔ１の次にＳＴＢが立ち上がる時刻Ｔ３では、出力マルチプレクサ２７の第１スイッチ４１および第２スイッチ４２は、このＣＳＤを参照して、第３の条件が満たされているか否かを判定すればよい。このように第３の条件が満たされているか否かを判定することで、時刻Ｔ３より前のソースラインの電位が、時刻Ｔ３より後に、中間電位ＶａやＶｂを跨いで変化することになるのか否かを判断することになる。なお、時刻Ｔ３では、第１の条件は満たされることになる。また、第２の条件が満たされているか否かに関しては、そのフレーム期間におけるＰＯＬを参照して判定すればよい。
【００９６】
図１２に示すようにＰＯＬがハイレベルの場合、奇数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。時刻Ｔ３において、奇数番目の列の第１スイッチ４１のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第１スイッチ４１のみが、時刻Ｔ３から一定期間、電位出力端を第１キャパシタ３１に接続させる。また、時刻Ｔ３では、ＳＴＢが立ち上がるので、第１の条件は満たされていることになる。なお、上記の一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。そして、その期間の終了後に、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９７】
奇数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第１スイッチ４１がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９８】
また、ＰＯＬがハイレベルの場合（図１２参照）、偶数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。時刻Ｔ３において、偶数番目の列の第２スイッチ４２のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第２スイッチのみが、時刻Ｔ３から一定期間、電位出力端を第２キャパシタ３２に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。上述のように、一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。その一定期間の終了後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【００９９】
偶数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第２スイッチ４２がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１００】
ここでは、時刻Ｔ３を例に説明したが、ＳＴＢの立ち上がりエッジ毎に同様の処理を繰り返す。
【０１０１】
また、図１３に示すようにＰＯＬがローレベルの場合、偶数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。時刻Ｔ３において、偶数番目の列の第１スイッチ４１のうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第１スイッチ４１のみが、時刻Ｔ３から一定期間、電位出力端を第１キャパシタ３１に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。上述のように、一定期間とは、例えば、ＳＴＢがハイレベルになっている期間の冒頭の期間である。その一定期間の終了後に、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０２】
偶数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第１スイッチ４１がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０３】
また、ＰＯＬがローレベルの場合（図１３参照）、奇数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。時刻Ｔ３において、奇数番目の列の第２スイッチのうち、時刻Ｔ２に算出されたＣＳＤが１となっている列の第２スイッチのみが、時刻Ｔ３から一定期間、電位出力端を第２キャパシタ３２に接続させる。また、時刻Ｔ３では、第１の条件は満たされる。この一定期間は、既に説明したとおりである。この一定期間の終了後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０４】
奇数番目の列のうち、時刻Ｔ２に算出されたＣＳＤが０であった列は、第２スイッチ４２がオンとならない。この場合、時刻Ｔ３の後、スイッチ４１，４２をオンとする一定期間の経過を待たずに、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１０５】
次に、第１の実施の形態の変形例について説明する。
フレーム期間の切り替わり時において、所定の条件が成立したときに第１スイッチ４１および第２スイッチ４２が、出力マルチプレクサ２７の電位出力端を第１キャパシタ３１や第２キャパシタ３２に接続させてもよい。以下、この動作について説明する。
【０１０６】
フレーム期間の切り替わり時において、第１スイッチ４１および第２スイッチ４２のオン、オフを切り替える条件として、制御信号ＳＴＶを用いる。よって、本変形例では、制御部１（図１参照）は、ＳＴＶをゲートドライバ３だけでなく、ソースドライバ２に対しても出力する。また、制御部１は、ＳＴＶを１クロック信号分遅らせた制御信号（ＳＴＶＤと記す。）も生成し、ソースドライバ２に対して出力する。ＳＴＶＤは、立ち上がりエッジおよび立ち下がりエッジがＳＴＶよりも１クロック信号分遅れている。
【０１０７】
図１４は、ＳＴＶ，ＳＴＶＤ等の出力タイミングチャートの例を示す説明図である。図１４に示すように、制御部１は、新たなフレーム期間における最初のＳＴＢの立ち上がりエッジよりも先に、ＳＴＶをハイレベルにし、そのＳＴＢの立ち下がりエッジよりも後に、ＳＴＶをローレベルにする。また、制御部１は、新たなフレーム期間における最初のＳＴＢの立ち上がりエッジよりも先に、ＳＴＶＤもハイレベルにし、そのＳＴＢの立ち下がりエッジよりも後に、ＳＴＶＤをローレベルにする。
【０１０８】
また、制御部１は、例えば、ＳＴＶの立ち上がりエッジと同じタイミングで、ＰＯＬのレベルを切り替える。既に説明したように、ＰＯＬは１フレーム期間毎に、ハイレベル、ローレベルに交互に切り替えられる。
【０１０９】
また、ＳＴＢがハイレベルになったときには、ラッチ部２３は、ラインバッファ２２から１ライン分の各画素の画像データを読み込む。ただし、本変形例では、ラッチ部２３は、１ライン分の新たな画像データを読み込んだときに、それまで保持していた１ライン分の各画素の画像データのうち、各画素のＭＳＢに関しては、残して保持しておく。すなわち、ＳＴＢがハイレベルになったときに、新たに読み込んだ１ライン分の各画素の画像データを保持するだけでなく、それまで保持していた前のラインの各画素の画像データのＭＳＢも保持する。例えば、図１４に示す時刻Ｔｂにおいて、ラッチ部２３は、新たな１ライン分の画像データを読み込むとともに、時刻Ｔａから保持していた各画素の画像データのＭＳＢも保持しておく。このように、ラッチ部２３は、新たな行の画像データを読み込んだときに、その前の行の各画素の画像データのＭＳＢも保持する。
【０１１０】
なお、本例では、１つ前の行の各画素の画像データのＭＳＢをラッチ部２３が保持する場合を例にして説明するが、ラッチ部２３以外の他の構成要素が保持していてもよい。
【０１１１】
本変形例においては、各列の第１スイッチ４１および第２スイッチ４２は、既に説明した条件が満たされた場合の他、以下に示す条件が満たされた場合にもオンとなる。ただし、以下に示す条件には、「ＳＴＶがハイレベルであること」、または、「ＳＴＶＤがハイレベルであること」が含まれているので、以下に示すスイッチの動作は、新たなフレーム期間における第１行の画像データに応じた電位を設定する際に適用されるものである。
【０１１２】
奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。奇数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、一定期間オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第１スイッチ４１は、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。また、この一定期間を、第１期間と記す。「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」は、画像データが中間調より高い階調であることを示している。
【０１１３】
本変形例では、１ライン前の各画素の画像データのＭＳＢも、ラッチ部２３（あるいは、他の構成要素でもよい。）によって保持されているので、出力マルチプレクサ２７は、そのＭＳＢを参照すればよい。
【０１１４】
「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間では、ＰＯＬはハイレベルであり、着目している奇数番目の列のソースラインの電位はＶａより高かったことを意味する。新たなフレーム期間ではＰＯＬがローレベルであり、そのソースライン電位をＶＣＯＭより低くするので、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用してソースライン電位をＶａ近辺まで低下させることができ、その際キャパシタに蓄積した電荷を消費電力の低減に役立てることができる。すなわち、図１５（ａ）に例示する電位変化において、ソースライン電位をＶａ近辺まで低下させる際にキャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１１５】
なお、図１６は、上述の第１期間を示す説明図である。図１６に示すように、第１期間は、ＳＴＢがハイレベルになっている期間の冒頭に設ければよい。なお、図１６に示す第１期間の後の第２期間については、後述する。
【０１１６】
奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。奇数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第１期間（図１６参照）の間オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第２スイッチ４２は、第１期間の間オンとなる。すなわち、その奇数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０１１７】
「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはローレベルであり、着目している奇数番目の列のソースラインの電位はＶｂより低かったことを意味する。新たなフレーム期間ではＰＯＬがハイレベルであり、そのソースライン電位をＶＣＯＭより高くするので、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用してソースライン電位をＶｂ近辺まで上昇させることができ、その分、消費電力を抑えることができる。例えば、図１５（ｂ）に例示する電位変化において、ソースライン電位をＶｂ近辺まで上昇させる際の消費電力を抑えることができる。
【０１１８】
偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。偶数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第１期間の間、オンになる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第１スイッチ４１は、第１期間の間、オンになる。すなわち、その偶数番目の電位出力端と第１キャパシタ３１とを接続させる。
【０１１９】
「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはローレベルであり、着目している偶数番目の列のソースラインの電位はＶａより高かったことを意味する。新たなフレーム期間ではＰＯＬがハイレベルであり、そのソースライン電位をＶＣＯＭより低くするので、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用してソースライン電位をＶａ近辺まで低下させることができる（図１５（ａ）参照）。すなわち、キャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１２０】
偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。偶数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第１期間の間、オンとなる。すなわち、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第２スイッチ４２は、第１期間の間オンとなる。すなわち、その偶数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０１２１】
「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が満たされているということは、前のフレーム期間ではＰＯＬはハイレベルであり、着目している偶数番目の列のソースラインの電位はＶｂより低かったことを意味する。新たなフレーム期間ではＰＯＬがローレベルであり、そのソースライン電位をＶＣＯＭより高くするので、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用してソースライン電位をＶｂ近辺まで上昇させることができ、その分、消費電力を抑えることができる（図１５（ｂ）参照）。
【０１２２】
さらに、第１期間後の第２期間（図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２は、以下に示す条件が満たされた場合にもオンとなる。第２期間は、フレーム期間の切り替わり後に最初にＳＴＢがハイレベルになっている期間における第１期間後の一定の期間である。
【０１２３】
第２期間において、奇数番目の列における第１スイッチ４１がオンとなる条件について説明する。奇数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第１スイッチ４１は、第２期間中、オンとなる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０１２４】
「ＰＯＬがハイレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶａより高くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭ未満であったことを意味する。よって、第２期間において、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用して、ＶＣＯＭより低い電位をＶａ近辺まで上昇させることができ、その分、消費電力を抑えることができる。すなわち、図１７（ａ）に例示する電位変化において、ソースライン電位をＶａ近辺まで上昇させる際の消費電力を抑えることができる。
【０１２５】
第２期間において、奇数番目の列における第２スイッチ４２がオンとなる条件について説明する。奇数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、奇数番目の列における第２スイッチ４２は、第２期間中、オンとなる。すなわち、その奇数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０１２６】
「ＰＯＬがローレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶｂより低くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭより高い電位であったことを意味する。よって、第２期間において、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用して、ＶＣＯＭより高い電位をＶｂ近辺まで低下させることができ、その際キャパシタに蓄積した電荷を消費電力の低減に役立てることができる。すなわち、図１７（ｂ）に例示する電位変化において、ソースライン電位をＶｂ近辺まで低下させる際にキャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１２７】
第２期間において、偶数番目の列における第１スイッチ４１がオンとなる条件について説明する。偶数番目の列における第１スイッチ４１は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第１スイッチ４１は、第２期間中、オンとなる。すなわち、その偶数番目の列の電位出力端と第１キャパシタ３１とを接続させる。
【０１２８】
「ＰＯＬがローレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している偶数番目の列のソースラインの電位をＶａより高くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭ未満であったことを意味する。よって、第２期間において、第１スイッチ４１をオンとすることにより、第１キャパシタ３１を利用して、ＶＣＯＭより低い電位をＶａ近辺まで上昇させることができ、その分、消費電力を抑えることができる（図１７（ａ）参照）。
【０１２９】
第２期間において、偶数番目の列における第２スイッチ４２がオンとなる条件について説明する。偶数番目の列における第２スイッチ４２は、以下の条件が満たされた場合に、第２期間中、オンとなる。すなわち、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、偶数番目の列における第２スイッチ４２は、第２期間中、オンとなる。すなわち、その偶数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０１３０】
「ＰＯＬがハイレベルになっていること」、および「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が満たされているということは、新たに開始された現フレーム期間の第１行において、着目している奇数番目の列のソースラインの電位をＶｂより低くすることを意味する。また、そのソースラインの電位が前のフレーム期間ではＶＣＯＭより高い電位であったことを意味する。よって、第２期間において、第２スイッチ４２をオンとすることにより、第２キャパシタ３２を利用して、ＶＣＯＭより高い電位をＶｂ近辺まで低下させることができる（図１７（ｂ）参照）。そして、その際、キャパシタに電荷を蓄積し、その電荷を消費電力の低減に役立てることができる。
【０１３１】
また、第２期間において第１スイッチ４１、第２スイッチ４２をオンとする条件の中に、「ＳＴＶＤがハイレベルになっていること」という条件を含めているが、この条件の代わりに「ＳＴＶがハイレベルになっていること」という条件を用いてもよい。
【０１３２】
また、出力部４５（図１０参照）は、フレーム期間の切り替え時においては、例えば、第２期間終了後に、バッファ２６から入力された電位の出力を開始すればよい。また、出力部４５は、第２期間においてその列の第１スイッチ４１と第２スイッチ４２のいずれもがオフになるならば、バッファ２６から入力された電位の出力を、例えば、第２期間から開始してもよい。
【０１３３】
以上のように、フレーム期間切り替え時においても、所定の条件が満たされた場合に、第１スイッチ４１や第２スイッチ４２をオンにすることで、消費電力を低減することができる。例えば、所定の条件が満たされた場合に、第１期間に第１スイッチ４１や第２スイッチ４２をオンにするので、前のフレーム期間において電位がＶａより高いソースラインを第１キャパシタ３１に接続させ、第１キャパシタ３１に電荷を蓄積したり、前のフレーム期間において電位がＶｂより低いソースラインを第２キャパシタ３２に接続させ、第２キャパシタ３２を利用して電位をＶｂまで上昇させる際の消費電力を少なくしたりすることができる。この際、既に説明したような条件を定めているので、例えば、ソースラインの電位をＶ４をＶｂまで低下させてからＶＣＯＭ以上の電位に上昇させるような、無駄な電力消費を抑えることができる。
【０１３４】
また、所定の条件が満たされた場合に、第２期間に第１スイッチ４１や第２スイッチ４２をオンにするので、新規フレーム期間において、電位をＶａ以上にすべきソースラインの電位を、第１キャパシタ３１を利用してＶａまで上昇させることができ、この間の消費電力を抑えることができる。また、電位をＶｂ以下にすべきソースラインを第２キャパシタ３２に接続させて、第２キャパシタ３２に電荷を蓄積することができ、この電荷を消費電力の低減に役立てることができる。この際、既に説明したような条件を定めているので、例えば、ＶＣＯＭ未満の電位をＶａまで上昇させてからＶ３まで低下させるような、無駄な電力消費を抑えることができる。
【０１３５】
また、上記の例では列反転の場合を示した。制御部１が１選択期間毎にＰＯＬのレベルをハイレベル、ローレベルに切り替えることで、ドット反転を実現することができる。この場合、各ソースラインの電位は選択期間毎に、ＶＣＯＭより高い電位とＶＣＯＭより低い電位に切り替わる。このときに、消費電力を低減するためには、上述の変形例で説明したフレーム期間切り替え時における条件を適用して、各列の第１スイッチ４１および第２スイッチ４２のオンを決定すればよい。具体的には、選択行切替時において、ＳＴＢ立ち上がりエッジ後の第１期間、第２期間（図１６参照）における第１スイッチ４１および第２スイッチ４２のオンを、上述の変形例と同じ条件で定めればよい。また、制御部１は、図１４に示すＳＴＶ、ＳＴＶＤに相当する信号をハイレベルにしローレベルに戻す制御を、各ＳＴＢに関して行えばよい。ただし、ゲートドライバ３に対するＳＴＶは、フレーム期間切り替え時のみハイレベルにする。
【０１３６】
次に、第１の実施の形態の他の変形例について説明する。
第１の実施の形態では、各ＥＸＯＲ回路３５が、ラッチ部２３に蓄積された画像データのＭＳＢと、ラインバッファ２２に蓄積された画像データのＭＳＢとを比較する場合を示したが、一つの回路（例えば、ラッチ部２３）内に、各画素の画像データのビット毎に、２重にＤフリップフロップを設け、そのＤフリップフロップの出力同士の排他的論理和演算を行ってもよい。図１８は、Ｄフリップフロップを２重に設けることで、画像データのＭＳＢの排他的論理和演算を行う構成の例を示す。図１８では、１ライン中の１画素分の画像データのＬＳＢ（Least Significant Bit ：最下位ビット）からＭＳＢまでの各ビットに応じた２重のＤフリップフロップを示している。１段目の各Ｄフリップフロップ３６の入力端Ｄは、ラインバッファ２２内の対応する画素の１ビット分の値を取り込む。また、１段目の各Ｄフリップフロップ３６の出力端Ｑは、２段目の各Ｄフリップフロップ３６の入力端Ｄに接続される。そして、各Ｄフリップフロップ３６，３７のＣＫにＳＴＢが入力される。この結果、ＳＴＢがハイレベルになると、あるライン（Ｋとする）の画像データが１段目の各Ｄフリップフロップ３６に保持される。次に、ＳＴＢがハイレベルになると、ラインＫの画像データは２段目のＤフリップフロップ３７に保持され、その次のラインの画像データが１段目のＤフリップフロップ３６に保持される。また、１画素分のデータ毎に、ＥＸＯＲ回路３５が設けられ、ＥＸＯＲ回路３５は、１段目のＭＳＢに該当するＤフリップフロップ３６の出力Ｑと、２段目のＭＳＢに該当するＤフリップフロップ３７の出力Ｑとの排他的論理和を求め、その演算結果をＣＳＤとして、出力マルチプレクサ２７に出力する。
【０１３７】
このように、ある行の画素データのＭＳＢと、次の行の画素データのＭＳＢとの排他的論理和を演算するための構成は、図９に示す構成以外の種々の構成であってもよい。また、その他の点に関しても、第１の実施の形態やその変形例で述べた構成や動作は例示であり、他の構成や動作によって本発明を実現してもよい。例えば、上記の変形例などでは、左側から偶数列目、奇数列目でそれぞれ第１のスイッチや第２のスイッチをオンにする条件を定めたが、右側から奇数列目の第１のスイッチや第２のスイッチをオンにする条件や、右側から偶数列目の第１のスイッチや第２のスイッチをオンにする条件を定めてもよい。
【０１３８】
［実施の形態２］
第２の実施の形態の液晶表示装置は、第１の実施の形態と同様に、制御部１と、ソースドライバと、ゲートドライバ３と、液晶表示パネルと、電源部４を備える（図１参照）。ただし、ソースドライバの構成は第１の実施の形態と異なるので、以下、ソースドライバを符号２ａで表す。ソースドライバ２ａおよびゲートドライバ３は、電源部４（図１参照）から電圧供給を受ける。
【０１３９】
また、液晶表示パネルの構成は、第１の実施の形態と異なる。第２の実施の形態では、図１９に例示する構成の液晶表示パネルを用いて、１フレーム期間内で出力マルチプレクサ２７の個々の電位出力端の極性を正極性や負極性に維持したまま、ドット反転を実現する。以下、図１９を参照して、第２の実施の形態における液晶表示パネルについて説明する。以下、第２の実施の形態における液晶表示パネルを符号５ａで表す。
【０１４０】
液晶表示パネル５ａは、マトリクス状に配置された複数の画素電極５０と、コモン電極（図１９において図示略）との間に液晶を挟持する。この点は、第１の実施の形態における液晶表示パネル５と同様である。
【０１４１】
ただし、液晶表示パネル５ａは、画素電極の各列の左側にそれぞれ１本ずつソースラインを備えるとともに、１番右側の画素列の右側にも１本のソースラインを備える。すなわち、液晶表示パネル５ａは、画素電極の列の数ｎよりも１多いｎ＋１本のソースラインＳ１〜Ｓｎ＋１を備える（図１９参照）。このような構成により、隣り合うソースライン間に１列分の画素電極が配置されることになる。
【０１４２】
また、奇数番目の行の各画素電極５０では、ＴＦＴ５１は、画素電極５０の左側に設けられ、画素電極５０とその左側のソースラインとを接続させる。一方、偶数番目の行の各画素電極５０では、ＴＦＴ５１は、画素電極５０の右側に設けられ、画素電極５０とその右側のソースラインとを接続させる（図１９参照）。図３では、画素電極５０が左側のソースラインに接続される場合を例示したが、画素電極５０が右側のソースラインに接続される場合には、例えばＴＦＴ５１を画素電極５０の右側に配置して、ＴＦＴ、ソースライン、ゲートラインを接続させればよい。ただし、ここでは便宜的に、奇数行目のＴＦＴを画素電極の左側に設け、偶数行目のＴＦＴを画素電極の右側に設ける場合を例示したが、奇数行目の画素電極が左側のソースラインに接続され、偶数行目の画素電極が右側のソースラインに接続されさえすれば、ＴＦＴの位置自体は任意でよい。
【０１４３】
図２０は、第２の実施の形態におけるソースドライバ２ａの構成例を示す説明図である。第１の実施の形態と同様の構成例については、図５と同一の符号を付し、詳細な説明を省略する。ソースドライバ２ａは、シフトレジスタ２１と、ラインバッファ２２ａと、ラッチ部２３ａと、レベルシフタ２４ａと、Ｄ−Ａコンバータ２５ａと、バッファ２６ａと、出力マルチプレクサ２７ａと、モードコントロール部２８と、ＶＣＯＭバッファ２９と、第１キャパシタ３１と、第２キャパシタ３２とを備える。なお、図２０において、ラインバッファ２２ａ等の入力端や出力端に記載した“１”，“２”，“３”，“ｎ”，“ｎ＋１”等の番号は、左側から何番目の端子であるかを表している。また、第２の実施の形態においても、単に「奇数番目」、「偶数番目」等と記載した場合、左側からの「奇数番目」、「偶数番目」等を意味しているものとする。
【０１４４】
シフトレジスタ２１は、第１の実施の形態と同様である。
【０１４５】
ラインバッファ２２ａは、シフトレジスタ２１の各信号出力端に対応する信号入力端を備える。そして、データ読み込み指示信号が信号入力端に入力される毎に、１ライン分の画像データうち、１画素分の画像データを読み込み、その画像データを保持する。この点は、第１の実施形態と同様である。
【０１４６】
ただし、ラインバッファ２２ａは、ソースラインＳ１〜Ｓｎ＋１と同数の信号出力端を備える。そして、１ライン分のｎ個の画素の画像データを、左から１番目からｎ番目までのデータ出力端からラッチ部２３ａに読み込まれるようにするのか、左から２番目からｎ＋１番目までのデータ出力端からラッチ部２３ａに読み込まれるようにするのかを、制御部２２ａからの制御信号（端子制御信号と記す）に従って切り替える。端子制御信号は、第１の実施の形態で述べた各種制御信号に加え、第２の実施の形態で制御部１が出力する制御信号である。
【０１４７】
例えば、ラインバッファ２２ａは、ｎ＋１個のデータ出力端に対応するｎ＋１個の記憶領域（図示略）を備える。そして、端子制御信号がハイレベルである場合、ラインバッファ２２ａは、１行分のｎ個の画像データを、左から１番目からｎ番目までのデータ出力端に対応する記憶領域に記憶するように配置する。この場合、左からｎ＋１番目のデータ出力端に対応する記憶領域には何も記憶されない。また、端子制御信号がローレベルである場合には、ラインバッファ２２ａは、１行分のｎ個の画像データを、左から２番目からｎ＋１番目までのデータ出力端に対応する記憶領域に記憶するように配置する。この場合、一番左のデータ出力端に対応する記憶領域には何も記憶されない。その他の点に関しては、第１の実施の形態におけるラインバッファ２２と同様である。
【０１４８】
また、制御部１は、液晶表示パネル５ａの奇数行目の画像データをラインバッファ２２ａが読み込むときには、端子制御信号をハイレベルにする。一方、液晶表示パネル５ａの偶数行目の画像データをラインバッファ２２ａが読み込むときには、端子制御信号をローレベルにする。従って、奇数行目の画像データは、ラインバッファ２２ａの左から１番目からｎ番目までのデータ出力端からラッチ部２３ａに読み込まれる。また、偶数行目の画像データは、ラインバッファ２２ａの左から２番目からｎ＋１番目までのデータ出力端からラッチ部２３ａに読み込まれる。制御部１は、ラインバッファ２２ａが１行分のデータを読み込む周期と同じ周期で、端子制御信号のレベルをハイレベル、ローレベルに交互に切り替えていけばよい。
【０１４９】
ラッチ部２３ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個のデータ入力端と、ｎ＋１個の電位出力端を有する。そして、ＳＴＢの立ち上がりエッジ毎に、１ライン分の画像データをラインバッファ２２ａから読み込む。ただし、上記のように、ラインバッファ２２ａのデータ記憶態様は、左から１番目からｎ番目までのデータ出力端に対応する記憶領域に１ライン分のデータを記憶する態様（第１の記憶態様と記す。）と、左から２番目からｎ＋１番目までのデータ出力端に対応する記憶領域に１ライン分のデータを記憶する態様（第２の記憶態様）とがある。
【０１５０】
上記の第１の記憶態様の場合、ラッチ部２３ａは、ラインバッファ２２ａの左から１番目からｎ番目までのデータ出力端、およびラッチ部２３ａのそれらに対応するデータ入力端を介して、１ライン分のｎ個の画像データを読み込む。そして、ラッチ部２３ａは、１ライン分の各画像データに応じた各電位をそれぞれ、左から１番目からｎ番目までの電位出力端から出力する。この場合、ラインバッファ２２ａにおける左からｎ＋１番目のデータ出力端子からはデータを読み込まないので、ラッチ部２３ａは、左からｎ＋１番目の電位出力端からは電位を出力しない。
【０１５１】
また、上記の第２の記憶態様の場合、ラッチ部２３ａは、ラインバッファ２２ａの左から２番目からｎ＋１番目までのデータ出力端、およびラッチ部２３ａのそれらに対応するデータ入力端を介して、１ライン分のｎ個の画像データを読み込む。そして、ラッチ部２３ａは、１ライン分の各画像データに応じた各電位をそれぞれ、左から２番目からｎ＋１番目までのデータ出力端から出力する。この場合、ラインバッファ２２ａにおける一番左のデータ出力端からはデータを読み込まないので、ラッチ部２３ａは、一番左の電位出力端からは電位を出力しない。
【０１５２】
また、制御部１は、ＳＴＢが立ち上がる前であって、ラインバッファ２２ａが第１の記憶態様または第２の記憶態様で次の１行分の画像データの保持を完了しているタイミングで、比較指示信号をラッチ部２３ａに出力する。ラッチ部２３は、比較指示信号が入力されると、直前のＳＴＢ立ち上がりエッジで読み込んだ画像データのＭＳＢと、ラインバッファ２２に保持されている画像データＭＳＢとの排他的論理和演算を行う。
【０１５３】
図２１は、第２の実施の形態におけるラッチ部２３ａによる画像データの比較処理の説明図である。本実施形態では、ラインバッファ２２ａは、行毎に、上記の第１の記憶態様と第２の記憶態様を交互に切り替えて、１ライン分のデータを記憶する。そのため、一番左のソースラインＳ１に対応する列や、左からｎ＋１番目のソースラインＳｎ＋１に対応する列では、同じ列上に２つのデータが揃わない。よって、第２の実施の形態では、ラッチ部２２ａは、例えば、左から２番目のソースラインＳ２からｎ番目のソースラインＳｎに対応するｎ−１個のＥＸＯＲ回路３５２〜３５ｎを備える。各ＥＸＯＲ回路３５２〜３５ｎは、ＥＸＯＲ回路自身と同じソースラインに対応する画像データのＭＳＢ同士の排他的論理和を計算し、その計算結果をＣＳＤとして出力マルチプレクサ２７に出力する。
【０１５４】
第２の実施の形態では、ラインバッファ２２ａは、上述の第１の記憶態様と第２の記憶態様とを行毎に切り替え、ラインバッファ２２ａで記憶された各画素のデータは、同じ列の入出力端を介してラッチ部２３ａに読み込まれる。従って、第２の実施の形態では、ＥＸＯＲ回路は、１ライン分の画像データ中における同じ位置の画素の画像データではなく、１画素分ずれた画像データ同士でＭＳＢの排他的論理和演算を行う。例えば、図２１に示す例では、ＥＸＯＲ回路３５２は、同じソースラインに対応する画像データとして、データ２（１ラインの中では左から２画素目の画像データ）のＭＳＢと、データ１’（１ラインの中では一番左の画素の画像データ）のＭＳＢとの排他的論理和演算を行う。
【０１５５】
左からｉ番目のソースラインに対応するＥＸＯＲ回路３５ｉに関して説明する。ＥＸＯＲ回路３５ｉは、ｉ番目のソースラインに対応する画像データとして、左からｉ番目のデータ入力端から読み込んだ画像データのＭＳＢと、ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データのＭＳＢとの排他的論理和を計算する。ラッチ部２３ａが、１番目からｎ番目までのデータ入力端から１ライン分の画像データを読み込んだ場合、「左からｉ番目のデータ入力端から読み込んだ画像データ」は、１ライン中で左からｉ画素目の画像データであり、「ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データ」は、１ライン中で左からｉ−１画素目の画像データである。また、ラッチ部２３ａが、２番目からｎ＋１番目までのデータ入力端から画像データを読み込んだ場合、「左からｉ番目のデータ入力端から読み込んだ画像データ」は、１ライン中で左からｉ−１画素目の画像データであり、「ラインバッファ２２ａ内で左からｉ番目のデータ出力端に対応する記憶領域に記憶されている画像データ」は、１ライン中で左からｉ画素目の画像データである。
【０１５６】
なお、図２１に示すＥＸＯＲ回路の配置等は例示であり、図２１に示す例に限定されない。例えば、１番左や左からｎ＋１番目の列においてもＥＸＯＲ回路を配置して、それらの列でも排他的論理和演算を行うようにソースドライバ２ａが構成されていてもよい。
【０１５７】
本実施の形態では、図２１に示すＥＸＯＲ回路３５２〜３５ｎが設けられ、左から２番目のソースラインに対応する列のＣＳＤから、ｎ番目のソースラインに対応する列のＣＳＤまでを出力する場合を例にして説明する。
【０１５８】
レベルシフタ２４ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態におけるレベルシフタ２４と同様である。なお、１ライン分の画素数がｎ個であるのに対して、ラッチ部２３ａの電位出力端はｎ＋１あるので、上述のように、ラッチ部２３ａの一番左や、左からｎ＋１番目の電位出力端からは電位が出力されない場合がある。この場合、レベルシフタ２４ａは、ラッチ部２３ａから電位が入力されなかった電位入力端に対応する電位出力端からは電位を出力しない。
【０１５９】
Ｄ−Ａコンバータ２５ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態のＤ−Ａコンバータ２５と同様である。また、制御部１は、第１の実施の形態と同様に、制御信号ＰＯＬをフレーム期間毎に、交互にハイレベル、ローレベルに切り替える。
【０１６０】
Ｄ−Ａコンバータ２５ａは、ＰＯＬがハイレベルであるときに、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とする。逆に、ＰＯＬがローレベルであるときに、Ｄ−Ａコンバータ２５は、左から奇数番目の各電位出力端の出力電位をＶＣＯＭより低い電位とし、左から偶数番目の各電位出力端の出力電位をＶＣＯＭより高い電位とする。
【０１６１】
バッファ２６ａは、液晶表示パネル５ａのソースラインと同数のｎ＋１個の電位入力端および電位出力端を備える。他の点に関しては、第１の実施の形態のバッファ２６と同様である。ただし、バッファ２６ａは、電位が入力されなかった電位入力端に対応する電位出力端からは電位を出力しない。
【０１６２】
出力マルチプレクサ２７ａは、バッファ２６ａの電位出力端に一対一に対応するｎ＋１個の電位入力端を有する。また、出力マルチプレクサ２７ａは、各電位入力端に一対一に対応するｎ＋１個の電位出力端を有する。そして、出力マルチプレクサ２７ａの各電位出力端は、液晶表示パネル５ａが備えるｎ＋１本のソースラインＳ１〜Ｓｎ＋１と一対一に接続される。出力マルチプレクサ２７ａは、左からｉ番目の電位入力端に入力された電位を、左からｉ番目の電位出力端から出力する。
【０１６３】
図２２は、第２の実施の形態における出力マルチプレクサ２７ａの例を示す説明図である。図１０に示す要素と同様の要素に関しては、同一の符号を付し、詳細な説明を省略する。本例では、１番左の列と、左からｎ＋１番目の列には、ＥＸＯＲ回路は設けられない（図２１参照）。そして、出力マルチプレクサ２７ａにおいては、一番左の電位出力端Ｕ１および、左からｎ＋１番目の電位出力端Ｕｎ＋１は、出力部４５に接続され、また、他の電位出力端Ｕ２〜Ｕｎとは異なり、第１スイッチ４１および第２スイッチ４２は設けられない。一番左の出力部４５および左からｎ＋１番目の出力部４５は、それぞれ、バッファ２６ａの対応する電位出力端から出力された電位を、電位出力端Ｕ１，Ｕｎ＋１から出力する。
【０１６４】
また、左から２番目からｎ番目までの各電位出力端Ｕ２〜Ｕｎには、第１スイッチ４１と、第２スイッチ４２とが設けられる。第１スイッチ４１および第２スイッチ４２は、第１の実施の形態と同様のスイッチである。
【０１６５】
上記のように、電位入力端および電位出力端がｎ＋１個設けられていること、および、電位出力端Ｕ１，Ｕｎ＋１には、第１スイッチ４１および第２スイッチ４２が設けられていない点以外に関しては、出力マルチプレクサ２７ａは、第１の実施の形態における出力マルチプレクサ２７と同様である。
【０１６６】
また、第１スイッチ４１によって各電位出力端Ｕ２〜Ｕｎと接続される第１キャパシタ３１は、第１の実施の形態と同様である。同様に、第２スイッチ４２によって各電位出力端Ｕ２〜Ｕｎと接続される第２キャパシタ３２も、第１の実施の形態と同様である。
【０１６７】
また、フレーム期間内での選択行切替時において、第１スイッチ４１および第２スイッチ４２がオンになる条件は、第１の実施の形態と同様である。
【０１６８】
すなわち、奇数番目の列における第１スイッチ４１は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１６９】
また、奇数番目の列における第２スイッチ４２は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７０】
また、偶数番目の列における第１スイッチ４１は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「第１スイッチ４１自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７１】
また、偶数番目の列における第２スイッチ４２は、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「第２スイッチ４２自身が配置されている列に対応するＣＳＤが１になっていること」が満たされた場合に、ＳＴＢの立ち上がりエッジを検出してから一定期間オンとなる。
【０１７２】
また、電位出力端Ｕ２〜Ｕｎに接続された出力部４５は、その列の第１スイッチ４１または第２スイッチ４２がオンとなっている間は、バッファ２６ａから入力された電位の出力を停止する。そして、第１スイッチ４１または第２スイッチ４２がオンとなって一定期間が経過し、そのスイッチがオフとなったことを条件に、出力部４５は、バッファ２６ａから入力された電位の出力を開始する。この点は、第１の実施の形態と同様である。
【０１７３】
また、第２の実施の形態における制御部１は、第１の実施の形態における各制御信号に加えて、端子制御信号を出力する。他の点に関しては、第１の実施の形態と同様である。
【０１７４】
また、ＳＴＢとＣＳＤ出力タイミングとの関係に関しても、第１の実施の形態と同様である（図１１参照）。ただし、第２の実施の形態では、ラインバッファ２２ａは、ＳＴＢの立ち上がりエッジ前に、１ライン分の画像データを前述の第１の記憶態様または第２の記憶態様で記憶することを完了させる。この後、制御部１は、比較指示信号を出力すればよい。この比較指示信号により、各ＥＸＯＲ回路３５２〜３５ｎは、同じソースラインに対応する画像データのＭＳＢ同士の排他的論理和を計算し、その計算結果をＣＳＤとして、出力マルチプレクサ２７ａに出力する。そして、出力マルチプレクサ２７ａの第１スイッチ４１や第２スイッチ４２は、ＣＳＤが入力された後にＳＴＢの立ち上がりエッジを検出すると、そのＣＳＤや、その時点におけるＰＯＬを参照して、オンとするか否かを判定する。
【０１７５】
次に、液晶表示パネル５ａの奇数行目の画像データに応じた電位をソースラインに設定する場合の動作について説明する。この場合、ラインバッファ２２ａは、第１の記憶態様でその奇数行目の画像データを記憶する。また、この状態で、各ＥＸＯＲ回路３５２〜３５ｎは、それぞれ、ＥＸＯＲ回路自身に対応するラッチ部２３ａ内の画像データのＭＳＢと、ラインバッファ２２ａにおいて同じ列に記憶された画像データＭＳＢとの排他的論理和を計算し、ＣＳＤを算出する。
【０１７６】
ＳＴＢがハイレベルになると、ラッチ部２３ａは、左から１番目からｎ番目までの各端子を介して、ラインバッファ２２ａから１ライン分の画像データを読み込み、出力マルチプレクサ２７ａは、電位出力端Ｕ１〜Ｕｎによって、ソースラインＳ１〜Ｓｎの電位を設定する。奇数行目の画素電極は、それぞれ左側のソースラインＳ１〜Ｓｎに接続されているので、出力マルチプレクサ２７ａがソースラインＳ１〜Ｓｎの電位を設定することにより、各画素電極の電位も設定される。
【０１７７】
また、このときＰＯＬがハイレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより高い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより低い電位を出力するので、Ｓ１，Ｓ３，・・・の電位は、ＶＣＯＭより高い電位となり、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより低い電位となる。
【０１７８】
また、第１の実施の形態で説明したように、ＰＯＬがハイレベルの場合、奇数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。奇数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。ただし、一番左の出力部４５は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１７９】
また、ＰＯＬがハイレベルの場合、偶数列目の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。偶数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８０】
この結果、ＰＯＬがハイレベルの場合、液晶表示パネル５ａの奇数行目の極性は、図１９に示すように左から＋，−，＋，・・・となる。
【０１８１】
また、ＰＯＬがローレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより低い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより高い電位を出力するので、Ｓ１，Ｓ３，・・・の電位は、ＶＣＯＭより低い電位となり、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより高い電位となる。
【０１８２】
また、ＰＯＬがローレベルの場合、偶数番目の列の第１スイッチ４１のみが電位出力端を第１キャパシタ３１に接続させ得る。偶数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。ただし、ＰＯＬがハイレベルのときと同様に、一番左の出力部４５は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１８３】
また、ＰＯＬがローレベルの場合、奇数番目の列の第２スイッチ４２のみが電位出力端を第２キャパシタ３２に接続させ得る。奇数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８４】
この結果、ＰＯＬがローレベルの場合、液晶表示パネル５ａの奇数行目の極性は、左から−，＋，−，・・・となる。
【０１８５】
次に、液晶表示パネル５ａの偶数行目の画像データに応じた電位をソースラインに設定する場合の動作について説明する。この場合、ラインバッファ２２ａは、第２の記憶態様でその奇数行目の画像データを記憶する。また、この状態で、各ＥＸＯＲ回路３５２〜３５ｎは、それぞれ、ＥＸＯＲ回路自身に対応するラッチ部２３ａ内の画像データのＭＳＢと、ラインバッファ２２ａにおいて同じ列に記憶された画像データＭＳＢとの排他的論理和を計算し、ＣＳＤを算出する。
【０１８６】
ＳＴＢがハイレベルになると、ラッチ部２３ａは、左から２番目からｎ＋１番目までの各端子を介して、ラインバッファ２２ａから１ライン分の画像データを読み込み、出力マルチプレクサ２７ａは、電位出力端Ｕ２〜Ｕｎ＋１によって、ソースラインＳ２〜Ｓｎ＋１の電位を設定する。偶数行目の画素電極は、それぞれ右側のソースラインＳ２〜Ｓｎ＋１に接続されているので、出力マルチプレクサ２７ａがソースラインＳ２〜Ｓｎ＋１の電位を設定することにより、各画素電極の電位も設定される。
【０１８７】
また、このときＰＯＬがハイレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより高い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより低い電位を出力するので、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより低い電位となり、Ｓ３，Ｓ５，・・・の電位は、ＶＣＯＭより高い電位となる。
【０１８８】
そして、奇数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。また、偶数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１８９】
ただし、左からｎ＋１番目の出力部４５（図２２参照）は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。
【０１９０】
この結果、ＰＯＬがハイレベルの場合、液晶表示パネル５ａの偶数行目の極性は、図１９に示すように左から−，＋，−，・・・となる。
【０１９１】
また、ＰＯＬがローレベルであると、Ｄ−Ａコンバータ２５ａは、左から奇数番目の電位出力端からＶＣＯＭより低い電位を出力し、左から偶数番目の電位出力端からはＶＣＯＭより高い電位を出力するので、Ｓ２，Ｓ４，・・・は、ＶＣＯＭより高い電位となり、Ｓ３，Ｓ５，・・・の電位は、ＶＣＯＭより低い電位となる。
【０１９２】
そして、偶数番目の列の第１スイッチ４１のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第１スイッチ４１のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第１キャパシタ３１に接続させる。そして、その後、出力部４５（図２２参照）が、バッファ２６から入力された電位をソースラインに設定する。また、奇数番目の列の第２スイッチ４２のうち、ＳＴＢの立ち上がりエッジにおいて算出済みとなっているＣＳＤが１となっている列の第２スイッチ４２のみが、ＳＴＢの立ち上がりエッジの後、一定期間、電位出力端を第２キャパシタ３２に接続させる。そして、その後、出力部４５が、バッファ２６から入力された電位をソースラインに設定する。
【０１９３】
ただし、左からｎ＋１番目の出力部４５（図２２参照）は、ＳＴＢが立ち上がったときから、バッファ２６からの電位をソースラインに設定する。この点は、ＰＯＬがハイレベルの場合と同様である。
【０１９４】
この結果、ＰＯＬがローレベルの場合、液晶表示パネル５ａの偶数行目の極性は、＋，−，＋，−，・・・となる。
【０１９５】
よって、第２の実施の形態では、ＰＯＬがハイレベルの場合であっても、ローレベルの場合であっても、液晶表示パネル５ａでドット反転を実現することができる。
【０１９６】
また、フレーム期間内での選択行切替時において、第１スイッチ４１および第２スイッチ４２を、第１の実施の形態と同様の条件でオンとするので、第１の実施の形態と同様に、消費電力を低減することができる。
【０１９７】
また、第２の実施の形態においても、第１の実施の形態と同様の変形例を適用してもよい。すなわち、フレーム期間内での選択行切替時だけでなく、フレーム期間の切り替わり時において、所定の条件が満たされたときに、第１スイッチ４１や第２スイッチ４２がオンとなってもよい。
【０１９８】
この場合、第１の実施の形態の変形例で説明したように、制御部１（図１参照）は、ＳＴＶをゲートドライバ３だけでなく、ソースドライバ２ａに対しても出力する。また、制御部１は、ＳＴＶＤ（図１４参照）をソースドライバ２ａに対して出力する。
【０１９９】
本変形例では、出力マルチプレクサ２７ａは、電位出力端Ｕ２〜Ｕｎに第１スイッチ４１および第２スイッチ４２を備えていてもよい。左右それぞれの端の電位出力端Ｕ１，Ｕｎ＋１の第１スイッチ４１および第２スイッチ４２は、フレーム期間の切り替え時にのみオンとなり、フレーム期間内での選択行切替時では、常時オフとなるスイッチである。
【０２００】
また、第１の実施の形態の変形例と同様に、ラッチ部２３ａは、ＳＴＢがハイレベルになったときに、ラインバッファ２２ａから１ライン分の各画素の画像データを読み込む。そして、それまで保持していた１ライン分の各画素の画像データのうち、各画素のＭＳＢに関しては、残して保持しておく。ただし、ラッチ部２３ａは、このＭＳＢの記憶領域として、各ソースラインに一対一に対応するｎ＋１個の記憶領域を備え、画像データに基づく電位が設定されたソースラインに対応する記憶領域に、その画像データのＭＳＢを記憶する。すなわち、ＳＴＢの立ち上がり前に、ソースラインＳ１〜Ｓｎに対応する画像データを保持していた場合には、ＳＴＢの立ち上がり時に、その各画像データのＭＳＢをソースラインＳ１〜Ｓｎに対応する記憶領域に記憶すればよい。この場合、ソースラインＳｎ＋１に対応する記憶領域にはＭＳＢは記憶されない。また、ＳＴＢの立ち上がり前に、ソースラインＳ２〜Ｓｎ＋１に対応する画像データを保持していた場合には、ＳＴＢの立ち上がり時に、その各画像データのＭＳＢをソースラインＳ２〜Ｓｎ＋１に対応する記憶領域に記憶すればよい。この場合、ソースラインＳ１に対応する記憶領域にはＭＳＢは記憶されない。
【０２０１】
ソースラインＳｎ＋１に対応する記憶領域にＭＳＢが記憶されない場合、「１ライン前の画像データのうち、ソースラインＳｎ＋１に該当する画素の画像データのＭＳＢが１である」という条件は満足されない。同様に、ソースラインＳ１に対応する記憶領域にＭＳＢが記憶されない場合、「１ライン前の画像データのうち、ソースラインＳ１に該当する画素の画像データのＭＳＢが１である」という条件は満足されない。
【０２０２】
なお、本例では、１つ前の行の各画素の画像データのＭＳＢをラッチ部２３ａが保持する場合を例にして説明するが、ラッチ部２３ａ以外の他の構成要素が保持していてもよい。
【０２０３】
フレーム期間の切り替わり後に最初にＳＴＢがハイレベルになっている期間の冒頭の期間（すなわち、第１期間。図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２がオンとなる条件は、第１の実施の形態の変形例で述べた条件と同様である。以下、左から奇数番目の列、および、偶数番目の列における各スイッチに関して、オンとなる条件を説明する。
【０２０４】
奇数番目の列における第１スイッチ４１は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０２０５】
奇数番目の列における第２スイッチ４２は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その奇数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０２０６】
偶数番目の列における第１スイッチ４１は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがハイレベルになっていること」、および「１ライン前の画像データのうち、第１スイッチ４１自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その偶数番目の電位出力端と第１キャパシタ３１とを接続させる。
【０２０７】
偶数番目の列における第２スイッチ４２は、「ＳＴＶがハイレベルになっていること」、「ＳＴＢの立ち上がりエッジを検出したこと」、「ＰＯＬがローレベルになっていること」、および「１ライン前の画像データのうち、第２スイッチ４２自身が配置されている列に該当する画素の画像データのＭＳＢが１であること」が全て満たされている場合、第１期間中、オンになる。すなわち、その偶数列目の電位出力端と第２キャパシタ３２とを接続させる。
【０２０８】
また、第１期間後の第２期間（図１６参照）において、各列の第１スイッチ４１および第２スイッチ４２がオンとなる条件に関しても、第１の実施の形態の変形例で述べた条件と同様である。以下、左から奇数番目の列、および、偶数番目の列における各スイッチに関して、オンとなる条件を説明する。
【０２０９】
奇数番目の列における第１スイッチ４１は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３ａが読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンになる。すなわち、その奇数列目の電位出力端と第１キャパシタ３１とを接続させる。
【０２１０】
奇数番目の列における第２スイッチ４２は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３ａが読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その奇数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０２１１】
偶数番目の列における第１スイッチ４１は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがローレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第１スイッチ４１自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その偶数番目の列の電位出力端と第１キャパシタ３１とを接続させる。
【０２１２】
偶数番目の列における第２スイッチ４２は、「ＳＴＶＤがハイレベルになっていること」、「ＳＴＢがハイレベルになっていること」、「ＰＯＬがハイレベルになっていること」、「ＳＴＢがハイレベルになったことにより新たにラッチ部２３が読み込んだ１ライン分の画像データにおいて、第２スイッチ４２自身が配置されている列の画素の画像データのＭＳＢが１であること」が全て満たされている場合、第２期間中、オンとなる。すなわち、その偶数番目の電位出力端と第２キャパシタ３２とを接続させる。
【０２１３】
また、第２期間において第１スイッチ４１、第２スイッチ４２をオンとする条件の中に、「ＳＴＶＤがハイレベルになっていること」という条件を含めているが、この条件の代わりに「ＳＴＶがハイレベルになっていること」という条件を用いてもよい。
【０２１４】
また、出力部４５（図２２参照）は、フレーム期間の切り替え時においては、例えば、第２期間終了後に、バッファ２６ａから入力された電位の出力を開始すればよい。また、出力部４５は、第２期間においてその列の第１スイッチ４１と第２スイッチ４２のいずれもがオフになるならば、バッファ２６ａから入力された電位の出力を、例えば、第２期間から開始してもよい。
【０２１５】
以上のように、フレーム期間の切り替わり時において、第１スイッチ４１および第２スイッチ４２を、第１の実施の形態の変形例と同様の条件でオンとするので、第１の実施の形態の変形例と同様に、消費電力を低減することができる。
【０２１６】
第２の実施形態やその変形例で述べた動作や構成は例示であり、他の構成や動作によって本発明を実現してもよい。例えば、ＩＰＳ（In Plain Switching）方式のアクティブマトリクス型の液晶表示装置に本発明を適用してもよい。
【産業上の利用可能性】
【０２１７】
アクティブマトリクス方式の液晶表示装置に好適に適用される。
【符号の説明】
【０２１８】
１ 制御部
２，２ａ ソースドライバ
３ ゲートドライバ
５，５ａ 液晶表示パネル
２１ シフトレジスタ
２２，２２ａ ラインバッファ
２３，２３ａ ラッチ部
２４，２４ａ レベルシフタ
２５，２５ａ Ｄ−Ａコンバータ
２６，２６ａ バッファ
２７，２７ａ 出力マルチプレクサ
３１ 第１キャパシタ
３２ 第２キャパシタ
３５１〜３５ｎ ＥＸＯＲ回路
【特許請求の範囲】
【請求項１】
コモン電極と、マトリクス状に配置された画素電極と、画素電極の列方向に沿って配置されるソースラインと、画素電極の行方向に沿って配置されるゲートラインとを備えるアクティブマトリクス型の液晶表示パネルと、
前記ゲートラインを線順次駆動するゲートドライバと、
画像データに応じて前記ソースラインの電位を設定するソースドライバと、
前記ゲートドライバおよび前記ソースドライバを制御する制御手段とを備え、
前記制御手段は、ソースドライバに対して各行の画素電極の選択期間を規定する選択期間規定パルス信号と、個々のソースラインに設定する電位をコモン電極電位より高くするか低くするかを規定する極性制御信号とを出力し、前記極性制御信号のレベルをフレーム期間毎に第１のレベルおよび第２のレベルに交互に切り替え、
前記ソースドライバは、
選択期間毎に各ソースラインに設定すべき電位を規定する画像データを１行分保持するデータ保持手段と、
前記データ保持手段が保持する１行分の画像データの次の１行分の画像データを保持する次行データ保持手段と、
前記ソースラインと同数の電位出力端を有し、個々のソースラインに対応する電位出力端から、前記データ保持手段が保持している画像データに応じた電位を出力し、各電位出力端から電位を出力する際に、前記極性制御信号が第１のレベルであるときには、左から奇数番目の電位出力端からは前記コモン電極電位より高い電位を出力し、左から偶数番目の電位出力端からは前記コモン電極電位より低い電位を出力し、前記極性制御信号が第２のレベルであるときには、左から奇数番目の電位出力端からは前記コモン電極電位より低い電位を出力し、左から偶数番目の電位出力端からは前記コモン電極電位より高い電位を出力する電位出力手段と、
前記ソースライン毎に、前記電位出力手段の電位出力端が出力した電位と等しい電位をソースラインに出力する出力部を有する電位設定手段と、
一方の電極が特定電位に設定される第１キャパシタと、
一方の電極が特定電位に設定される第２キャパシタと、
同じソースラインに対応し、画像データの最上位ビットの値と次の画像データの最上位ビットの値とを比較して排他的論理和を計算する排他的論理和演算手段とを備え、
前記電位設定手段は、出力部とソースラインとの接続端に、当該ソースラインと前記第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンまたはオフとする第１スイッチと、当該ソースラインと前記第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンまたはオフとする第２スイッチとを有し、
前記データ保持手段は、前記選択期間規定パルス信号の立ち上がり時に、次行データ保持手段から１行分の画像データを取り込んで保持し、
左から奇数番目のソースラインに対応する第１スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第１キャパシタの前記電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第２キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第２キャパシタの前記電極との接続をオンとし、
ソースラインに対応する出力部は、当該ソースラインが前記第１キャパシタまたは第２キャパシタに接続された場合には、当該接続がオフとされてから、当該ソースラインに電位を設定する
ことを特徴とする液晶表示装置。
【請求項２】
前記排他的論理和を計算するための画像データが前記データ保持手段に保持された画像データであり、排他的論理和を計算するための次の画像データが前記次行データ保持手段に保持された画像データである
請求項１に記載の液晶表示装置。
【請求項３】
左から奇数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっている期間の冒頭の所定の期間である第１期間中に、当該ソースラインと、第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、前記第２キャパシタの前記電極との接続をオンとする
請求項１または請求項２に記載の液晶表示装置。
【請求項４】
左から奇数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間後の所定の期間である第２期間中に、当該ソースラインと、第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、前記第２キャパシタの前記電極との接続をオンとする
請求項３に記載の液晶表示装置。
【請求項５】
前記特定電位がコモン電極電位である請求項１から請求項４のうちのいずれか１項に記載の液晶表示装置。
【請求項６】
液晶表示パネルは、画素電極の各列の所定の側にソースラインを備え、
各画素電極は、前記所定の側に存在するソースラインに接続される
請求項１から請求項５のうちのいずれか１項に記載の液晶表示装置。
【請求項７】
液晶表示パネルは、画素電極の各列の左側および画素電極の右端の列の右側に設けられるソースラインを備え、
奇数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち所定の側のソースラインに接続され、偶数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定の側とは反対側のソースラインに接続される
請求項１から請求項５のうちのいずれか１項に記載の液晶表示装置。
【請求項１】
コモン電極と、マトリクス状に配置された画素電極と、画素電極の列方向に沿って配置されるソースラインと、画素電極の行方向に沿って配置されるゲートラインとを備えるアクティブマトリクス型の液晶表示パネルと、
前記ゲートラインを線順次駆動するゲートドライバと、
画像データに応じて前記ソースラインの電位を設定するソースドライバと、
前記ゲートドライバおよび前記ソースドライバを制御する制御手段とを備え、
前記制御手段は、ソースドライバに対して各行の画素電極の選択期間を規定する選択期間規定パルス信号と、個々のソースラインに設定する電位をコモン電極電位より高くするか低くするかを規定する極性制御信号とを出力し、前記極性制御信号のレベルをフレーム期間毎に第１のレベルおよび第２のレベルに交互に切り替え、
前記ソースドライバは、
選択期間毎に各ソースラインに設定すべき電位を規定する画像データを１行分保持するデータ保持手段と、
前記データ保持手段が保持する１行分の画像データの次の１行分の画像データを保持する次行データ保持手段と、
前記ソースラインと同数の電位出力端を有し、個々のソースラインに対応する電位出力端から、前記データ保持手段が保持している画像データに応じた電位を出力し、各電位出力端から電位を出力する際に、前記極性制御信号が第１のレベルであるときには、左から奇数番目の電位出力端からは前記コモン電極電位より高い電位を出力し、左から偶数番目の電位出力端からは前記コモン電極電位より低い電位を出力し、前記極性制御信号が第２のレベルであるときには、左から奇数番目の電位出力端からは前記コモン電極電位より低い電位を出力し、左から偶数番目の電位出力端からは前記コモン電極電位より高い電位を出力する電位出力手段と、
前記ソースライン毎に、前記電位出力手段の電位出力端が出力した電位と等しい電位をソースラインに出力する出力部を有する電位設定手段と、
一方の電極が特定電位に設定される第１キャパシタと、
一方の電極が特定電位に設定される第２キャパシタと、
同じソースラインに対応し、画像データの最上位ビットの値と次の画像データの最上位ビットの値とを比較して排他的論理和を計算する排他的論理和演算手段とを備え、
前記電位設定手段は、出力部とソースラインとの接続端に、当該ソースラインと前記第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンまたはオフとする第１スイッチと、当該ソースラインと前記第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンまたはオフとする第２スイッチとを有し、
前記データ保持手段は、前記選択期間規定パルス信号の立ち上がり時に、次行データ保持手段から１行分の画像データを取り込んで保持し、
左から奇数番目のソースラインに対応する第１スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第１キャパシタの前記電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第２キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルであること、および当該ソースラインに対応する前記排他的論理和の計算結果が１であることが全て満たされたことを条件に、当該ソースラインと前記第２キャパシタの前記電極との接続をオンとし、
ソースラインに対応する出力部は、当該ソースラインが前記第１キャパシタまたは第２キャパシタに接続された場合には、当該接続がオフとされてから、当該ソースラインに電位を設定する
ことを特徴とする液晶表示装置。
【請求項２】
前記排他的論理和を計算するための画像データが前記データ保持手段に保持された画像データであり、排他的論理和を計算するための次の画像データが前記次行データ保持手段に保持された画像データである
請求項１に記載の液晶表示装置。
【請求項３】
左から奇数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号の立ち上がりを検出したこと、極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっている期間の冒頭の所定の期間である第１期間中に、当該ソースラインと、第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に前記選択期間規定パルス信号の立ち上がりを検出したこと、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がり前にデータ保持手段が保持していた当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第１期間中に、当該ソースラインと、前記第２キャパシタの前記電極との接続をオンとする
請求項１または請求項２に記載の液晶表示装置。
【請求項４】
左から奇数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、第１期間後の所定の期間である第２期間中に、当該ソースラインと、第１キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から奇数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、第２キャパシタの電極であって前記特定電位に設定されていない方の電極との接続をオンとし、
左から偶数番目のソースラインに対応する第１スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第２のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、前記第１キャパシタの前記電極との接続をオンとし、
左から偶数番目のソースラインに対応する第２スイッチは、新たなフレーム期間の開始後に最初に選択期間規定パルス信号が立ち上がっていること、前記極性制御信号が第１のレベルになっていること、および前記選択期間規定パルス信号の立ち上がりによってデータ保持手段が取り込んだ１行分の画像データのうち当該ソースラインに対応する画像データが中間調より高い階調であることが全て満たされたことを条件に、前記第２期間中に、当該ソースラインと、前記第２キャパシタの前記電極との接続をオンとする
請求項３に記載の液晶表示装置。
【請求項５】
前記特定電位がコモン電極電位である請求項１から請求項４のうちのいずれか１項に記載の液晶表示装置。
【請求項６】
液晶表示パネルは、画素電極の各列の所定の側にソースラインを備え、
各画素電極は、前記所定の側に存在するソースラインに接続される
請求項１から請求項５のうちのいずれか１項に記載の液晶表示装置。
【請求項７】
液晶表示パネルは、画素電極の各列の左側および画素電極の右端の列の右側に設けられるソースラインを備え、
奇数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち所定の側のソースラインに接続され、偶数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定の側とは反対側のソースラインに接続される
請求項１から請求項５のうちのいずれか１項に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−１１３１１６（Ｐ２０１２−１１３１１６Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１０−２６１６１２（Ｐ２０１０−２６１６１２）
【出願日】平成２２年１１月２４日（２０１０．１１．２４）
【出願人】（０００１０３７４７）オプトレックス株式会社 (843)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２２年１１月２４日（２０１０．１１．２４）
【出願人】（０００１０３７４７）オプトレックス株式会社 (843)
【Ｆターム（参考）】
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