表示装置駆動回路及び増幅器
【課題】表示装置の駆動回路で発生する発熱を低減させる。
【解決手段】本発明による駆動回路1は、表示出力端子10に直接接続され、基準電圧に対して正極の表示信号を出力する出力部6と、表示出力端子10に直接接続され、前記基準電圧に対して負極の表示信号を出力する出力部9とを具備している。出力部6、9は、それらの一方が活性状態のときに他方が非活性状態になるように制御される。
【解決手段】本発明による駆動回路1は、表示出力端子10に直接接続され、基準電圧に対して正極の表示信号を出力する出力部6と、表示出力端子10に直接接続され、前記基準電圧に対して負極の表示信号を出力する出力部9とを具備している。出力部6、9は、それらの一方が活性状態のときに他方が非活性状態になるように制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置の駆動回路に関して、特に、液晶表示パネルをドット反転駆動するときにデータ線駆動回路で発生する発熱を低減させる技術に関する。
【背景技術】
【0002】
画素が行列に配置されたマトリックス型表示パネルは、最も典型的な表示装置の表示デバイスの一つである。液晶表示装置(liquid crystal display)は、このようなマトリックス型表示パネルの典型例である。マトリックス型表示パネルには、一般的には、画素の行を選択するための走査線と、画素の階調に応答したデータ信号が供給されるデータ線とが設けられる。画素は、走査線とデータ線とが交差する位置のそれぞれに配置される。
【0003】
一般的に、液晶表示装置では、画素の液晶材料が劣化するのを抑制するために、画素に供給されるデータ信号の極性を所定の期間ごとに反転させる反転駆動方式が採用される。;言い換えれば、画素は、交流的に駆動される。典型的には、行方向(走査線方向)及び列方向(データ線方向)のいずれについても、隣接する画素に供給されるデータ信号の極性が反転される。このような反転駆動方式は、ドット反転駆動方式とよばれる。
【0004】
国際公開第WO96/16347号パンフレット(特許文献1)には、1つの表示出力端子ごとに正極の表示信号を出力するバッファと負極の表示信号を出力するバッファとを有し、それぞれのバッファと表示出力端子との間にスイッチを設け、そのスイッチを選択的に動作させることで反転駆動を実現している。特許文献1の駆動回路では、ドット反転駆動に限らずライン反転駆動なども実現できる。
【0005】
特開平10−62744号公報(特許文献2)には、液晶表示装置をドット反転駆動する技術が開示されている。図1は、特許文献2に開示されているドット反転駆動専用の液晶表示装置の駆動回路の回路図である。データ線は、正極バッファ121と負極バッファ122によって駆動される。正極バッファ121は基準電圧に対して正極の表示信号を出力し、負極バッファ122は基準電圧に対して負極の表示信号を出力する。正極バッファ121は、ストレートスイッチ123とクロススイッチ124に接続され、ストレートスイッチ123の他端は奇数出力端子S2n−1に接続され、クロススイッチ124の他端は偶数出力端子S2nに接続される。また、負極バッファ122は、ストレートスイッチ125とクロススイッチ126に接続され、ストレートスイッチ125の他端は偶数出力端子S2nに接続され、クロススイッチ126の他端は奇数出力端子S2n−1に接続される。さらに、中和スイッチ127を各出力端子と共通線128との間に設けている。また、以降の説明ではスイッチ123〜127及び共通線128は出力切換回路と参照される。
【0006】
ストレートスイッチ123、125、クロススイッチ124,126、中和スイッチ127は極性信号POLとラッチ信号STBに応じて制御される。ラッチ信号STBが“L”で極性信号POLが“H”のときにストレートスイッチ123,125がターンオンし、奇数データ線は正極バッファ121で駆動され、偶数データ線は負極バッファ122で駆動される。ラッチ信号STBが“L”で極性信号POLが“L”のときにストレートスイッチ124,126がターンオンし、奇数データ線は負極バッファ122で駆動され、偶数データ線は正極バッファ121で駆動される。ラッチ信号STBが“H”では、極性信号POLによらずストレートスイッチ123,125及びクロススイッチ124,126はターンオフされ、中和スイッチ127がターンオンされる。このように、データ線の極性が変化する前に中和スイッチ127をターンオンすることで各データ線の電圧は中和され、データ線を駆動する消費電力を低減することができる。
【0007】
特許文献1及び2のいずれの文献もバッファと表示出力端子との間には、スイッチを設け、そのスイッチを切り換えることで反転駆動を実現している。
【特許文献1】国際公開第WO96/16347号パンフレット(Fig.1参照)
【特許文献2】特開平10−62744号公報(図1参照)
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、バッファと表示出力端子との間にスイッチを設ける構成では、そのスイッチで発生する発熱が大きいという問題がある。例えば、図1の駆動回路では、スイッチ123〜127にはデータ線を駆動するために大きな電流が流され、従って、スイッチ123〜127のオン抵抗値が高いと発熱が大きくなる。スイッチ123〜127による発熱は、液晶表示装置の大型化、高精細化に伴ってデータ線の容量負荷が増大すると増大し、これは、データ線駆動回路の寿命を低下させるため好ましくない。
【0009】
その対策として、スイッチ123〜127を構成するトランジスタのサイズを大きくすることによってスイッチ123〜127のオン抵抗値を低くすることが考えられる。しかしながら、このアプローチは、回路面積を増大させるため好ましくない。
【課題を解決するための手段】
【0010】
このような課題を解決するために、本発明による、表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路は、第1表示出力端子に直接接続され、基準電圧に対して正極の表示信号を出力する第1出力部と、前記第1表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第2出力部とを具備している。前記第1及び第2出力部は、それらの一方が活性状態のときは、他方が非活性状態になるように制御される。
【0011】
このような構成の表示装置駆動回路は、データ線に表示信号を出力する増幅器と、データ線に接続される表示出力端子との間に切換スイッチを設ける必要性がない。従って、本発明による表示装置駆動回路は、切換スイッチに駆動電流が流れることによる発熱の問題を解消し、駆動回路の発熱を有効に抑制することができる。
【発明の効果】
【0012】
本発明によれば、データ線に表示信号を出力する増幅器とデータ線に接続される表示出力端子との間に設けられた切換スイッチによる発熱を回避し、駆動回路の発熱を有効に抑制することができる。
【発明を実施するための最良の形態】
【0013】
以下、添付図面を参照しながら、本発明の好適な実施形態が説明される。図面において、同一、類似、又は対応する構成要素は、同一、又は類似の符号によって参照されていることに留意されたい。
(第1の実施形態)
図2は、本発明の第1の実施形態に係る表示装置の駆動回路1の構成を示すブロック図である。本実施の形態では、駆動回路1は、ドット反転駆動を行うように、極性信号POLに応じて制御することで第1表示出力端子に正極又は負極の表示信号を出力し、第2表示出力端子に負極又は正極の表示信号を出力する。即ち、駆動回路1は、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転し、さらに画素に供給される電圧(以降、画素電圧と参照される)はフレームごとに極性が反転して駆動するように構成されている。本実施の形態では、基準電圧は、ICグランドとして便宜説明するが、液晶の共通電極(コモン電極)の電圧などでもよい。ここで、ICグランドは、駆動回路1が半導体チップなどに集積化されたときの基準となる電圧であり、システムグランドは、表示装置の基準となる電圧であるものと定義する。
【0014】
具体的には、駆動回路1は、増幅器の差動部2、3と切換部4、5と出力部6、7、8、9と、表示出力端子10、11、及びこれらを制御する制御回路12を少なくとも備える。差動部2、3の第1入力には、階調電圧セレクタ部(図示なし)で表示データに応じた階調電圧がそれぞれに供給される。一実施形態では、階調電圧は、表示データをD/AコンバータによってD/A変換することによって生成される。
【0015】
切換部4は、差動部2の出力を出力部6、8のうちの一方に選択的に接続する機能を有しており、切換部5は、差動部3の出力を出力部7、9のうちの一方に選択的に接続する機能を有しており。切換部4は、更に、表示出力端子10、11の一方を差動部2の第2入力に接続する機能も有している。同様に、切換部5は、表示出力端子10、11の一方を差動部3の第2入力に接続する機能を有している。
【0016】
2つの表示出力端子10、11に対し、4つの出力部6、7、8、9が設けられている。4つの出力部6、7、8、9のうち、出力部6、8は、正極の表示信号を出力し、出力部7、9は負極の表示信号を出力するように構成されている。出力部6、9の出力は、表示出力端子10に接続され、出力部7、8の出力は、表示出力端子11に接続されている。出力部6、8は、立ち上げの駆動能力が高くなるように構成され、出力部7、9は、立ち下げの駆動能力が高いように構成されている。
【0017】
差動部2、3は中電圧素子で形成され、出力部6、7、8、9は高電圧素子で形成され、切換部4、5は中電圧素子と高電圧素子で形成されている。中電圧素子、高電圧素子についての詳細は後述する。
【0018】
制御回路12は、クロック信号CLK、ラッチ信号STB、極性信号POLなどの信号が供給され、各部を制御するのに必要な制御信号を生成する。また、制御回路12には、差動部、出力部の定電流源にバイアス電圧を供給するバイアス電圧生成部13も含む。
【0019】
次に駆動回路1の各部の動作電圧について説明する。差動部2、切換部4、出力部6、8は、電圧VPL以上、電圧VPH以下の電圧範囲で動作し、差動部3、切換部5、出力部7、9は、電圧VNL以上、電圧VNH以下の電圧範囲で動作する。一の実施形態では、VPHは10V、VPL及びVNHは、0V(GND)、VPLは−10Vである。また、VPLとVNHは異なる電圧であってもよく、VPH<VPL<VNL、VPH<VNH<VNLの関係を満たせばVPL<VNH、VPL>VNHであってもよい。以降の説明においては、ICグランド(駆動回路1のグランド電位)はシステムグランド(表示装置全体のグランド電位)に一致するが、ICグランドはコモン電極の電圧に一致せず、且つ、電圧VPL及び電圧VNHが、いずれも0Vであるとして説明する。
【0020】
図3は、駆動回路1の詳細な回路図である。差動部2は、トランジスタ21〜24、定電流源25で構成され、差動部3は、トランジスタ31〜34、定電流源35で構成されている。差動部2、3は、中電圧素子で形成される。切換部4はスイッチ41〜46で構成され、切換部5はスイッチ51〜56で構成されている。切換部4、5を構成するスイッチ45、46、55、56は高電圧素子で、それ以外のスイッチは中電圧素子で形成される。出力部6は、トランジスタ61とトランジスタ62とで構成され、出力部7は、トランジスタ71とトランジスタ72とで構成されている。出力部8は、トランジスタ81とトランジスタ82とで構成され、出力部9は、トランジスタ91とトランジスタ92とで構成されている。出力部6、7、8、9は、高電圧素子で形成される。
【0021】
切換部4、5の各スイッチや、出力部のトランジスタ62、72、82、92のゲート電極に供給する電圧は、制御回路12から出力される制御信号に応じて制御される。
【0022】
本実施形態の駆動回路1の一つの特徴は、一つの表示出力端子に、正極の表示信号を出力する出力部と負極の表示信号を出力する出力部とが一つずつ接続され、且つ、それらの出力部が排他的に活性化される点にある。具体的には、表示出力端子10には、正極の表示信号を出力する出力部6と、負極の表示信号を出力する出力部9が接続されている。制御回路12は、出力部6、9の一方のみを活性化するように出力部6、9を制御する。
【0023】
同様に、表示出力端子11には、負極の表示信号を出力する出力部7と、正極の表示信号を出力する出力部8とが接続されている。制御回路12は、出力部7、8の一方のみを活性化するように出力部7、8を制御する。
【0024】
ただし、ドット反転駆動を実現するために、表示出力端子10、11には、互いに異なる極性の表示信号が生成される。具体的には、ある水平期間では、出力部6が表示出力端子10に正極の表示信号を出力し、出力部7が表示出力端子11に負極の表示信号を出力する。この場合、出力部8、9は非活性化される。一方、次の水平期間では、出力部8が表示出力端子11に正極の表示信号を出力し、出力部9が表示出力端子10に負極の表示信号を出力する。この場合、出力部6、7は非活性化される。
【0025】
このような駆動回路1のアーキテクチャによれば、表示出力端子10、11と出力部6、7、8、9の間に切換スイッチを設ける必要がなく、切換スイッチによる発熱という問題を根本的に解決することができる。
【0026】
以下では、駆動回路1の動作について、図4のタイミングチャートを用いて詳細に説明する。初期状態(期間f)では、出力部6、7が非活性状態にされ、出力部9からは負極の表示信号が表示出力端子10に出力され、出力部8からは正極の表示信号が表示出力端子11に出力される。具体的には、期間fでの各トランジスタ、スイッチの状態は、下記のとおりである。
【0027】
トランジスタ61のゲート電極のノード63は、スイッチ41がオフ状態、スイッチ42がオン状態のためVPHとなり、トランジスタ61はオフ状態である。トランジスタ62のゲート電極のノード64は、バイアス電圧生成部13で制御されるが、GNDとなっており、トランジスタ62もオフ状態である。よって、出力部6はハイインピーダンス状態(非活性状態)である。
【0028】
また、トランジスタ71のゲート電極のノード73は、スイッチ51がオフ状態、スイッチ52がオン状態のためVNLとなり、トランジスタ71はオフ状態である。トランジスタ72のゲート電極のノード74は、バイアス電圧生成部13で制御されるが、GNDとなっており、トランジスタ72もオフ状態である。よって、出力部7は非活性状態である。
【0029】
また、トランジスタ91のゲート電極のノード93は、スイッチ54がオフ状態、スイッチ53がオン状態で、差動部3からのノード36とスイッチ53を介して電気的に接続されている。また、トランジスタ81のゲート電極のノード83は、スイッチ44がオフ状態、スイッチ43がオン状態で、差動部2からのノード26とスイッチ43を介して電気的に接続されている。また、トランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からバイアス電圧B4が供給され、トランジスタ92は、定電流源として動作している。
【0030】
また、トランジスタ82のゲート電極のノード84には、バイアス電圧生成部13からバイアス電圧B3が供給され、トランジスタ82は定電流源として動作している。また、スイッチ55がオフ状態、スイッチ56がオン状態で、表示出力端子10と差動部のトランジスタ31のゲート電極のノード37は、スイッチ56を介して電気的に接続されている。また、スイッチ45がオフ状態、スイッチ46がオン状態で、表示出力端子11と差動部のトランジスタ21のゲート電極のノード27は、スイッチ46を介して電気的に接続されている。
【0031】
よって、期間fは、出力部6、7を非活性状態にし、出力部9からは負極の表示信号を表示出力端子10に出力し、出力部8からは正極の表示信号を表示出力端子11に出力している期間である。なお、トランジスタ62、72、82、92のゲート電圧の制御については後述のバイアス電圧生成部13の動作で詳細に説明する。
【0032】
次に、期間aについて説明する。期間aは、極性信号POLが“H”で、ラッチ信号STBが“H”である。ラッチ信号STBが“H”期間に、表示データがデータラッチ回路(図示なし)にラッチされ、D/A変換された正極の階調信号が差動部2のノード28に供給され、D/A変換された負極の階調信号が差動部3のノード38に供給される。また、各データ線は、GNDレベルにプリチャージされる。GNDレベルとは、完全にGNDの電圧でなくともGNDに近い電圧で±0.5V程度であればよい。
【0033】
ここからの説明では、前の期間と同じ状態を維持するトランジスタ、スイッチについては説明を省略し、前の期間から状態を変化するトランジスタ、スイッチについて主に説明する。
【0034】
期間aでは、表示出力端子10に接続されるトランジスタ91のゲート電極のノード93は、スイッチ53がターンオフ、スイッチ54がターンオンすることで、差動部3からのノード36と電気的に遮断され、VNL電源17と電気的に接続されるためVNLとなり、トランジスタ91はオフ状態になる。また、表示出力端子11に接続されるトランジスタ81のゲート電極のノード83は、スイッチ43がターンオフ、スイッチ44がターンオンすることで、差動部2からのノード26と電気的に遮断され、VPH電源16と電気的に接続されるためVPHとなり、トランジスタ81はオフ状態になる。
【0035】
これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子10に接続されるトランジスタ62のゲート電極のノード64には、バイアス電圧生成部13からVPHが供給され、トランジスタ62はオン状態となる。さらに、トランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からVNLが供給され、トランジスタ92はオン状態となる。また、表示出力端子11に接続されるトランジスタ82のゲート電極のノード84は、バイアス電圧生成部13からVPHが供給され、トランジスタ82はオン状態となる。さらに、トランジスタ72のゲート電極のノード74には、バイアス電圧生成部13からVNLが供給され、トランジスタ72はオン状態となる。よって、期間aでは、トランジスタ62、72、82、92がオン状態で、トランジスタ61、71、81、91はオフ状態である。つまり、GNDに接続されるトランジスタは活性状態であるため、各データ線はGNDレベルになる。
【0036】
次に、期間bについて説明する。期間bは、極性信号POLが“H”で、ラッチ信号STBが“H”から“L”に変化した数クロック周期分の期間である。この期間bは、表示出力端子10に接続されるトランジスタ92のゲート電極のノード94がGNDになり、トランジスタ92はオフ状態となる。また、トランジスタ62のゲート電極のノード64にバイアス電圧B1が供給され、トランジスタ62は定電流源としての動作を開始する。また、表示出力端子11に接続されるトランジスタ82のゲート電極のノード84がGNDになり、トランジスタ82はオフ状態となる。また、トランジスタ72のゲート電74にバイアス電圧B2が供給され、トランジスタ72は定電流源としての動作を開始する。
【0037】
さらに、スイッチ45がターンオンすることで、差動部2のノード27と表示出力端子10は、スイッチ45を介して電気的に接続される。また、スイッチ55がターンオンすることで、差動部3のノード37と表示出力端子11は、スイッチ55を介して電気的に接続される。この期間bにスイッチ45、55をターンオンすることで、すでに期間aで各データ線がGNDレベルにプリチャージされているので、トランジスタ21に動作電圧範囲GND−VPH以外の電圧、及びトランジスタ31に動作電圧範囲VNL−GND以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ21、トランジスタ31に耐圧以上の電圧が供給されることによって破壊されるのを防止している。
【0038】
次に、期間cについて説明する。期間cは、極性信号POLが“H”で、ラッチ信号STBが“L”の期間で、表示出力端子10からは正極の表示信号を出力し、表示出力端子11からは負極の表示信号を出力する。より具体的には、期間cでは、出力部6から正極の表示信号が表示出力端子10に出力され、出力部7からは負極の表示信号が表示出力端子11に出力される。出力部8、9は、いずれも、非活性状態にされる。
【0039】
この期間cでは、トランジスタ61、71が活性化する。トランジスタ61、71を活性化させるには、スイッチ41、51をターンオンし、スイッチ42、52をターンオフする。これにより、差動部2のノード26とトランジスタ61のゲート電極のノード63がスイッチ41を介して電気的に接続され、つまり、差動部2と出力部6とは、正極の表示信号を出力するボルテージフォロアとして動作する。また、差動部3のノード36とトランジスタ71のゲート電極のノード73がスイッチ51を介して電気的に接続され、つまり、差動部3と出力部7とは、負極の表示信号を出力するボルテージフォロアとして動作する。
【0040】
図5は、期間cの駆動回路1の等価回路である。この等価回路は、図2に示す駆動回路で、オフ状態のトランジスタや、オフ状態のトランジスタを制御する切換部のスイッチをなくして見やすくした回路図である。例えば、トランジスタ81を制御する各スイッチの状態は、スイッチ43がオフ、スイッチ44がオンで、トランジスタ81のゲート電極のノード83がVPHのためにトランジスタ81はオフ状態である。また、トランジスタ82のゲート電極の電圧は、バイアス制御部13からGNDが供給され、トランジスタ82もオフ状態となり、出力部8はハイインピーダンス状態となっている。同様に、出力部9もハイインピーダンス状態である。これら出力部8、9及び出力部8、9を制御するスイッチをなくして見やすくした等価回路図である。
【0041】
次に、期間dについて説明する。期間dは、極性信号POLが“L”で、ラッチ信号STBが“H”である。ラッチ信号STBが“H”期間に、表示データがデータラッチ回路にラッチされ、D/A変換された正極の階調信号が差動部のノード28に供給され、D/A変換された負極の階調信号が差動部のノード38に供給される。また、各データ線は、GNDレベルにプリチャージされる。
【0042】
期間dでは、表示出力端子10に接続されるトランジスタ61のゲート電極のノード63は、スイッチ41がターンオフ、スイッチ42がターンオンすることで、差動部2からのノード26と電気的に遮断され、VPH電源16と電気的に接続されるためVPHとなり、トランジスタ61はオフ状態になる。また、表示出力端子11に接続されるトランジスタ71のゲート電極のノード73は、スイッチ51がターンオフ、スイッチ52がターンオンすることで、差動部3からのノード36と電気的に遮断され、VNL電源17と電気的に接続されるためVNLとなり、トランジスタ71はオフ状態になる。
【0043】
これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子10に接続されるトランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からVNLが供給され、トランジスタ92はオン状態となる。さらに、トランジスタ62のゲート電極のノード64には、バイアス電圧生成部13からVPHが供給され、トランジスタ62はオン状態となる。また、表示出力端子11に接続されるトランジスタ72のゲート電極のノード74は、バイアス電圧生成部13からVNLが供給され、トランジスタ72はオン状態となる。さらに、トランジスタ82のゲート電極のノード84には、バイアス電圧生成部13からVPHが供給され、トランジスタ82はオン状態となる。よって、期間dでは、トランジスタ62、72、82、92がオン状態で、トランジスタ61、71、81、91はオフ状態である。つまり、GNDに接続されるトランジスタは活性状態であるため、各データ線はGNDレベルになる。
【0044】
次に、期間eについて説明する。期間eは、極性信号POLが“L”で、ラッチ信号STBが“H”から“L”に変化した数クロック周期分の期間である。この期間eは、表示出力端子10に接続されるトランジスタ62のゲート電極のノード64がGNDになり、トランジスタ62はオフ状態となる。また、トランジスタ92のゲート電極のノード94にバイアス電圧B4が供給され、トランジスタ92は定電流源としての動作を開始する。また、表示出力端子11に接続されるトランジスタ72のゲート電極のノード74がGNDになり、トランジスタ72はオフ状態となる。また、トランジスタ82のゲート電84にバイアス電圧B3が供給され、トランジスタ82は定電流源としての動作を開始する。
さらに、スイッチ46がターンオンすることで、差動部2のノード27と表示出力端子11は、スイッチ46を介して電気的に接続される。また、スイッチ56がターンオンすることで、差動部3のノード37と表示出力端子10は、スイッチ56を介して電気的に接続される。この期間eにスイッチ46、56をターンオンすることで、すでに期間dで各データ線がGNDレベルにプリチャージされているので、トランジスタ21に動作電圧範囲GND−VPH以外の電圧、及びトランジスタ31に動作電圧範囲VNL−GND以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ21、トランジスタ31に耐圧以上の電圧が供給されることによって破壊されるのを防止している。
【0045】
次に、期間fについて説明する。なお、図6は、期間fの駆動回路1の等価回路である。期間fは、極性信号POLが“L”で、ラッチ信号STBが“L”の期間で、表示出力端子10からは負極の表示信号を出力し、表示出力端子11からは正極の表示信号を出力する。詳細には、出力部6、7が非活性状態にされ、出力部9からは負極の表示信号が表示出力端子10に出力され、出力部8からは正極の表示信号が表示出力端子11に出力される。
【0046】
この期間fでは、トランジスタ81、91が活性化する。トランジスタ81、91を活性化させるには、スイッチ43、53をターンオンし、スイッチ44、54をターンオフする。これにより、差動部2のノード26とトランジスタ81のゲート電極のノード83がスイッチ43を介して電気的に接続され、つまり、差動部2と出力部8とで構成される正極の表示信号を出力するボルテージフォロアとして動作を開始する。また、差動部3のノード36とトランジスタ91のゲート電極のノード93がスイッチ53を介して電気的に接続され、つまり、差動部3と出力部9とで構成される負極の表示信号を出力するボルテージフォロアとして動作を開始する。
【0047】
次に、バイアス電圧生成部13の構成について、図7、9を参照して説明する。図7は、バイアス電圧生成部13の一部であるトランジスタ62に電圧を供給するバイアス電圧回路131を示す。トランジスタ62のゲート電極には、前述のように3つの電圧が供給される。1つは、トランジスタ62が定電流源として動作させるためのバイアス電圧B1と、2つめは、GNDプリチャージするための電圧VPHと、3つめはトランジスタ62をオフ状態(非活性)にするための電圧GNDである。そのため、トランジスタ62のゲート電極のノード64には、GND電源との間にスイッチ66、VPH電源との間にスイッチ65、バイアス電圧B1を供給するためのスイッチ67、68をそれぞれ設ける。ボルテージフォロア69は、ノード64がVPHからバイアス電圧B1に変化するときに高速にバイアス電圧B1にするときに動作させ、ノード64がバイアス電圧B1に安定すれば、スイッチ67をターンオフし、スイッチ68をターンオンして、ボルテージフォロア69を介さずに直接バイアス電圧B1をノード64に供給する。ボルテージフォロア69が活性になるのは、期間bだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源6bに接続するトランジスタ6aは、トランジスタ62が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ82のバイアス電圧B3も同様な回路で構成される。
【0048】
図9は、バイアス電圧生成部13の一部であるトランジスタ92に電圧を供給するバイアス電圧回路134を示す。トランジスタ92のゲート電極には、前述のように3つの電圧が供給される。1つは、トランジスタ92が定電流源として動作するためのバイアス電圧B4と、2つめは、GNDプリチャージするための電圧VNLと、3つめはトランジスタ92をオフ状態にするための電圧GNDである。そのため、トランジスタ92のゲート電極のノード94には、GND電源との間にスイッチ96、VNL電源との間にスイッチ95、バイアス電圧B4を供給するためのスイッチ97、98をそれぞれ設ける。ボルテージフォロア99は、ノード94がVNLからバイアス電圧B4に変化するときに高速にバイアス電圧B4にするときに動作させ、ノード94がバイアス電圧B4に安定すれば、スイッチ97をターンオフし、スイッチ98をターンオンして、ボルテージフォロア99を介さずに直接バイアス電圧B4をノード94に供給する。ボルテージフォロア99が活性になるのは、期間eだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源9bに接続するトランジスタ9aは、トランジスタ92が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ72のバイアス電圧B2も同様な回路で構成される。
【0049】
次に、バイアス電圧生成部13の動作について、図8、10のタイミングチャートを参照して説明する。図8のタイミングチャートは、トランジスタ62に電圧を供給するバイアス電圧回路131のタイミングチャートである。まず、期間aでは、スイッチ65をターンオンし、スイッチ66をターンオフし、ノード64にVPHを供給する。期間bでは、スイッチ65をターンオフし、スイッチ67をターンオンし、ボルテージフォロア69で高速にノード64をバイアス電圧B1に駆動する。期間cでは、スイッチ67をターンオフし、スイッチ68をターンオンし、ボルテージフォロア69を介さずにノード64をバイアス電圧B1に維持する。期間dでは、スイッチ68をターンオフし、スイッチ65をターンオンし、ノード64にVPHを供給する。期間eでは、スイッチ65をターンオフし、スイッチ66をターンオンすることで、ノード64をGNDにする。期間fは、期間eの状態を維持し、ノード64はGNDを維持する。トランジスタ72に電圧を供給するバイアス電圧回路132の動作タイミングは、バイアス電圧回路131と同じである。
【0050】
図10のタイミングチャートは、トランジスタ92に電圧を供給するバイアス電圧回路134のタイミングチャートである。まず、期間aでは、スイッチ95をターンオンし、スイッチ96をターンオフし、ノード94にVNLを供給する。期間bでは、スイッチ95をターンオフし、スイッチ96をターンオンし、ノード94にGNDを供給する。期間cでは、期間bの状態と維持する。期間dでは、スイッチ96をターンオフし、スイッチ95をターンオンし、ノード94にVNLを供給する。期間eでは、スイッチ95をターンオフし、スイッチ97をターンオンし、ボルテージフォロア99で高速にノード94をバイアス電圧B4に駆動する。期間fは、スイッチ97をターンオフし、スイッチ98をターンオンし、ボルテージフォロア99を介さずにノード94をバイアス電圧B4に維持する。トランジスタ82に電圧を供給するバイアス電圧回路133の動作タイミングは、バイアス電圧回路134と同じである。
【0051】
図示しないが、差動部2、3の入力端子28、38には、階調電圧セレクタ部で表示データに応じた階調信号が選択され入力される。表示データは、データ線に対応するように、ラッチ回路部などのロジック部で入れ換えられ、所定期間だけラッチされる。これらラッチ回路などは低電圧素子で形成される。また、制御回路12の一部も低電圧素子で形成される。階調電圧セレクタ部は、中電圧素子で形成される。
【0052】
各回路を構成する素子の耐圧は、低電圧素子<中電圧素子<高電圧素子の順に高くなり、例えば、低電圧素子は3V、中電圧素子は12V、高電圧素子は24Vである。また、素子がMOSトランジスタの場合、MOSトランジスタのゲート酸化膜Toxの厚さは、Tox(低電圧)<Tox(中電圧)<Tox(高電圧)の順に厚くなる。さらに、最小のゲート長Lは、L(低電圧)<L(中電圧)<L(高電圧)の順に長くなる。そのため、高電圧素子は、低電圧素子、中電圧素子に比べ回路面積が大きくなる。そのため、できるだけ高電圧素子を使用しない回路構成にするのが好ましい。
【0053】
ICグランド=コモン電極の電圧=システムグランドとしてもよいが、画素を構成するTFTのフイードスルーにより、画素電圧は駆動回路1から供給した電圧に対し1V〜2Vのオフセット電圧を生じるために、仮にTFTのオフセット電圧が最大で2Vであるとすると、正極の駆動電圧範囲は2V〜12V、負極の駆動電圧範囲は−9〜2Vとなり、素子の耐圧は動作電圧より高くする必要があることから、中電圧素子の耐圧は、12V以上必要になる。
【0054】
ここまでの説明では、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転するドット反転駆動について説明した。しかし、2つの走査ラインごとにデータ信号の極性を反転する方式でも、図11に示すタイミングチャートのように期間a、b、d、eにGNDプリチャージを行えばよい。
【0055】
また、本実施の形態では、説明を簡単にするために差動部の構成を最も単純な回路構成について図示しているが、本実施の形態で示す回路構成以外でもよく、例えば、差動部はフォールデッドカスコード型など他の構成でもよい。図12は、フォールデッドカスコード型差動増幅器の構成を採用する差動部2Aの構成を示している。差動部2Aは、トランジスタ21、22、23a、23b、24a、24bと、定電流源25a、25b、25cで構成される。
【0056】
また、出力部は、一方が定電流源であったが、プッシュプル型であってもよい。また、増幅器の入力−出力特性について、差動部の入力トランジスタ(21,22、31、32)などは、入力−出力レンジを広げることができるようにしきい電圧Vtが0V付近(−0.1V〜0.1V)であることが好ましい。このように、増幅器を構成するトランジスタは、エンハンスメント型又はディプレッション型、p型又はn型、など供給される電源電圧や出力電圧から適宜設計することが可能である。
【0057】
さらに、ボルテージフォロアの出力電圧ばらつきを低減するために、差動入力トランジスタに供給する信号を4の倍数のフレームを1サイクルとして時間的にボルテージフォロアのオフセット電圧を平均化して画質を向上することができる。図13に差動部2の入力トランジスタに供給する信号を切り換える回路を示し、図14にタイミングチャートを示す。なお、図13には、出力部がプッシュプル型のときに、中間段29を設けた回路図を示しているスイッチ2a、2c、2e、2hがオン状態では、トランジスタ22が反転入力になり、トランジスタ21は非反転入力となる。反対に、スイッチ2b、2d、2f、2gがオン状態では、トランジスタ21が反転入力になり、トランジスタ22は非反転入力となる。差動部3も同様に構成され、同様に動作する。図14では、スイッチ(2a〜2h)は、2フレームごとに切り換える。しかし、2ラインごと及び2フレームごとに切り換えてもよい。このようにすることで、画素の極性(正極、負極)と、差動部の極性(反転、非反転)との組み合わせから4フレームを1サイクルとて差動部のオフセット電圧を時間的に平均化することができる。
【0058】
本実施形態の回路構成によれば、1つの表示出力端子に2つの異なる電圧で動作する増幅器の出力部を設け、制御信号に応じて制御する。また、増幅器の差動部と、出力部との間に切換部を設け、出力部にスイッチ機能を兼ね備えることにより出力オン抵抗を低減することで駆動回路1での発熱を低減する。
【0059】
従来の駆動回路では、所定の期間内にデータ線を駆動するために出力インピーダンスを低くするためにスイッチを構成するトランジスタのサイズを大きくしている。本発明では、切換部など多数のスイッチがあり素子数が増加しているが、例えば、スイッチ41、42は、ノード63を駆動するだけの駆動能力があればよいので従来のスイッチ123などに比べトランジスタのサイズを非常に小さくすることができる。また、データ線の駆動電圧幅は10Vあるが、ノード63の電圧幅は、10Vより低い電圧幅であるためトランジスタのサイズを小さくすることができる。さらに、これらのスイッチは中電圧素子で形成される。よって、本発明では駆動回路を構成する素子数は増加するが、回路面積では従来の駆動回路より小さく、かつ、出力インピーダンスの小さな駆動回路を実現でき、駆動回路での発熱を低減することができる。
【0060】
(第2の実施形態)
大型の液晶テレビでは、画面サイズが40型以上でデータ線の容量負荷が200pF以上ある。そのため、高速にデータ線を駆動するのに出力インピーダンスを低くする。しかし、第1の実施形態の駆動回路(出力部がプッシュプル型でない回路構成)によれば、電圧差が小さいときには、正極の表示信号を出力する出力部6、8ではオーバーシュート、負極の表示信号を出力する出力部7、9ではアンダーシュートする。しかし、定電流源の電流値Jが小さいと、オーバーシュート、アンダーシュートした波形を所定の時間に目標電圧までに引き戻すことができない。
【0061】
この問題を解決するために、第2の実施形態では、電圧差が大きいときには、出力部5、〜9の駆動能力が増大され、電圧差が小さいときには駆動能力が減少される。以降の説明においては、表示データが8ビットのデジタル信号「D7、D6、D5、D4、D3、D2、D1、D0」で、D7が最上位ビット(Most Significant Bit)、D0が最下位ビット(Least Significant Bit)とする。また、大型の液晶テレビでは、高視野角技術が要求され、それに使用される液晶がノーマリブラックであることが多いことから、本実施の形態では、液晶はノーマリブラック液晶で説明する。ノーマリブラック液晶では、電圧無印加時に透過率が最低(黒)となり、電圧印加時に透過率が最大(白)となる。また、表示データが「00000000」は黒表示、表示データが「11111111」は白表示だとする。
【0062】
白表示の領域か黒表示の領域かは、表示データの上位ビットで判別する。図15には、最上位ビット(D7)だけで判別する出力部の回路構成を示す。例として出力部6について説明する。出力部6は、トランジスタ61aとトランジスタ61bが並列に接続される。トランジスタ61aとトランジスタ61bが同じサイズであれば、白表示時の駆動能力は黒表示時の2倍となる。
【0063】
また、黒表示時には、オーバーシュートしやすいことから、黒表示時の定電流値をJとして、白表示時には、定電流値をJの1/m倍としてもよい。定電流源として動作するトランジスタ62a、トランジスタ62bも並列に接続する。ここで、トランジスタ62aとトランジスタ62bが同じサイズであれば、定電流値は半分となる。
【0064】
図16には、上位2ビット「D7、D6」で判別する出力部の回路構成を示す。駆動能力は、図15と同じで、最上位ビット(D7)で切り換える。しかし、定電流源の電流値は上位2ビット目(D6)で切り換える。上位2ビットが「00」だと、黒表示で、駆動能力はKで、定電流値はJである。上位2ビットが「01」だと、黒に近い中間調で、そのときは、駆動能力はKで、定電流値はJの1/mである。上位2ビットが「10」だと、白に近い中間調で、駆動能力はKのn倍で、定電流値はJである。上位2ビットは「11」だと白表示で、駆動能力はKのn倍で、定電流値はJの1/mである。
【0065】
これ以外にも、図示しないが、トランジスタ61a、トランジスタ61b、トランジスタ61c、トランジスタ61dをそれぞれ並列に接続し、それぞれのサイズが同じであるときは、上位2ビットが「01」で駆動能力が2倍になり、上位2ビットが「10」で3倍、上位2ビットが「11」で4倍となるようにしてもよい。また、トランジスタのサイズを変えて重み付けをしてもよい。また、駆動電圧幅が大きいときには、わざとオーバーシュートさせ、駆動電圧幅が小さいときには、オーバーシュートさせないようにすることも可能である。
【0066】
以上、出力部6について、表示データの上位ビットで駆動能力を可変することを説明したが、出力部7、8、9も同様に表示データの上位ビットで駆動能力を可変する。
【図面の簡単な説明】
【0067】
【図1】従来のドット反転駆動するための駆動回路を示す回路図である。
【図2】第1の実施形態における駆動回路の好適な構成を示すブロック図である。
【図3】第1の実施形態における駆動回路の回路図である。
【図4】第1の実施形態における駆動回路のタイミングチャートである。
【図5】第1の実施形態における駆動回路の期間cの等価回路図である。
【図6】第1の実施形態における駆動回路の期間fの等価回路図である。
【図7】第1の実施形態におけるバイアス電圧生成部の回路図である。
【図8】第1の実施形態におけるバイアス電圧生成部のタイミングチャートである。
【図9】第1の実施形態におけるバイアス電圧生成部の回路図である。
【図10】第1の実施形態におけるバイアス電圧生成部のタイミングチャートである。
【図11】第1の実施形態における駆動回路のタイミングチャートである。
【図12】第1の実施形態における駆動回路の別の差動部の回路図である。
【図13】第1の実施形態における駆動回路の別の差動部の回路図である。
【図14】第1の実施形態における差動部のタイミングチャートである。
【図15】第2の実施形態における出力部の回路図である。
【図16】第2の実施形態における出力部の回路図である。
【符号の説明】
【0068】
1…駆動回路
2、3…差動部
4、5…切換部
6、7、8、9…出力部
10、11…表示出力端子
12…制御回路
13…バイアス電圧生成部
14、15、26〜28、36〜38、63、64、73、74、83、84、93、94…ノード
16〜19…電源
21〜24、31〜34…差動部のトランジスタ
25、35…差動部の定電流源
29…差動部の中間段
2a、2b、2c、2d、2e、2f、2g、2h…差動部のスイッチ
41〜46、51〜56…切換部のスイッチ
61、62、71、72、81、82、91、92…出力部のトランジスタ
65〜68、95〜98…バイアス電圧生成部のスイッチ
69、99…増幅器
6a、9a…バイアス電圧生成部のトランジスタ
6b、9b…バイアス電圧生成部の定電流源
【技術分野】
【0001】
本発明は、表示装置の駆動回路に関して、特に、液晶表示パネルをドット反転駆動するときにデータ線駆動回路で発生する発熱を低減させる技術に関する。
【背景技術】
【0002】
画素が行列に配置されたマトリックス型表示パネルは、最も典型的な表示装置の表示デバイスの一つである。液晶表示装置(liquid crystal display)は、このようなマトリックス型表示パネルの典型例である。マトリックス型表示パネルには、一般的には、画素の行を選択するための走査線と、画素の階調に応答したデータ信号が供給されるデータ線とが設けられる。画素は、走査線とデータ線とが交差する位置のそれぞれに配置される。
【0003】
一般的に、液晶表示装置では、画素の液晶材料が劣化するのを抑制するために、画素に供給されるデータ信号の極性を所定の期間ごとに反転させる反転駆動方式が採用される。;言い換えれば、画素は、交流的に駆動される。典型的には、行方向(走査線方向)及び列方向(データ線方向)のいずれについても、隣接する画素に供給されるデータ信号の極性が反転される。このような反転駆動方式は、ドット反転駆動方式とよばれる。
【0004】
国際公開第WO96/16347号パンフレット(特許文献1)には、1つの表示出力端子ごとに正極の表示信号を出力するバッファと負極の表示信号を出力するバッファとを有し、それぞれのバッファと表示出力端子との間にスイッチを設け、そのスイッチを選択的に動作させることで反転駆動を実現している。特許文献1の駆動回路では、ドット反転駆動に限らずライン反転駆動なども実現できる。
【0005】
特開平10−62744号公報(特許文献2)には、液晶表示装置をドット反転駆動する技術が開示されている。図1は、特許文献2に開示されているドット反転駆動専用の液晶表示装置の駆動回路の回路図である。データ線は、正極バッファ121と負極バッファ122によって駆動される。正極バッファ121は基準電圧に対して正極の表示信号を出力し、負極バッファ122は基準電圧に対して負極の表示信号を出力する。正極バッファ121は、ストレートスイッチ123とクロススイッチ124に接続され、ストレートスイッチ123の他端は奇数出力端子S2n−1に接続され、クロススイッチ124の他端は偶数出力端子S2nに接続される。また、負極バッファ122は、ストレートスイッチ125とクロススイッチ126に接続され、ストレートスイッチ125の他端は偶数出力端子S2nに接続され、クロススイッチ126の他端は奇数出力端子S2n−1に接続される。さらに、中和スイッチ127を各出力端子と共通線128との間に設けている。また、以降の説明ではスイッチ123〜127及び共通線128は出力切換回路と参照される。
【0006】
ストレートスイッチ123、125、クロススイッチ124,126、中和スイッチ127は極性信号POLとラッチ信号STBに応じて制御される。ラッチ信号STBが“L”で極性信号POLが“H”のときにストレートスイッチ123,125がターンオンし、奇数データ線は正極バッファ121で駆動され、偶数データ線は負極バッファ122で駆動される。ラッチ信号STBが“L”で極性信号POLが“L”のときにストレートスイッチ124,126がターンオンし、奇数データ線は負極バッファ122で駆動され、偶数データ線は正極バッファ121で駆動される。ラッチ信号STBが“H”では、極性信号POLによらずストレートスイッチ123,125及びクロススイッチ124,126はターンオフされ、中和スイッチ127がターンオンされる。このように、データ線の極性が変化する前に中和スイッチ127をターンオンすることで各データ線の電圧は中和され、データ線を駆動する消費電力を低減することができる。
【0007】
特許文献1及び2のいずれの文献もバッファと表示出力端子との間には、スイッチを設け、そのスイッチを切り換えることで反転駆動を実現している。
【特許文献1】国際公開第WO96/16347号パンフレット(Fig.1参照)
【特許文献2】特開平10−62744号公報(図1参照)
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、バッファと表示出力端子との間にスイッチを設ける構成では、そのスイッチで発生する発熱が大きいという問題がある。例えば、図1の駆動回路では、スイッチ123〜127にはデータ線を駆動するために大きな電流が流され、従って、スイッチ123〜127のオン抵抗値が高いと発熱が大きくなる。スイッチ123〜127による発熱は、液晶表示装置の大型化、高精細化に伴ってデータ線の容量負荷が増大すると増大し、これは、データ線駆動回路の寿命を低下させるため好ましくない。
【0009】
その対策として、スイッチ123〜127を構成するトランジスタのサイズを大きくすることによってスイッチ123〜127のオン抵抗値を低くすることが考えられる。しかしながら、このアプローチは、回路面積を増大させるため好ましくない。
【課題を解決するための手段】
【0010】
このような課題を解決するために、本発明による、表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路は、第1表示出力端子に直接接続され、基準電圧に対して正極の表示信号を出力する第1出力部と、前記第1表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第2出力部とを具備している。前記第1及び第2出力部は、それらの一方が活性状態のときは、他方が非活性状態になるように制御される。
【0011】
このような構成の表示装置駆動回路は、データ線に表示信号を出力する増幅器と、データ線に接続される表示出力端子との間に切換スイッチを設ける必要性がない。従って、本発明による表示装置駆動回路は、切換スイッチに駆動電流が流れることによる発熱の問題を解消し、駆動回路の発熱を有効に抑制することができる。
【発明の効果】
【0012】
本発明によれば、データ線に表示信号を出力する増幅器とデータ線に接続される表示出力端子との間に設けられた切換スイッチによる発熱を回避し、駆動回路の発熱を有効に抑制することができる。
【発明を実施するための最良の形態】
【0013】
以下、添付図面を参照しながら、本発明の好適な実施形態が説明される。図面において、同一、類似、又は対応する構成要素は、同一、又は類似の符号によって参照されていることに留意されたい。
(第1の実施形態)
図2は、本発明の第1の実施形態に係る表示装置の駆動回路1の構成を示すブロック図である。本実施の形態では、駆動回路1は、ドット反転駆動を行うように、極性信号POLに応じて制御することで第1表示出力端子に正極又は負極の表示信号を出力し、第2表示出力端子に負極又は正極の表示信号を出力する。即ち、駆動回路1は、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転し、さらに画素に供給される電圧(以降、画素電圧と参照される)はフレームごとに極性が反転して駆動するように構成されている。本実施の形態では、基準電圧は、ICグランドとして便宜説明するが、液晶の共通電極(コモン電極)の電圧などでもよい。ここで、ICグランドは、駆動回路1が半導体チップなどに集積化されたときの基準となる電圧であり、システムグランドは、表示装置の基準となる電圧であるものと定義する。
【0014】
具体的には、駆動回路1は、増幅器の差動部2、3と切換部4、5と出力部6、7、8、9と、表示出力端子10、11、及びこれらを制御する制御回路12を少なくとも備える。差動部2、3の第1入力には、階調電圧セレクタ部(図示なし)で表示データに応じた階調電圧がそれぞれに供給される。一実施形態では、階調電圧は、表示データをD/AコンバータによってD/A変換することによって生成される。
【0015】
切換部4は、差動部2の出力を出力部6、8のうちの一方に選択的に接続する機能を有しており、切換部5は、差動部3の出力を出力部7、9のうちの一方に選択的に接続する機能を有しており。切換部4は、更に、表示出力端子10、11の一方を差動部2の第2入力に接続する機能も有している。同様に、切換部5は、表示出力端子10、11の一方を差動部3の第2入力に接続する機能を有している。
【0016】
2つの表示出力端子10、11に対し、4つの出力部6、7、8、9が設けられている。4つの出力部6、7、8、9のうち、出力部6、8は、正極の表示信号を出力し、出力部7、9は負極の表示信号を出力するように構成されている。出力部6、9の出力は、表示出力端子10に接続され、出力部7、8の出力は、表示出力端子11に接続されている。出力部6、8は、立ち上げの駆動能力が高くなるように構成され、出力部7、9は、立ち下げの駆動能力が高いように構成されている。
【0017】
差動部2、3は中電圧素子で形成され、出力部6、7、8、9は高電圧素子で形成され、切換部4、5は中電圧素子と高電圧素子で形成されている。中電圧素子、高電圧素子についての詳細は後述する。
【0018】
制御回路12は、クロック信号CLK、ラッチ信号STB、極性信号POLなどの信号が供給され、各部を制御するのに必要な制御信号を生成する。また、制御回路12には、差動部、出力部の定電流源にバイアス電圧を供給するバイアス電圧生成部13も含む。
【0019】
次に駆動回路1の各部の動作電圧について説明する。差動部2、切換部4、出力部6、8は、電圧VPL以上、電圧VPH以下の電圧範囲で動作し、差動部3、切換部5、出力部7、9は、電圧VNL以上、電圧VNH以下の電圧範囲で動作する。一の実施形態では、VPHは10V、VPL及びVNHは、0V(GND)、VPLは−10Vである。また、VPLとVNHは異なる電圧であってもよく、VPH<VPL<VNL、VPH<VNH<VNLの関係を満たせばVPL<VNH、VPL>VNHであってもよい。以降の説明においては、ICグランド(駆動回路1のグランド電位)はシステムグランド(表示装置全体のグランド電位)に一致するが、ICグランドはコモン電極の電圧に一致せず、且つ、電圧VPL及び電圧VNHが、いずれも0Vであるとして説明する。
【0020】
図3は、駆動回路1の詳細な回路図である。差動部2は、トランジスタ21〜24、定電流源25で構成され、差動部3は、トランジスタ31〜34、定電流源35で構成されている。差動部2、3は、中電圧素子で形成される。切換部4はスイッチ41〜46で構成され、切換部5はスイッチ51〜56で構成されている。切換部4、5を構成するスイッチ45、46、55、56は高電圧素子で、それ以外のスイッチは中電圧素子で形成される。出力部6は、トランジスタ61とトランジスタ62とで構成され、出力部7は、トランジスタ71とトランジスタ72とで構成されている。出力部8は、トランジスタ81とトランジスタ82とで構成され、出力部9は、トランジスタ91とトランジスタ92とで構成されている。出力部6、7、8、9は、高電圧素子で形成される。
【0021】
切換部4、5の各スイッチや、出力部のトランジスタ62、72、82、92のゲート電極に供給する電圧は、制御回路12から出力される制御信号に応じて制御される。
【0022】
本実施形態の駆動回路1の一つの特徴は、一つの表示出力端子に、正極の表示信号を出力する出力部と負極の表示信号を出力する出力部とが一つずつ接続され、且つ、それらの出力部が排他的に活性化される点にある。具体的には、表示出力端子10には、正極の表示信号を出力する出力部6と、負極の表示信号を出力する出力部9が接続されている。制御回路12は、出力部6、9の一方のみを活性化するように出力部6、9を制御する。
【0023】
同様に、表示出力端子11には、負極の表示信号を出力する出力部7と、正極の表示信号を出力する出力部8とが接続されている。制御回路12は、出力部7、8の一方のみを活性化するように出力部7、8を制御する。
【0024】
ただし、ドット反転駆動を実現するために、表示出力端子10、11には、互いに異なる極性の表示信号が生成される。具体的には、ある水平期間では、出力部6が表示出力端子10に正極の表示信号を出力し、出力部7が表示出力端子11に負極の表示信号を出力する。この場合、出力部8、9は非活性化される。一方、次の水平期間では、出力部8が表示出力端子11に正極の表示信号を出力し、出力部9が表示出力端子10に負極の表示信号を出力する。この場合、出力部6、7は非活性化される。
【0025】
このような駆動回路1のアーキテクチャによれば、表示出力端子10、11と出力部6、7、8、9の間に切換スイッチを設ける必要がなく、切換スイッチによる発熱という問題を根本的に解決することができる。
【0026】
以下では、駆動回路1の動作について、図4のタイミングチャートを用いて詳細に説明する。初期状態(期間f)では、出力部6、7が非活性状態にされ、出力部9からは負極の表示信号が表示出力端子10に出力され、出力部8からは正極の表示信号が表示出力端子11に出力される。具体的には、期間fでの各トランジスタ、スイッチの状態は、下記のとおりである。
【0027】
トランジスタ61のゲート電極のノード63は、スイッチ41がオフ状態、スイッチ42がオン状態のためVPHとなり、トランジスタ61はオフ状態である。トランジスタ62のゲート電極のノード64は、バイアス電圧生成部13で制御されるが、GNDとなっており、トランジスタ62もオフ状態である。よって、出力部6はハイインピーダンス状態(非活性状態)である。
【0028】
また、トランジスタ71のゲート電極のノード73は、スイッチ51がオフ状態、スイッチ52がオン状態のためVNLとなり、トランジスタ71はオフ状態である。トランジスタ72のゲート電極のノード74は、バイアス電圧生成部13で制御されるが、GNDとなっており、トランジスタ72もオフ状態である。よって、出力部7は非活性状態である。
【0029】
また、トランジスタ91のゲート電極のノード93は、スイッチ54がオフ状態、スイッチ53がオン状態で、差動部3からのノード36とスイッチ53を介して電気的に接続されている。また、トランジスタ81のゲート電極のノード83は、スイッチ44がオフ状態、スイッチ43がオン状態で、差動部2からのノード26とスイッチ43を介して電気的に接続されている。また、トランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からバイアス電圧B4が供給され、トランジスタ92は、定電流源として動作している。
【0030】
また、トランジスタ82のゲート電極のノード84には、バイアス電圧生成部13からバイアス電圧B3が供給され、トランジスタ82は定電流源として動作している。また、スイッチ55がオフ状態、スイッチ56がオン状態で、表示出力端子10と差動部のトランジスタ31のゲート電極のノード37は、スイッチ56を介して電気的に接続されている。また、スイッチ45がオフ状態、スイッチ46がオン状態で、表示出力端子11と差動部のトランジスタ21のゲート電極のノード27は、スイッチ46を介して電気的に接続されている。
【0031】
よって、期間fは、出力部6、7を非活性状態にし、出力部9からは負極の表示信号を表示出力端子10に出力し、出力部8からは正極の表示信号を表示出力端子11に出力している期間である。なお、トランジスタ62、72、82、92のゲート電圧の制御については後述のバイアス電圧生成部13の動作で詳細に説明する。
【0032】
次に、期間aについて説明する。期間aは、極性信号POLが“H”で、ラッチ信号STBが“H”である。ラッチ信号STBが“H”期間に、表示データがデータラッチ回路(図示なし)にラッチされ、D/A変換された正極の階調信号が差動部2のノード28に供給され、D/A変換された負極の階調信号が差動部3のノード38に供給される。また、各データ線は、GNDレベルにプリチャージされる。GNDレベルとは、完全にGNDの電圧でなくともGNDに近い電圧で±0.5V程度であればよい。
【0033】
ここからの説明では、前の期間と同じ状態を維持するトランジスタ、スイッチについては説明を省略し、前の期間から状態を変化するトランジスタ、スイッチについて主に説明する。
【0034】
期間aでは、表示出力端子10に接続されるトランジスタ91のゲート電極のノード93は、スイッチ53がターンオフ、スイッチ54がターンオンすることで、差動部3からのノード36と電気的に遮断され、VNL電源17と電気的に接続されるためVNLとなり、トランジスタ91はオフ状態になる。また、表示出力端子11に接続されるトランジスタ81のゲート電極のノード83は、スイッチ43がターンオフ、スイッチ44がターンオンすることで、差動部2からのノード26と電気的に遮断され、VPH電源16と電気的に接続されるためVPHとなり、トランジスタ81はオフ状態になる。
【0035】
これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子10に接続されるトランジスタ62のゲート電極のノード64には、バイアス電圧生成部13からVPHが供給され、トランジスタ62はオン状態となる。さらに、トランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からVNLが供給され、トランジスタ92はオン状態となる。また、表示出力端子11に接続されるトランジスタ82のゲート電極のノード84は、バイアス電圧生成部13からVPHが供給され、トランジスタ82はオン状態となる。さらに、トランジスタ72のゲート電極のノード74には、バイアス電圧生成部13からVNLが供給され、トランジスタ72はオン状態となる。よって、期間aでは、トランジスタ62、72、82、92がオン状態で、トランジスタ61、71、81、91はオフ状態である。つまり、GNDに接続されるトランジスタは活性状態であるため、各データ線はGNDレベルになる。
【0036】
次に、期間bについて説明する。期間bは、極性信号POLが“H”で、ラッチ信号STBが“H”から“L”に変化した数クロック周期分の期間である。この期間bは、表示出力端子10に接続されるトランジスタ92のゲート電極のノード94がGNDになり、トランジスタ92はオフ状態となる。また、トランジスタ62のゲート電極のノード64にバイアス電圧B1が供給され、トランジスタ62は定電流源としての動作を開始する。また、表示出力端子11に接続されるトランジスタ82のゲート電極のノード84がGNDになり、トランジスタ82はオフ状態となる。また、トランジスタ72のゲート電74にバイアス電圧B2が供給され、トランジスタ72は定電流源としての動作を開始する。
【0037】
さらに、スイッチ45がターンオンすることで、差動部2のノード27と表示出力端子10は、スイッチ45を介して電気的に接続される。また、スイッチ55がターンオンすることで、差動部3のノード37と表示出力端子11は、スイッチ55を介して電気的に接続される。この期間bにスイッチ45、55をターンオンすることで、すでに期間aで各データ線がGNDレベルにプリチャージされているので、トランジスタ21に動作電圧範囲GND−VPH以外の電圧、及びトランジスタ31に動作電圧範囲VNL−GND以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ21、トランジスタ31に耐圧以上の電圧が供給されることによって破壊されるのを防止している。
【0038】
次に、期間cについて説明する。期間cは、極性信号POLが“H”で、ラッチ信号STBが“L”の期間で、表示出力端子10からは正極の表示信号を出力し、表示出力端子11からは負極の表示信号を出力する。より具体的には、期間cでは、出力部6から正極の表示信号が表示出力端子10に出力され、出力部7からは負極の表示信号が表示出力端子11に出力される。出力部8、9は、いずれも、非活性状態にされる。
【0039】
この期間cでは、トランジスタ61、71が活性化する。トランジスタ61、71を活性化させるには、スイッチ41、51をターンオンし、スイッチ42、52をターンオフする。これにより、差動部2のノード26とトランジスタ61のゲート電極のノード63がスイッチ41を介して電気的に接続され、つまり、差動部2と出力部6とは、正極の表示信号を出力するボルテージフォロアとして動作する。また、差動部3のノード36とトランジスタ71のゲート電極のノード73がスイッチ51を介して電気的に接続され、つまり、差動部3と出力部7とは、負極の表示信号を出力するボルテージフォロアとして動作する。
【0040】
図5は、期間cの駆動回路1の等価回路である。この等価回路は、図2に示す駆動回路で、オフ状態のトランジスタや、オフ状態のトランジスタを制御する切換部のスイッチをなくして見やすくした回路図である。例えば、トランジスタ81を制御する各スイッチの状態は、スイッチ43がオフ、スイッチ44がオンで、トランジスタ81のゲート電極のノード83がVPHのためにトランジスタ81はオフ状態である。また、トランジスタ82のゲート電極の電圧は、バイアス制御部13からGNDが供給され、トランジスタ82もオフ状態となり、出力部8はハイインピーダンス状態となっている。同様に、出力部9もハイインピーダンス状態である。これら出力部8、9及び出力部8、9を制御するスイッチをなくして見やすくした等価回路図である。
【0041】
次に、期間dについて説明する。期間dは、極性信号POLが“L”で、ラッチ信号STBが“H”である。ラッチ信号STBが“H”期間に、表示データがデータラッチ回路にラッチされ、D/A変換された正極の階調信号が差動部のノード28に供給され、D/A変換された負極の階調信号が差動部のノード38に供給される。また、各データ線は、GNDレベルにプリチャージされる。
【0042】
期間dでは、表示出力端子10に接続されるトランジスタ61のゲート電極のノード63は、スイッチ41がターンオフ、スイッチ42がターンオンすることで、差動部2からのノード26と電気的に遮断され、VPH電源16と電気的に接続されるためVPHとなり、トランジスタ61はオフ状態になる。また、表示出力端子11に接続されるトランジスタ71のゲート電極のノード73は、スイッチ51がターンオフ、スイッチ52がターンオンすることで、差動部3からのノード36と電気的に遮断され、VNL電源17と電気的に接続されるためVNLとなり、トランジスタ71はオフ状態になる。
【0043】
これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子10に接続されるトランジスタ92のゲート電極のノード94には、バイアス電圧生成部13からVNLが供給され、トランジスタ92はオン状態となる。さらに、トランジスタ62のゲート電極のノード64には、バイアス電圧生成部13からVPHが供給され、トランジスタ62はオン状態となる。また、表示出力端子11に接続されるトランジスタ72のゲート電極のノード74は、バイアス電圧生成部13からVNLが供給され、トランジスタ72はオン状態となる。さらに、トランジスタ82のゲート電極のノード84には、バイアス電圧生成部13からVPHが供給され、トランジスタ82はオン状態となる。よって、期間dでは、トランジスタ62、72、82、92がオン状態で、トランジスタ61、71、81、91はオフ状態である。つまり、GNDに接続されるトランジスタは活性状態であるため、各データ線はGNDレベルになる。
【0044】
次に、期間eについて説明する。期間eは、極性信号POLが“L”で、ラッチ信号STBが“H”から“L”に変化した数クロック周期分の期間である。この期間eは、表示出力端子10に接続されるトランジスタ62のゲート電極のノード64がGNDになり、トランジスタ62はオフ状態となる。また、トランジスタ92のゲート電極のノード94にバイアス電圧B4が供給され、トランジスタ92は定電流源としての動作を開始する。また、表示出力端子11に接続されるトランジスタ72のゲート電極のノード74がGNDになり、トランジスタ72はオフ状態となる。また、トランジスタ82のゲート電84にバイアス電圧B3が供給され、トランジスタ82は定電流源としての動作を開始する。
さらに、スイッチ46がターンオンすることで、差動部2のノード27と表示出力端子11は、スイッチ46を介して電気的に接続される。また、スイッチ56がターンオンすることで、差動部3のノード37と表示出力端子10は、スイッチ56を介して電気的に接続される。この期間eにスイッチ46、56をターンオンすることで、すでに期間dで各データ線がGNDレベルにプリチャージされているので、トランジスタ21に動作電圧範囲GND−VPH以外の電圧、及びトランジスタ31に動作電圧範囲VNL−GND以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ21、トランジスタ31に耐圧以上の電圧が供給されることによって破壊されるのを防止している。
【0045】
次に、期間fについて説明する。なお、図6は、期間fの駆動回路1の等価回路である。期間fは、極性信号POLが“L”で、ラッチ信号STBが“L”の期間で、表示出力端子10からは負極の表示信号を出力し、表示出力端子11からは正極の表示信号を出力する。詳細には、出力部6、7が非活性状態にされ、出力部9からは負極の表示信号が表示出力端子10に出力され、出力部8からは正極の表示信号が表示出力端子11に出力される。
【0046】
この期間fでは、トランジスタ81、91が活性化する。トランジスタ81、91を活性化させるには、スイッチ43、53をターンオンし、スイッチ44、54をターンオフする。これにより、差動部2のノード26とトランジスタ81のゲート電極のノード83がスイッチ43を介して電気的に接続され、つまり、差動部2と出力部8とで構成される正極の表示信号を出力するボルテージフォロアとして動作を開始する。また、差動部3のノード36とトランジスタ91のゲート電極のノード93がスイッチ53を介して電気的に接続され、つまり、差動部3と出力部9とで構成される負極の表示信号を出力するボルテージフォロアとして動作を開始する。
【0047】
次に、バイアス電圧生成部13の構成について、図7、9を参照して説明する。図7は、バイアス電圧生成部13の一部であるトランジスタ62に電圧を供給するバイアス電圧回路131を示す。トランジスタ62のゲート電極には、前述のように3つの電圧が供給される。1つは、トランジスタ62が定電流源として動作させるためのバイアス電圧B1と、2つめは、GNDプリチャージするための電圧VPHと、3つめはトランジスタ62をオフ状態(非活性)にするための電圧GNDである。そのため、トランジスタ62のゲート電極のノード64には、GND電源との間にスイッチ66、VPH電源との間にスイッチ65、バイアス電圧B1を供給するためのスイッチ67、68をそれぞれ設ける。ボルテージフォロア69は、ノード64がVPHからバイアス電圧B1に変化するときに高速にバイアス電圧B1にするときに動作させ、ノード64がバイアス電圧B1に安定すれば、スイッチ67をターンオフし、スイッチ68をターンオンして、ボルテージフォロア69を介さずに直接バイアス電圧B1をノード64に供給する。ボルテージフォロア69が活性になるのは、期間bだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源6bに接続するトランジスタ6aは、トランジスタ62が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ82のバイアス電圧B3も同様な回路で構成される。
【0048】
図9は、バイアス電圧生成部13の一部であるトランジスタ92に電圧を供給するバイアス電圧回路134を示す。トランジスタ92のゲート電極には、前述のように3つの電圧が供給される。1つは、トランジスタ92が定電流源として動作するためのバイアス電圧B4と、2つめは、GNDプリチャージするための電圧VNLと、3つめはトランジスタ92をオフ状態にするための電圧GNDである。そのため、トランジスタ92のゲート電極のノード94には、GND電源との間にスイッチ96、VNL電源との間にスイッチ95、バイアス電圧B4を供給するためのスイッチ97、98をそれぞれ設ける。ボルテージフォロア99は、ノード94がVNLからバイアス電圧B4に変化するときに高速にバイアス電圧B4にするときに動作させ、ノード94がバイアス電圧B4に安定すれば、スイッチ97をターンオフし、スイッチ98をターンオンして、ボルテージフォロア99を介さずに直接バイアス電圧B4をノード94に供給する。ボルテージフォロア99が活性になるのは、期間eだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源9bに接続するトランジスタ9aは、トランジスタ92が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ72のバイアス電圧B2も同様な回路で構成される。
【0049】
次に、バイアス電圧生成部13の動作について、図8、10のタイミングチャートを参照して説明する。図8のタイミングチャートは、トランジスタ62に電圧を供給するバイアス電圧回路131のタイミングチャートである。まず、期間aでは、スイッチ65をターンオンし、スイッチ66をターンオフし、ノード64にVPHを供給する。期間bでは、スイッチ65をターンオフし、スイッチ67をターンオンし、ボルテージフォロア69で高速にノード64をバイアス電圧B1に駆動する。期間cでは、スイッチ67をターンオフし、スイッチ68をターンオンし、ボルテージフォロア69を介さずにノード64をバイアス電圧B1に維持する。期間dでは、スイッチ68をターンオフし、スイッチ65をターンオンし、ノード64にVPHを供給する。期間eでは、スイッチ65をターンオフし、スイッチ66をターンオンすることで、ノード64をGNDにする。期間fは、期間eの状態を維持し、ノード64はGNDを維持する。トランジスタ72に電圧を供給するバイアス電圧回路132の動作タイミングは、バイアス電圧回路131と同じである。
【0050】
図10のタイミングチャートは、トランジスタ92に電圧を供給するバイアス電圧回路134のタイミングチャートである。まず、期間aでは、スイッチ95をターンオンし、スイッチ96をターンオフし、ノード94にVNLを供給する。期間bでは、スイッチ95をターンオフし、スイッチ96をターンオンし、ノード94にGNDを供給する。期間cでは、期間bの状態と維持する。期間dでは、スイッチ96をターンオフし、スイッチ95をターンオンし、ノード94にVNLを供給する。期間eでは、スイッチ95をターンオフし、スイッチ97をターンオンし、ボルテージフォロア99で高速にノード94をバイアス電圧B4に駆動する。期間fは、スイッチ97をターンオフし、スイッチ98をターンオンし、ボルテージフォロア99を介さずにノード94をバイアス電圧B4に維持する。トランジスタ82に電圧を供給するバイアス電圧回路133の動作タイミングは、バイアス電圧回路134と同じである。
【0051】
図示しないが、差動部2、3の入力端子28、38には、階調電圧セレクタ部で表示データに応じた階調信号が選択され入力される。表示データは、データ線に対応するように、ラッチ回路部などのロジック部で入れ換えられ、所定期間だけラッチされる。これらラッチ回路などは低電圧素子で形成される。また、制御回路12の一部も低電圧素子で形成される。階調電圧セレクタ部は、中電圧素子で形成される。
【0052】
各回路を構成する素子の耐圧は、低電圧素子<中電圧素子<高電圧素子の順に高くなり、例えば、低電圧素子は3V、中電圧素子は12V、高電圧素子は24Vである。また、素子がMOSトランジスタの場合、MOSトランジスタのゲート酸化膜Toxの厚さは、Tox(低電圧)<Tox(中電圧)<Tox(高電圧)の順に厚くなる。さらに、最小のゲート長Lは、L(低電圧)<L(中電圧)<L(高電圧)の順に長くなる。そのため、高電圧素子は、低電圧素子、中電圧素子に比べ回路面積が大きくなる。そのため、できるだけ高電圧素子を使用しない回路構成にするのが好ましい。
【0053】
ICグランド=コモン電極の電圧=システムグランドとしてもよいが、画素を構成するTFTのフイードスルーにより、画素電圧は駆動回路1から供給した電圧に対し1V〜2Vのオフセット電圧を生じるために、仮にTFTのオフセット電圧が最大で2Vであるとすると、正極の駆動電圧範囲は2V〜12V、負極の駆動電圧範囲は−9〜2Vとなり、素子の耐圧は動作電圧より高くする必要があることから、中電圧素子の耐圧は、12V以上必要になる。
【0054】
ここまでの説明では、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転するドット反転駆動について説明した。しかし、2つの走査ラインごとにデータ信号の極性を反転する方式でも、図11に示すタイミングチャートのように期間a、b、d、eにGNDプリチャージを行えばよい。
【0055】
また、本実施の形態では、説明を簡単にするために差動部の構成を最も単純な回路構成について図示しているが、本実施の形態で示す回路構成以外でもよく、例えば、差動部はフォールデッドカスコード型など他の構成でもよい。図12は、フォールデッドカスコード型差動増幅器の構成を採用する差動部2Aの構成を示している。差動部2Aは、トランジスタ21、22、23a、23b、24a、24bと、定電流源25a、25b、25cで構成される。
【0056】
また、出力部は、一方が定電流源であったが、プッシュプル型であってもよい。また、増幅器の入力−出力特性について、差動部の入力トランジスタ(21,22、31、32)などは、入力−出力レンジを広げることができるようにしきい電圧Vtが0V付近(−0.1V〜0.1V)であることが好ましい。このように、増幅器を構成するトランジスタは、エンハンスメント型又はディプレッション型、p型又はn型、など供給される電源電圧や出力電圧から適宜設計することが可能である。
【0057】
さらに、ボルテージフォロアの出力電圧ばらつきを低減するために、差動入力トランジスタに供給する信号を4の倍数のフレームを1サイクルとして時間的にボルテージフォロアのオフセット電圧を平均化して画質を向上することができる。図13に差動部2の入力トランジスタに供給する信号を切り換える回路を示し、図14にタイミングチャートを示す。なお、図13には、出力部がプッシュプル型のときに、中間段29を設けた回路図を示しているスイッチ2a、2c、2e、2hがオン状態では、トランジスタ22が反転入力になり、トランジスタ21は非反転入力となる。反対に、スイッチ2b、2d、2f、2gがオン状態では、トランジスタ21が反転入力になり、トランジスタ22は非反転入力となる。差動部3も同様に構成され、同様に動作する。図14では、スイッチ(2a〜2h)は、2フレームごとに切り換える。しかし、2ラインごと及び2フレームごとに切り換えてもよい。このようにすることで、画素の極性(正極、負極)と、差動部の極性(反転、非反転)との組み合わせから4フレームを1サイクルとて差動部のオフセット電圧を時間的に平均化することができる。
【0058】
本実施形態の回路構成によれば、1つの表示出力端子に2つの異なる電圧で動作する増幅器の出力部を設け、制御信号に応じて制御する。また、増幅器の差動部と、出力部との間に切換部を設け、出力部にスイッチ機能を兼ね備えることにより出力オン抵抗を低減することで駆動回路1での発熱を低減する。
【0059】
従来の駆動回路では、所定の期間内にデータ線を駆動するために出力インピーダンスを低くするためにスイッチを構成するトランジスタのサイズを大きくしている。本発明では、切換部など多数のスイッチがあり素子数が増加しているが、例えば、スイッチ41、42は、ノード63を駆動するだけの駆動能力があればよいので従来のスイッチ123などに比べトランジスタのサイズを非常に小さくすることができる。また、データ線の駆動電圧幅は10Vあるが、ノード63の電圧幅は、10Vより低い電圧幅であるためトランジスタのサイズを小さくすることができる。さらに、これらのスイッチは中電圧素子で形成される。よって、本発明では駆動回路を構成する素子数は増加するが、回路面積では従来の駆動回路より小さく、かつ、出力インピーダンスの小さな駆動回路を実現でき、駆動回路での発熱を低減することができる。
【0060】
(第2の実施形態)
大型の液晶テレビでは、画面サイズが40型以上でデータ線の容量負荷が200pF以上ある。そのため、高速にデータ線を駆動するのに出力インピーダンスを低くする。しかし、第1の実施形態の駆動回路(出力部がプッシュプル型でない回路構成)によれば、電圧差が小さいときには、正極の表示信号を出力する出力部6、8ではオーバーシュート、負極の表示信号を出力する出力部7、9ではアンダーシュートする。しかし、定電流源の電流値Jが小さいと、オーバーシュート、アンダーシュートした波形を所定の時間に目標電圧までに引き戻すことができない。
【0061】
この問題を解決するために、第2の実施形態では、電圧差が大きいときには、出力部5、〜9の駆動能力が増大され、電圧差が小さいときには駆動能力が減少される。以降の説明においては、表示データが8ビットのデジタル信号「D7、D6、D5、D4、D3、D2、D1、D0」で、D7が最上位ビット(Most Significant Bit)、D0が最下位ビット(Least Significant Bit)とする。また、大型の液晶テレビでは、高視野角技術が要求され、それに使用される液晶がノーマリブラックであることが多いことから、本実施の形態では、液晶はノーマリブラック液晶で説明する。ノーマリブラック液晶では、電圧無印加時に透過率が最低(黒)となり、電圧印加時に透過率が最大(白)となる。また、表示データが「00000000」は黒表示、表示データが「11111111」は白表示だとする。
【0062】
白表示の領域か黒表示の領域かは、表示データの上位ビットで判別する。図15には、最上位ビット(D7)だけで判別する出力部の回路構成を示す。例として出力部6について説明する。出力部6は、トランジスタ61aとトランジスタ61bが並列に接続される。トランジスタ61aとトランジスタ61bが同じサイズであれば、白表示時の駆動能力は黒表示時の2倍となる。
【0063】
また、黒表示時には、オーバーシュートしやすいことから、黒表示時の定電流値をJとして、白表示時には、定電流値をJの1/m倍としてもよい。定電流源として動作するトランジスタ62a、トランジスタ62bも並列に接続する。ここで、トランジスタ62aとトランジスタ62bが同じサイズであれば、定電流値は半分となる。
【0064】
図16には、上位2ビット「D7、D6」で判別する出力部の回路構成を示す。駆動能力は、図15と同じで、最上位ビット(D7)で切り換える。しかし、定電流源の電流値は上位2ビット目(D6)で切り換える。上位2ビットが「00」だと、黒表示で、駆動能力はKで、定電流値はJである。上位2ビットが「01」だと、黒に近い中間調で、そのときは、駆動能力はKで、定電流値はJの1/mである。上位2ビットが「10」だと、白に近い中間調で、駆動能力はKのn倍で、定電流値はJである。上位2ビットは「11」だと白表示で、駆動能力はKのn倍で、定電流値はJの1/mである。
【0065】
これ以外にも、図示しないが、トランジスタ61a、トランジスタ61b、トランジスタ61c、トランジスタ61dをそれぞれ並列に接続し、それぞれのサイズが同じであるときは、上位2ビットが「01」で駆動能力が2倍になり、上位2ビットが「10」で3倍、上位2ビットが「11」で4倍となるようにしてもよい。また、トランジスタのサイズを変えて重み付けをしてもよい。また、駆動電圧幅が大きいときには、わざとオーバーシュートさせ、駆動電圧幅が小さいときには、オーバーシュートさせないようにすることも可能である。
【0066】
以上、出力部6について、表示データの上位ビットで駆動能力を可変することを説明したが、出力部7、8、9も同様に表示データの上位ビットで駆動能力を可変する。
【図面の簡単な説明】
【0067】
【図1】従来のドット反転駆動するための駆動回路を示す回路図である。
【図2】第1の実施形態における駆動回路の好適な構成を示すブロック図である。
【図3】第1の実施形態における駆動回路の回路図である。
【図4】第1の実施形態における駆動回路のタイミングチャートである。
【図5】第1の実施形態における駆動回路の期間cの等価回路図である。
【図6】第1の実施形態における駆動回路の期間fの等価回路図である。
【図7】第1の実施形態におけるバイアス電圧生成部の回路図である。
【図8】第1の実施形態におけるバイアス電圧生成部のタイミングチャートである。
【図9】第1の実施形態におけるバイアス電圧生成部の回路図である。
【図10】第1の実施形態におけるバイアス電圧生成部のタイミングチャートである。
【図11】第1の実施形態における駆動回路のタイミングチャートである。
【図12】第1の実施形態における駆動回路の別の差動部の回路図である。
【図13】第1の実施形態における駆動回路の別の差動部の回路図である。
【図14】第1の実施形態における差動部のタイミングチャートである。
【図15】第2の実施形態における出力部の回路図である。
【図16】第2の実施形態における出力部の回路図である。
【符号の説明】
【0068】
1…駆動回路
2、3…差動部
4、5…切換部
6、7、8、9…出力部
10、11…表示出力端子
12…制御回路
13…バイアス電圧生成部
14、15、26〜28、36〜38、63、64、73、74、83、84、93、94…ノード
16〜19…電源
21〜24、31〜34…差動部のトランジスタ
25、35…差動部の定電流源
29…差動部の中間段
2a、2b、2c、2d、2e、2f、2g、2h…差動部のスイッチ
41〜46、51〜56…切換部のスイッチ
61、62、71、72、81、82、91、92…出力部のトランジスタ
65〜68、95〜98…バイアス電圧生成部のスイッチ
69、99…増幅器
6a、9a…バイアス電圧生成部のトランジスタ
6b、9b…バイアス電圧生成部の定電流源
【特許請求の範囲】
【請求項1】
表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路であって、
第1表示出力端子に直接接続され、基準電圧に対して正極の表示信号を出力する第1出力部と、
前記第1表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第2出力部
とを具備し、
前記第1及び第2出力部は、前記第1及び第2出力部の一方が活性状態のときに他方が非活性状態になるように制御される
表示装置駆動回路。
【請求項2】
請求項1に記載の表示装置駆動回路であって、
さらに、
第2表示出力端子に直接接続され、前記基準電圧に対して正極の表示信号を出力する第3出力部と、
前記第2表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第4出力部
とを具備し、
前記第3及び第4出力部は、前記第3及び第4出力部の一方が活性状態のときに他方が非活性状態になるように制御され、
前記第1乃至第4出力部は、
(a)第1期間では、前記第1出力部が前記第1表示出力端子に正極の表示信号を出力し、前記第4出力部が前記第2表示出力端子に負極の表示信号を出力し、
(b)第2期間では、前記第2出力部が前記第1表示出力端子に負極の表示信号を出力し、前記第3出力部が前記第2表示出力端子に正極の表示信号を出力する
ように制御される
表示装置駆動回路。
【請求項3】
請求項2に記載の表示装置駆動回路であって、
さらに、
第1表示データに対応する第1階調電圧が入力される第1差動部と、
第2表示データに対応する第2階調電圧が入力される第2差動部と、
前記第1差動部の出力を、前記第1及び第3出力部の一方の入力に選択的に接続する第1切換部と、
前記第2差動部の出力を、前記第2及び第4出力部の一方の入力に選択的に接続する第2切換部
とを具備する
表示装置駆動回路。
【請求項4】
請求項3に記載の表示装置駆動回路であって、
前記第1及び第2差動部のそれぞれは、正転入力と反転入力とを有し、
前記第1差動部は、前記第1階調電圧を、前記正転入力と前記反転入力とのうちの一方の第1入力で受け取り、
前記第2差動部は、前記第2階調電圧を、前記正転入力と前記反転入力とのうちの一方の第1入力で受け取り、
前記第1切換部は、前記第1及び第2表示出力端子のうちの一方の出力端子を、前記第1差動部の前記正転入力と前記反転入力のうちの第2入力に接続するように構成され、
前記第2切換部は、前記第1及び第2表示出力端子の他方の出力端子を、前記第2差動部の前記正転入力と前記反転入力のうちの第2入力に接続するように構成されている
表示装置駆動回路。
【請求項5】
請求項3に記載の表示装置の駆動回路であって、
前記第1差動部、前記第1及び第3出力部は、前記基準電圧と前記基準電圧より高い第1電圧とで規定される第1電圧範囲で動作し、
前記第2差動部、前記第2及び第4出力部は、前記基準電圧と前記基準電圧より低い第2電圧とで規定される第2電圧範囲で動作する
表示装置駆動回路。
【請求項6】
請求項4に記載の表示装置駆動回路であって、
さらに、
前記第1階調電圧が入力される第1ノード及び前記一方の出力端子と、前記第1差動部の前記正転入力及び反転入力との間の接続関係を切り替える第1セレクタ部と、
前記第2階調電圧が入力される第2ノード及び前記他方の出力端子と、前記第2差動部の前記正転入力及び反転入力との間の接続関係を切り替える第2セレクタ部
とを具備する
表示装置駆動回路。
【請求項7】
請求項6に記載の表示装置駆動回路であって、
前記第1及び第2セレクタ部に設定される前記接続関係は、ライン又はフレームごとに切り替えられる
表示装置駆動回路。
【請求項8】
請求項3に記載の表示装置駆動回路であって、
前記第1差動部及び前記第2差動部を構成するMOSトランジスタのゲート酸化膜の厚さは、前記第1から第4出力部のMOSトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする表示装置駆動回路。
【請求項9】
請求項2に記載の表示装置駆動回路であって、
前記表示出力端子を前記第1から第4出力部で前記基準電圧にプリチャージすることを特徴とする表示装置駆動回路。
【請求項10】
表示装置のデータ線に表示信号を出力し、第1及び第2電圧とで規定される電圧範囲で動作する出力部を含む駆動回路であって、
前記出力部を構成するトランジスタのゲート電極に、前記第1電圧、前記第2電圧、又は前記第1電圧と第2電圧との間の電圧である第3電圧の3つの電圧のなかからいずれか1つの電圧を選択的に供給するバイアス電圧生成部を有することを特徴とする表示装置駆動回路。
【請求項11】
表示装置のデータ線にデジタルの表示データに応じた表示信号を出力する駆動回路であって、
前記表示データの上位ビットに応じて前記駆動回路の駆動能力を可変することを特徴とする表示装置駆動回路。
【請求項12】
同一の基板上に形成され、複数のMOSトランジスタで構成された差動部と出力部を有する増幅器であって、
前記差動部を構成するMOSトランジスタのゲート酸化膜厚が、前記出力部を構成するMOSトランジスタのゲート酸化膜厚よりも薄いことを特徴とする増幅器。
【請求項1】
表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路であって、
第1表示出力端子に直接接続され、基準電圧に対して正極の表示信号を出力する第1出力部と、
前記第1表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第2出力部
とを具備し、
前記第1及び第2出力部は、前記第1及び第2出力部の一方が活性状態のときに他方が非活性状態になるように制御される
表示装置駆動回路。
【請求項2】
請求項1に記載の表示装置駆動回路であって、
さらに、
第2表示出力端子に直接接続され、前記基準電圧に対して正極の表示信号を出力する第3出力部と、
前記第2表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第4出力部
とを具備し、
前記第3及び第4出力部は、前記第3及び第4出力部の一方が活性状態のときに他方が非活性状態になるように制御され、
前記第1乃至第4出力部は、
(a)第1期間では、前記第1出力部が前記第1表示出力端子に正極の表示信号を出力し、前記第4出力部が前記第2表示出力端子に負極の表示信号を出力し、
(b)第2期間では、前記第2出力部が前記第1表示出力端子に負極の表示信号を出力し、前記第3出力部が前記第2表示出力端子に正極の表示信号を出力する
ように制御される
表示装置駆動回路。
【請求項3】
請求項2に記載の表示装置駆動回路であって、
さらに、
第1表示データに対応する第1階調電圧が入力される第1差動部と、
第2表示データに対応する第2階調電圧が入力される第2差動部と、
前記第1差動部の出力を、前記第1及び第3出力部の一方の入力に選択的に接続する第1切換部と、
前記第2差動部の出力を、前記第2及び第4出力部の一方の入力に選択的に接続する第2切換部
とを具備する
表示装置駆動回路。
【請求項4】
請求項3に記載の表示装置駆動回路であって、
前記第1及び第2差動部のそれぞれは、正転入力と反転入力とを有し、
前記第1差動部は、前記第1階調電圧を、前記正転入力と前記反転入力とのうちの一方の第1入力で受け取り、
前記第2差動部は、前記第2階調電圧を、前記正転入力と前記反転入力とのうちの一方の第1入力で受け取り、
前記第1切換部は、前記第1及び第2表示出力端子のうちの一方の出力端子を、前記第1差動部の前記正転入力と前記反転入力のうちの第2入力に接続するように構成され、
前記第2切換部は、前記第1及び第2表示出力端子の他方の出力端子を、前記第2差動部の前記正転入力と前記反転入力のうちの第2入力に接続するように構成されている
表示装置駆動回路。
【請求項5】
請求項3に記載の表示装置の駆動回路であって、
前記第1差動部、前記第1及び第3出力部は、前記基準電圧と前記基準電圧より高い第1電圧とで規定される第1電圧範囲で動作し、
前記第2差動部、前記第2及び第4出力部は、前記基準電圧と前記基準電圧より低い第2電圧とで規定される第2電圧範囲で動作する
表示装置駆動回路。
【請求項6】
請求項4に記載の表示装置駆動回路であって、
さらに、
前記第1階調電圧が入力される第1ノード及び前記一方の出力端子と、前記第1差動部の前記正転入力及び反転入力との間の接続関係を切り替える第1セレクタ部と、
前記第2階調電圧が入力される第2ノード及び前記他方の出力端子と、前記第2差動部の前記正転入力及び反転入力との間の接続関係を切り替える第2セレクタ部
とを具備する
表示装置駆動回路。
【請求項7】
請求項6に記載の表示装置駆動回路であって、
前記第1及び第2セレクタ部に設定される前記接続関係は、ライン又はフレームごとに切り替えられる
表示装置駆動回路。
【請求項8】
請求項3に記載の表示装置駆動回路であって、
前記第1差動部及び前記第2差動部を構成するMOSトランジスタのゲート酸化膜の厚さは、前記第1から第4出力部のMOSトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする表示装置駆動回路。
【請求項9】
請求項2に記載の表示装置駆動回路であって、
前記表示出力端子を前記第1から第4出力部で前記基準電圧にプリチャージすることを特徴とする表示装置駆動回路。
【請求項10】
表示装置のデータ線に表示信号を出力し、第1及び第2電圧とで規定される電圧範囲で動作する出力部を含む駆動回路であって、
前記出力部を構成するトランジスタのゲート電極に、前記第1電圧、前記第2電圧、又は前記第1電圧と第2電圧との間の電圧である第3電圧の3つの電圧のなかからいずれか1つの電圧を選択的に供給するバイアス電圧生成部を有することを特徴とする表示装置駆動回路。
【請求項11】
表示装置のデータ線にデジタルの表示データに応じた表示信号を出力する駆動回路であって、
前記表示データの上位ビットに応じて前記駆動回路の駆動能力を可変することを特徴とする表示装置駆動回路。
【請求項12】
同一の基板上に形成され、複数のMOSトランジスタで構成された差動部と出力部を有する増幅器であって、
前記差動部を構成するMOSトランジスタのゲート酸化膜厚が、前記出力部を構成するMOSトランジスタのゲート酸化膜厚よりも薄いことを特徴とする増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2007−156235(P2007−156235A)
【公開日】平成19年6月21日(2007.6.21)
【国際特許分類】
【出願番号】特願2005−353286(P2005−353286)
【出願日】平成17年12月7日(2005.12.7)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成19年6月21日(2007.6.21)
【国際特許分類】
【出願日】平成17年12月7日(2005.12.7)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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