DA変換器
【課題】従来のDA変換器に比べさらなる回路構成の簡素化及び低コスト化を図る。
【解決手段】デジタルオーディオ信号を入力し、第1のオーディオデータA(T)と、これを1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とを生成し、第1のオーディオデータA(T)をLch用のデータL(T)とRch用のデータR(T)とに分離し、DA変換して第1のアナログ信号L(t)と第2のアナログ信号R(t)を生成する。また、第2のオーディオデータA(-T)をLch用のデータL(-T)とRch用のデータR(-T)とに分離し、DA変換して第3のアナログ信号L(-t)と第4のアナログ信号R(-t)を生成する。第1のアナログ信号L(t)と第3のアナログ信号L(-t)とを用いてサンプリング点間の信号レベルを結んだアナログ信号と、第2のアナログ信号R(t)と第4のアナログ信号R(-t)によるアナログ信号を生成する。
【解決手段】デジタルオーディオ信号を入力し、第1のオーディオデータA(T)と、これを1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とを生成し、第1のオーディオデータA(T)をLch用のデータL(T)とRch用のデータR(T)とに分離し、DA変換して第1のアナログ信号L(t)と第2のアナログ信号R(t)を生成する。また、第2のオーディオデータA(-T)をLch用のデータL(-T)とRch用のデータR(-T)とに分離し、DA変換して第3のアナログ信号L(-t)と第4のアナログ信号R(-t)を生成する。第1のアナログ信号L(t)と第3のアナログ信号L(-t)とを用いてサンプリング点間の信号レベルを結んだアナログ信号と、第2のアナログ信号R(t)と第4のアナログ信号R(-t)によるアナログ信号を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
本願発明は、デジタル信号をアナログ信号に変換するDA変換器(デジタル/アナログ変換器)に関する。
【背景技術】
【0002】
デジタルオーディオ機器においては、デジタル化された音響信号をアナログ信号に変換するDA変換器として、例えばラダー抵抗型DA変換器や積分型DA変換器等が知られ、使用されている。これら周知のDA変換器は、離散的にサンプリングされてデジタル化されたデジタル信号の各サンプリング値(デジタル値)を単純にアナログ値に変換するものである。そのため、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含むものとなる。このため、一般に、DA変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去することにより、滑らかなアナログ信号を得るようにしている。
【0003】
しかし、このDA変換方式では、アナログローパスフィルタの位相特性により遅延が生じるとともに、オーバーシュート等の波形歪が発生し、これによって再生音の音質を低下させるという問題点があった。
【0004】
この問題点に対して、従来、特許第3134403号公報に示されるように、1チャンネルのオーディオデータについて、リアルタイムでDA変換した階段波状の第1のアナログ信号とこの第1のアナログ信号に対して1サンプリング時間だけ遅延させた階段波状の第2のアナログ信号とを生成し、各サンプリング期間において第1,第2のアナログ信号のレベル差を積分しながら第2のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号として出力する信号処理回路を含むDA変換器が提案されている。
【0005】
上記特許公報に記載のDA変換器では、信号処理回路の前段にDA変換回路が設けられ、このDA変換回路にはデジタルフィルタ集積回路で上記第1のアナログ信号及び第2のアナログ信号を比較的容易に得ることができることからマルチビットDACが用いられている。しかしながら、このマルチビットDACは一般に単価が高いといった問題点があり、DA変換を行うオーディオデータのチャンネル数が多くなると、そのチャンネル数の2倍のマルチビットDACが必要となり、回路が大型化するとともにコストが増大するといった問題点があった。
【0006】
そこで、本願出願人は、特許第3770219号公報において、マルチビットDACに代えて比較的単価の低いワンビットDACを採用し、回路の小型化及び低コスト化を実現したDA変換器を提案した。
【0007】
図11は、特許第3770219号公報におけるワンビットDACを用いたDA変換器の構成図である。同図によると、このDA変換器50は、シリアルデータフォーマット変換回路51(以下、「SDF変換回路51」という。)、ワンビットDA変換回路52及びアナログ信号処理回路53(以下、「ASP回路53」という。)を備えている。
【0008】
SDF変換回路51は、CD(Compact Disc)等のデジタル音源からデジタル化されたシリアルデータフォーマットで入力されるデジタルオーディオ信号を、LチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離し、各チャンネルのオーディオデータをワンビットDA変換回路52でDA変換可能なフォーマットのデータに変換するものである。
【0009】
シリアルデータフォーマットで入力されるデジタルオーディオ信号には、例えばI2Sモードのデジタルオーディオ信号が挙げられる。I2Sモードのデジタルオーディオ信号は、図12に示すように、LチャンネルのオーディオデータとRチャンネルのオーディオデータとを混合したオーディオデータDATA(以下、DATA信号という。)と、このDATA信号のワードデータを識別するためのワードクロックLRCK(以下、LRCK信号という。)と、オーディオデータDATAのビットデータを識別するためのビットクロックBCLK(以下、BCLK信号という。)とで構成されている。
【0010】
より具体的には、DATA信号は、同一のサンプリング位置iのLチャンネルのデータとRチャンネルのデータDRiとをペアにし、各ペアをサンプリング順に配列したシリアルのデータ(DL1/DR1,DL2/DR2,…DLm/DRm)である。なお、データDLi,DRiは、それぞれnビットデータで構成され、このnビットデータが1ワードデータに相当する。
【0011】
LRCK信号は、DATA信号の1ワードデータDLi/DRiを1周期とするクロックであり、図12では、LRCK信号のLレベルの期間がDATA信号のLチャンネルのワードデータDLiに同期し、LRCK信号のHレベルの期間がDATA信号のRチャンネルのワードデータDRiに同期している。BCLK信号は、DATA信号のビットデータに同期したクロックである。
【0012】
図13は、SDF変換回路51の具体的な回路構成を示すブロック図である。SDF変換回路51は、2個のAND回路61,62、2個の反転回路63,64、3個の遅延回路65,66,67、2個のスイッチ回路68,69、3個のラッチ回路70,71,72で構成されている。
【0013】
SDF変換回路51は、上記構成により、I2Sモードのデジタルオーディオ信号のLRCK信号によりDATA信号のLチャンネルのワードデータDLi(i=1,2,…m)とRチャンネルのワードデータDRi(i=1,2,…m)とを分離し、両チャンネルについて、ワードデータ毎にLRCK信号の1周期T(デジタル信号のサンプリング周期Tに相当)の1/2の時間だけ遅延したワードデータDLi’,DRi’を生成し、このワードデータDLi’をワードデータDLiとワードデータDLi+1との間に挿入して順次出力し、ワードデータDRi’をワードデータDRiとワードデータDRi+1との間に挿入して順次出力する。
【0014】
すなわち、SDF変換回路51は、LチャンネルのワードデータDL1,DL2,…DLmを抽出する毎に、各ワードデータDLiについてT/2だけ遅延したワードデータDLi’を生成し、このワードデータDLi’をワードデータDLiの後に続けて出力する。ワードデータDLi’の内容はワードデータDLiと同一であるから、ワードデータ列DL1’,DL2’,…DLm’からなるデータは、元のワードデータ列DL1,DL2,…DLmからなるデータに対して位相がT/2だけ遅延したデータとなっている。したがって、SDF変換回路51のLチャンネル出力端子OUT1からはワードデータ列DL1,DL1,DL2,DL2,…DLi,DLi,DLi+1,DLi+1,…からなるDATA’信号が出力される。同様に、SDF変換回路51のRチャンネル出力端子OUT2からはワードデータ列DR1,DR1,DR2,DR2,…DRi,DRi,DRi+1,DRi+1,…からなるDATA’信号が出力される。
【0015】
図11に戻り、ワンビットDA変換回路52は、Lチャンネル及びRチャンネルのDATA’信号(デジタル信号)をアナログ信号に変換するものであり、Lチャンネルのデジタル信号を変換するワンビットDAC52LとRチャンネルのデジタル信号を変換するワンビットDAC変換回路52Rとを備えている。
【0016】
より具体的には、ワンビットDA変換回路52は、SDF変換回路51から入力されるデジタル信号をビット毎にシリアルにアナログ信号に変換して出力する。ワンビットDAC52Lには、SDF変換回路51からLチャンネルのワードデータ列DL1,DL1,DL2,DL2,…,DLi,DLi,…からなるDATA’信号とLRCK信号とBCLK信号とが入力され、ワンビットDAC52Rには、SDF変換回路51からRチャンネルのワードデータ列DR1,DR1,DR2,DR2,…,DRi,DRi,…からなるDATA’信号とLRCK信号とBCLK信号とが入力される。
【0017】
ワンビットDAC52Lは、DATA’信号から元のワードデータDLi列からなるオーディオデータL(T)とこのオーディオデータL(T)よりT/2だけ遅延したワードデータDLi’列からなるオーディオデータL(-T)とを分離し、各オーディオデータL(T),L(-T)をビット毎にシリアルにアナログ信号L(t),L(-t)に変換して、ASP回路53に出力する。ワンビットDAC52Rも、ワンビットDAC52Lと同様の構成を成し、オーディオデータR(T),R(-T)をビット毎にシリアルにアナログ信号R(t),R(-t)に変換してASP回路53に出力する。
【0018】
ASP回路53は、ワンビットDA変換回路52の出力信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号(アナログオーディオ信号)として出力するものであり、ASP回路53Lは、ワンビットDAC52LからのLチャンネルのアナログ信号L(t),L(-t)を処理し、ASP回路53Rは、Rチャンネルのアナログ信号R(t),R(-t)を処理する。
【0019】
ここで、上記の構成において、SDF変換回路51及びワンビットDA変換回路52は、メーカの設計便宜のため、内部の論理回路が変更可能な例えばPLD(Programmable Logic Device)によって構成されている。PLDは、論理回路を設計段階で変更することが可能なため設計コストを低減できるといった利点があるが、一般的な低コストの汎用ロジックIC等に比べ、回路規模が大きくなったり部品コストが増大したりする等の問題点を有していた。
【0020】
【特許文献1】特許第3134403号公報
【特許文献2】特許第3770219号公報
【発明の開示】
【発明が解決しようとする課題】
【0021】
本願発明は、上記した事情のもとで考え出されたものであって、従来のDA変換器に比べさらなる回路構成の簡素化及び低コスト化を図ることができるDA変換器を提供することを、その課題とする。
【課題を解決するための手段】
【0022】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0023】
本願発明によって提供されるDA変換器は、LチャンネルのオーディオデータとRチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第1のオーディオデータを1サンプリング時間だけ遅延した第2のオーディオデータを生成するオーディオデータ生成手段と、前記オーディオデータ生成手段からの前記第1のオーディオデータをLチャンネルの第1オーディオデータとRチャンネルの第1オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第1のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第2のアナログ信号を生成する第1のワンビットDA変換手段と、前記オーディオデータ生成手段からの前記第2のオーディオデータをLチャンネルの第2オーディオデータとRチャンネルの第2オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第3のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第4のアナログ信号を生成する第2のワンビットDA変換手段と、前記第1のワンビットDA変換手段によって生成された第1のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第3のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Lチャンネルのアナログオーディオ信号として出力する第1のアナログ信号処理手段と、前記第1のワンビットDA変換手段によって生成された第2のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第4のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Rチャンネルのアナログオーディオ信号として出力する第2のアナログ信号処理手段と、を備えたことを特徴としている(請求項1)。
【0024】
本願発明のDA変換器において、前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの1周期の時間だけ遅延させて前記第2のオーディオデータを生成する遅延回路を含むとよい(請求項2)。
【0025】
本願発明のDA変換器において、前記遅延回路は、シフトレジスタからなるとよい(請求項3)。
【0026】
本願発明のDA変換器において、前記第1のワンビットDA変換手段及び前記第2のワンビットDA変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、前記第1のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第2のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装されるとよい(請求項4)。
【発明の効果】
【0027】
上記構成によれば、入力されるデジタルオーディオ信号の配列データは、オーディオデータ生成手段によって第1のオーディオデータとこの第1のオーディオデータより1サンプリング時間だけ遅延した第2のオーディオデータとが生成される。第1のオーディオデータは、第1のワンビットDA変換手段によりLチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにDA変換され、第1のアナログ信号と第2のアナログ信号とが生成される。また、第2のオーディオデータは、第2のワンビットDA変換手段によりLチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにDA変換され、第3のアナログ信号と第4のアナログ信号とが生成される。
【0028】
そして、第1のアナログ信号処理手段により第1のアナログ信号と第3のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだLチャンネルのアナログオーディオ信号が生成されて出力される。また、第2のアナログ信号処理手段により第2のアナログ信号と第4のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだRチャンネルのアナログオーディオ信号が生成されて出力される。
【0029】
上記のように、第1のワンビットDA変換手段及び第2のワンビットDA変換手段は、LチャンネルのオーディオデータとRチャンネルのオーディオデータとにそれぞれ分離し、それらはそれぞれビット毎にシリアルにDA変換してアナログ信号を生成するので、前段のオーディオデータ生成手段は、第1のオーディオデータとこの第1のオーディオデータより1サンプリング時間だけ遅延する例えば遅延回路を含む構成とすることができる。したがって、オーディオデータ生成手段を、例えば汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路(オーディオデータ生成手段に相当)に比べ、回路構成を簡素化することができ、コストの低減化が可能となる。
【0030】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【0031】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【0032】
図1は、本願発明に係るDA変換器のブロック構成図である。
【0033】
このDA変換器1は、オーディオデータ生成回路2、ワンビットDA変換回路3及びアナログ信号処理回路4(以下、「ASP回路4」という。)を備えている。
【0034】
オーディオデータ生成回路2は、シリアルデータフォーマットで入力されるデジタルオーディオ信号(図12参照)のDATA信号から第1のオーディオデータA(T)と、第1のオーディオデータA(T)を1サンプリング時間Tだけ遅延した第2のオーディオデータA(-T)とを生成し、これら第1及び第2のオーディオデータA(T),A(-T)をワンビットDA変換回路33に出力するものである。オーディオデータ生成回路2には、CD(Compact Disc)等のデジタル音源からデジタル化されたデジタルオーディオ信号がリアルデータフォーマットの例えばI2Sモードで伝送され、入力される。
【0035】
ワンビットDA変換回路3は、オーディオデータ生成回路2からのオーディオデータをLチャンネルの信号とRチャンネルの信号とに分離するとともにそれらをアナログ信号に変換するものである。ワンビットDA変換回路3は、第1のオーディオデータA(T)のデジタル信号をアナログ信号に変換するワンビットDAC31Aと、第2のオーディオデータA(-T)のデジタル信号をアナログ信号に変換するワンビットDAC31Bとを備えている。
【0036】
ワンビットDAC31Aからは、第1のオーディオデータA(T)がDA変換されて、Lチャンネル用のアナログ信号L(t)とRチャンネル用のアナログ信号R(t)とが出力される。また、ワンビットDAC31Bからは、第2のオーディオデータA(-T)がDA変換されて、Lチャンネル用のアナログ信号L(t)を1サンプリング時間だけ遅延したLチャンネル用のアナログ信号L(-t)と、Rチャンネル用のアナログ信号R(t) を1サンプリング時間だけ遅延したRチャンネル用のアナログ信号R(-t)とが出力される。
【0037】
ASP回路4は、ワンビットDA変換回路3からのLチャンネル用のアナログ信号L(t),L(-t)とRチャンネル用のアナログ信号R(t),R(-t)とをそれぞれ処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号(アナログオーディオ信号)として出力するものである。
【0038】
ASP回路4は、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)とワンビットDAC31BからのLチャンネルのアナログ信号L(-t)とを処理してLチャンネルのアナログオーディオ信号を出力するASP回路41Lと、ワンビットDAC31AからのRチャンネルのアナログ信号R(t)とワンビットDAC31BからのRチャンネルのアナログ信号R (-t)とを処理してRチャンネルのアナログオーディオ信号を出力するASP回路41Rとを備えている。
【0039】
このように、DA変換器1は、シリアルデータフォーマットで入力されるデジタルオーディオ信号のDATA信号から、Lチャンネルのアナログオーディオ信号とRチャンネルのアナログオーディオ信号とを生成し出力するものである。本願発明では、オーディオデータ生成回路2の構成が、従来のSDF変換回路51(オーディオデータ生成回路2に相当)の構成に比べより簡略化されている。以下、詳述する。
【0040】
図2は、オーディオデータ生成回路2の具体的な回路構成を示すブロック図である。オーディオデータ生成回路2は、遅延回路21と、3個の第1ないし第3ラッチ回路22,23,24と、反転回路25とで構成されている。
【0041】
オーディオデータ生成回路2は、DATA信号から第1のオーディオデータA(T)としての第1のワードデータDLi/DRiと、第1のワードデータDLi/DRiをLRCK信号の1周期T(デジタル信号のサンプリング周期Tに相当)の時間だけ遅延させた第2のオーディオデータA(-T)としての第2のワードデータ列DLi’ /DRi’とを生成し、それらをワンビットDA変換回路3に出力する。
【0042】
図2によると、オーディオデータ生成回路2のI2SモードのDATA入力端子IN1は、遅延回路21に接続されるとともに第1ラッチ回路22に接続されている。遅延回路21の出力端は、第2ラッチ回路23に接続されている。I2SモードのLRCK入力端子IN2は、第3ラッチ回路24に接続されている。
【0043】
第1ラッチ回路22の出力端は、第1出力端子OUT1に接続され、第2ラッチ回路23の出力端は、第2出力端子OUT2に接続されている。また、第3ラッチ回路24の出力端は、LRCK出力端子OUT3に接続されている。I2SモードのBCLK入力端子IN3は、反転回路25を介してBCLK出力端子OUT4に接続されているとともに、データの出力タイミングを調整するために遅延回路21、第1ないし第3ラッチ回路22,23,24にそれぞれ接続されている。
【0044】
図3は、オーディオデータ生成回路2でのLRCK信号に基づく信号処理によって出力されるデータを示す図である。図3において、「No」は、LRCK信号の1サイクル毎に付した連続番号を示す。「LRCK」はLRCK信号であり、「Low」はLレベル状態を示し、「High」はHレベル状態を示す。「DATA」はDATA信号を示す。また、「A(T)」は第1出力端子OUT1から出力される第1のオーディオデータ信号A(T)を示し、「A(-T)」は第2出力端子OUT2から出力される第2のオーディオデータ信号A(-T)を示す。
【0045】
図2及び図3を参照してオーディオデータ生成回路2の動作を説明すると、DATA入力端子IN1からI2Sモードで入力されるDATA信号は、第1ラッチ回路22に入力されるとともに、遅延回路21に入力される。遅延回路21は、BCLK信号を用いてDATA信号としての第1のワードデータDLi/DRiを構成する各ビットデータをシフトさせることによって1Tだけ遅延した第2のワードデータDLi’ /DRi’を生成する。遅延回路21は、具体的にはシフトレジスタで構成されており、例えば第1のワードデータDLi/DRiが64ビットデータの場合、遅延回路21は64ビットシフトレジスタで構成される。
【0046】
第1ないし第3ラッチ回路22,23,24は、第1のワードデータDLi/DRiと、遅延回路21を介して出力される第2のワードデータDLi’ /DRi’と、LRCK信号とを同期させてそれぞれ第1出力端子OUT1、第2出力端子OUT2及びLRCK端子OUT3から出力させる。第1ないし第3ラッチ回路22,23,24にはそれぞれBCLK信号が入力され、第1ないし第3ラッチ回路22,23,24はBCLK信号を用いてデータを構成する各ビットのラッチ処理を行う。この場合、図3に示すように、第2のワードデータDLi’ /DRi’は、第1のワードデータDLi/DRiに対して1サンプリング時間だけ遅延されたタイミングで出力される。
【0047】
反転回路25は、BCLK信号を反転させてBCLK出力端子OUT4から出力させることにより、第1出力端子OUT1、第2出力端子OUT2及びLRCK出力端子OUT3からそれぞれ出力される第1のワードデータDLi/DRi、第2のワードデータDLi’ /DRi’及びLRCK信号に対するBCLK信号のタイミングを調整する。
【0048】
このように、オーディオデータ生成回路2では、LチャンネルのオーディオデータとRチャンネルのオーディオデータとが混合されたDATA信号(デジタルコンポジット信号)と、LRCK信号と、BCLK信号とからなるI2Sモードのデジタルオーディオ信号が、第1のワードデータ列DL1/DR1,DL2/DR2,…,DLi/DRi,…からなる第1のオーディオデータ信号A(T)と、第2のワードデータ列DL1’ /DR1’,DL2’ /DR2’,…,DLi’ /DRi’,…からなる第2オーディオデータ信号A(-T)と、LRCK信号と、BCLK信号とからなるデジタルオーディオ信号に変換されて出力される。
【0049】
図1に戻り、ワンビットDA変換回路3のワンビットDAC31Aには、オーディオデータ生成回路2から第1のワードデータ列DL1/DR1,DL2/DR2,…,DLi/DRi,…からなる第1のオーディオデータ信号A(T)とLRCK信号とBCLK信号とがそれぞれ入力される。ワンビットDAC31Bには、オーディオデータ生成回路2から第1のオーディオデータ信号A(T)より1サンプリング時間だけ遅延された第2のワードデータ列DL1’ /DR1’,DL2’ /DR2’,…,DLi’ /DRi’,…からなる第2のオーディオデータ信号A(-T)とLRCK信号とBCLK信号とがそれぞれ入力される。
【0050】
ワンビットDAC31Aは、図4に示すように、第1のオーディオデータ信号A(T)から、LチャンネルのワードデータDLiからなるオーディオデータL(T)と、RチャンネルのワードデータDRiからなるオーディオデータR(T)とを分離するデジタルフィルタ311と、各オーディオデータL(T),R(T)をビット毎にシリアルにアナログ信号に変換するDA変換回路312,313とから構成されている。
【0051】
ワンビットDAC31Bは、図5に示すように、第2のオーディオデータ信号A(-T)から、LチャンネルのワードデータDLiからなるオーディオデータL(T)より1サンプリング時間だけ遅延したワードデータDLi’からなるオーディオデータL(-T)と、RチャンネルのワードデータDRiからなるオーディオデータR(T)より1サンプリング時間だけ遅延したワードデータDRi’からなるオーディオデータR(-T)とを分離するデジタルフィルタ314と、各オーディオデータL(-T),R(-T)をビット毎にシリアルにアナログ信号に変換するDA変換回路315,316とから構成されている。
【0052】
したがって、ワンビットDAC31Aからは、LチャンネルのオーディオデータL(T)をDA変換回路312でDA変換したアナログ信号L(t)と、RチャンネルのオーディオデータR(T)をDA変換回路313でDA変換したアナログ信号R(t)とが出力される。また、ワンビットDAC31Bからは、LチャンネルのオーディオデータL(-T)をDA変換回路315でDA変換したアナログ信号L(-t)と、RチャンネルのオーディオデータR(-T)をDA変換回路316でDA変換したアナログ信号R(-t)とが出力される。
【0053】
ここで、図6は、オーディオデータ生成回路2及びワンビットDA変換回路3の詳細回路図である。同図によると、遅延回路21は、64ビットシフトレジスタであるロジックICによって構成され、第1ないし第3ラッチ回路22,23,24は、3つのラッチ回路を含むロジックICによって構成され、反転回路25も、ロジックICによって構成されている。さらに、それらの後段には、ワンビットDAC31A及びワンビットDAC31BとしてのロジックICが接続されている。なお、符号26で示すロジックICは、図2には示していないが、入力端子IN1に接続されてDATA信号を入力するバッファである。
【0054】
このように、遅延回路21、第1ないし第3ラッチ回路22,23,24及び反転回路25で構成されるオーディオデータ生成回路2は、図6に示すように、汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路に比べ、オーディオデータ生成回路2の回路規模を小さくすることができるとともに、低コスト化を図ることができる。
【0055】
また、図7は、オーディオデータ生成回路2及びワンビットDA変換回路3が実装される回路基板の側面図である。オーディオデータ生成回路2及びワンビットDA変換回路3は、図6に示したようにロジックIC等によって構成され、それらのロジックICは、図7に示すように1枚のプリント基板33に実装されている。
【0056】
この場合、ワンビットDA変換回路3を構成するワンビットDAC31AのロジックIC及びワンビットDAC31BのロジックICも、それぞれプリント基板33に実装されるのであるが、ワンビットDAC31Aを構成するロジックICは、プリント基板33の例えば部品実装面(表面)33A側に実装され、ワンビットDAC31Bを構成するロジックICは、プリント基板33の裏面33B側に実装される。
【0057】
そして、ワンビットDAC31AとワンビットDAC31Bとを結ぶ信号線(パターン線)は、プリント基板33の表裏面33A,33B及びその表裏面33A,33Bを貫通するスルーホール34に配される。また、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)とRチャンネルのアナログ信号R(t)とが流れる信号線は、プリント基板33の表面33A側に配され、ワンビットDAC31BからのLチャンネルのアナログ信号L(-t)とRチャンネルのアナログ信号R(-t)とが流れる信号線は、プリント基板33の裏面33B側に配される。
【0058】
このように、ワンビットDAC31Aを構成するロジックICと、ワンビットDAC31Bを構成するロジックICとがプリント基板33の表裏面に別々に実装され、それらから出力されるL,Rチャンネルのアナログ信号L(t),R(t)と、1サンプリング時間だけ遅延されたL,Rチャンネルのアナログ信号L(-t),R(-t)とが流れる信号線がプリント基板33の表裏面に別々に配されるため、L,Rチャンネルのアナログ信号L(t),R(t)とL,Rチャンネルのアナログ信号L(-t),R(-t)とが互いに及ぼす影響(例えばクロストーク等)を抑制することができ、音質の向上を図ることができる。
【0059】
図1に戻り、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)は、ASP回路41Lに入力される。一方、ワンビットDAC31AからのRチャンネルのアナログ信号R(t)は、ASP回路41Rに入力される。また、ワンビットDAC31BからのLチャンネルのアナログ信号L(-t)は、ASP回路41Lに入力される。一方、ワンビットDAC31BからのRチャンネルのアナログ信号R(-t)は、ASP回路41Rに入力される。
【0060】
すなわち、ASP回路41Lには、Lチャンネルのアナログ信号L(t),L(-t)が入力され、Lチャンネルの信号に関する処理が行われる。ASP回路41Rには、Rチャンネルのアナログ信号R(t),R(-t)が入力され、Rチャンネルの信号に関する処理が行われる。
【0061】
ASP回路41Lは、Lチャンネルの第1のアナログ信号L(t)と第2のアナログ信号L(-t)とからLチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号L(t)’を生成し、DA変換信号として出力するものである。また、ASP回路41Rは、Rチャンネルの第1のアナログ信号R(t)と第2のアナログ信号R(-t)とからRチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号R(t)’を生成し、DA変換信号として出力するものである。
【0062】
すなわち、ASP回路41Lは、入力される階段波状の波形を有する第1のアナログ信号L(t)とこのアナログ信号L(t)より1サンプリング時間だけ遅延した階段波状の波形を有する第2のアナログ信号L(-t)とのレベル差(差分電圧)を電流に変換し、この電流をコンデンサに充電し、その充電電圧を第2のアナログ信号L(-t)の信号レベルに加算することで、図8に示すように、各サンプリングレベルを滑らかに結んだアナログオーディオ信号L(t)’を生成し、DA変換信号として出力するものである。なお、ASP回路41Rも、ASP回路41Lと同様の構成を有している。
【0063】
具体的には、ASP回路41Lは、例えば図9に示す回路で構成されている。ASP回路41Lは、オペアンプOP1の−端子が抵抗r1を介して第1のアナログ信号L(t)の入力端子IN1に接続され、オペアンプOP1の+端子がコンデンサC1及び抵抗r3の直列回路を介して第2のアナログ信号L(-t)の入力端子IN2に接続されている。また、オペアンプOP1の出力端子は抵抗r2を介して−端子に接続されるとともに、抵抗r6を介してASP回路41Lの出力端子OUTに接続されている。オペアンプOP1の+端子とグランドとの間には抵抗r4が接続され、出力端子OUTとグランドとの間にはコンデンサC2が接続されている。さらに、抵抗r3及びコンデンサC1の接続点と出力端子OUTとの間にオペアンプOP2及び抵抗r5の直列回路が接続されている。
【0064】
オペアンプOP1は負帰還差動アンプとして動作し、オペアンプOP2は、オペアンプOP1の出力信号の一部を抵抗r5を介してオペアンプOP1の+端子に帰還させる際のバッファアンプとして動作するものである。コンデンサC1は、第1のアナログ信号L(t)と第2のアナログ信号L(-t)とが略同一となる定常時にオペアンプOP1の+端子への入力をカットし、ノイズの発生を抑制するものである。抵抗r6及びコンデンサC2は積分回路SCを構成し、オペアンプOP1の出力(第1のアナログ信号L(t)と第2のアナログ信号L(-t)との差分)を積分した信号を生成するものである。
【0065】
上記構成において、オペアンプOP1の−端子と+端子には、それぞれ各サンプリング点の第1のアナログ信号L(t)とこのアナログ信号L(t)より1サンプリング時間だけ遅延した第2のアナログ信号L(-t)とが入力され、オペアンプOP1からは第2のアナログ信号L(-t)を基準電圧とした第1のアナログ信号L(t)の基準電圧に対する差分値の電圧が電流に変換されて出力される。そして、この電流により積分回路SCのコンデンサC2が時定数C2・r6で充電され、このコンデンサC2の充電電圧は、バッファアンプ及び抵抗r5を介して次に入力される第2のアナログ信号L(-t)に加算される。
【0066】
コンデンサC2の充電電圧の変化はサンプリング期間における先のサンプリング点と後のサンプリング点とのレベル差を結ぶ電圧ベクトルを示すものとなるから、図8に示すように、各サンプリング点t1,t2,…tiで、第1のアナログ信号L(t)及び第2のアナログ信号L(-t)が入力されると、サンプリング点tiのASP回路の出力レベルは第1のアナログ信号L(ti)もしくは第2のアナログ信号L(-ti)となるが、ti<t<ti+1の期間では、サンプリング点tiの出力レベルとサンプリング点ti+1の出力レベルとのレベル差を結ぶ電圧ベクトルがコンデンサC2の充電電圧によって生成される。したがって、ASP回路41Lからは、各サンプリング点の電圧レベルを結んだアナログ信号L(t)’が出力される。
【0067】
ASP回路41RもASP回路41Lと同様の構成であり、ASP回路41Rからは、各サンプリング点の電圧レベルを結んだアナログ信号R(t)’が出力される。
【0068】
上記のように、本実施形態に係るDA変換器1は、オーディオデータ生成回路2、ワンビットDA変換回路3及びASP回路4とによって構成され、入力されるデジタルオーディオ信号の配列データに基づいて、オーディオデータ生成回路2によって第1のオーディオデータA(T)とこの第1のオーディオデータA(T)より1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とが生成される。
【0069】
第1のオーディオデータA(T)は、ワンビットDAC31AによってLチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)とに分離されるとともにDA変換されてアナログ信号L(t),R(t)が生成される。また、ワンビットDAC31Bによって第2のオーディオデータA(-T)は、LチャンネルのオーディオデータL(-T)とRチャンネルのオーディオデータR(-T)とに分離されるとともにDA変換されてアナログ信号L(-t),R(-t)が生成される。
【0070】
そして、ASP回路41LによりLチャンネルのオーディオデータL(t),L(-t)を用いて、サンプリング点間の信号レベルを結んだLチャンネルのアナログオーディオ信号が生成されて出力される。また、ASP回路41RによりRチャンネルのオーディオデータR(t),R(-t)を用いて、サンプリング点間の信号レベルを結んだRチャンネルのアナログオーディオ信号が生成されて出力される。
【0071】
従来の構成では、本実施形態のオーディオデータ生成回路2に相当するSDF変換回路51によって、入力されるオーディオデータがLチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)とにそれぞれ分離されていたが、本実施形態では、LチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)との分離をワンビットDAC31A,31Bで行うようにしたので、オーディオデータ生成回路2は、入力されるオーディオデータから第1のオーディオデータA(T)と、この第1のオーディオデータA(T)より1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とを生成する回路のみで構成されることになり、その回路構成を簡素化することができる。
【0072】
具体的には、オーディオデータ生成回路2は、図6に示したように、汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路51に比べ、オーディオデータ生成回路2の回路規模を小さくすることができ、低コスト化を図ることができる。
【0073】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、上記実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。また、上記実施形態では、LチャンネルとRチャンネルの両方について、上記したDA変換器を構成する場合について説明したが、いずれか一方のチャンネルについて上記したDA変換器を構成する場合にも本願発明を適用することができる。
【0074】
また、上記実施形態では、入力されるデジタルオーディオ信号のシリアルデータフォーマットとしてI2Sモードの場合を説明したが、このモードに限るものではない。例えば図10に示すように、Right−Justified(右詰め)モード(同図(a))、Left−Justified(左詰め)モード(同図(b))、Left−Justified DSPモード(同図(c))、32×Fs Packedモード(同図(d))等の各種のモードにおいて本願発明を適用するようにしてもよい。
【図面の簡単な説明】
【0075】
【図1】本願発明に係るDA変換器のブロック構成図である。
【図2】オーディオデータ生成回路の回路構成を示すブロック図である。
【図3】オーディオデータ生成回路でのLRCK信号に基づく信号処理によって出力されるデータを示す図である。
【図4】ワンビットDACの機能ブロック図である。
【図5】他のワンビットDACの機能ブロック図である。
【図6】オーディオデータ生成回路及びワンビットDA変換回路の詳細回路図である。
【図7】オーディオデータ生成回路及びワンビットDA変換回路が実装される回路基板の側面図である。
【図8】ASP回路の回路構成を示す図である。
【図9】ASP回路におけるアナログ信号処理により生成されるアナログ信号を説明するための波形図である。
【図10】他のモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図11】従来のDA変換器の構成を示すブロック構成図である。
【図12】I2Sモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図13】従来のSDF変換回路の回路構成を示すブロック図である。
【符号の説明】
【0076】
1 DA変換器
2 オーディオデータ生成回路(オーディオデータ生成手段)
3 ワンビットDA変換回路(ワンビットDA変換手段)
4 アナログ信号処理回路(アナログ信号処理手段)
21 遅延回路
22 第1ラッチ回路
23 第2ラッチ回路
24 第3ラッチ回路
25 反転回路
31A ワンビットDAC
31B ワンビットDAC
41L Lチャンネル用ASP回路
41R Rチャンネル用ASP回路
IN1,IN2,IN3 入力端子
OUT1,OUT2,OUT3,OUT4 出力端子
【技術分野】
【0001】
本願発明は、デジタル信号をアナログ信号に変換するDA変換器(デジタル/アナログ変換器)に関する。
【背景技術】
【0002】
デジタルオーディオ機器においては、デジタル化された音響信号をアナログ信号に変換するDA変換器として、例えばラダー抵抗型DA変換器や積分型DA変換器等が知られ、使用されている。これら周知のDA変換器は、離散的にサンプリングされてデジタル化されたデジタル信号の各サンプリング値(デジタル値)を単純にアナログ値に変換するものである。そのため、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含むものとなる。このため、一般に、DA変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去することにより、滑らかなアナログ信号を得るようにしている。
【0003】
しかし、このDA変換方式では、アナログローパスフィルタの位相特性により遅延が生じるとともに、オーバーシュート等の波形歪が発生し、これによって再生音の音質を低下させるという問題点があった。
【0004】
この問題点に対して、従来、特許第3134403号公報に示されるように、1チャンネルのオーディオデータについて、リアルタイムでDA変換した階段波状の第1のアナログ信号とこの第1のアナログ信号に対して1サンプリング時間だけ遅延させた階段波状の第2のアナログ信号とを生成し、各サンプリング期間において第1,第2のアナログ信号のレベル差を積分しながら第2のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号として出力する信号処理回路を含むDA変換器が提案されている。
【0005】
上記特許公報に記載のDA変換器では、信号処理回路の前段にDA変換回路が設けられ、このDA変換回路にはデジタルフィルタ集積回路で上記第1のアナログ信号及び第2のアナログ信号を比較的容易に得ることができることからマルチビットDACが用いられている。しかしながら、このマルチビットDACは一般に単価が高いといった問題点があり、DA変換を行うオーディオデータのチャンネル数が多くなると、そのチャンネル数の2倍のマルチビットDACが必要となり、回路が大型化するとともにコストが増大するといった問題点があった。
【0006】
そこで、本願出願人は、特許第3770219号公報において、マルチビットDACに代えて比較的単価の低いワンビットDACを採用し、回路の小型化及び低コスト化を実現したDA変換器を提案した。
【0007】
図11は、特許第3770219号公報におけるワンビットDACを用いたDA変換器の構成図である。同図によると、このDA変換器50は、シリアルデータフォーマット変換回路51(以下、「SDF変換回路51」という。)、ワンビットDA変換回路52及びアナログ信号処理回路53(以下、「ASP回路53」という。)を備えている。
【0008】
SDF変換回路51は、CD(Compact Disc)等のデジタル音源からデジタル化されたシリアルデータフォーマットで入力されるデジタルオーディオ信号を、LチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離し、各チャンネルのオーディオデータをワンビットDA変換回路52でDA変換可能なフォーマットのデータに変換するものである。
【0009】
シリアルデータフォーマットで入力されるデジタルオーディオ信号には、例えばI2Sモードのデジタルオーディオ信号が挙げられる。I2Sモードのデジタルオーディオ信号は、図12に示すように、LチャンネルのオーディオデータとRチャンネルのオーディオデータとを混合したオーディオデータDATA(以下、DATA信号という。)と、このDATA信号のワードデータを識別するためのワードクロックLRCK(以下、LRCK信号という。)と、オーディオデータDATAのビットデータを識別するためのビットクロックBCLK(以下、BCLK信号という。)とで構成されている。
【0010】
より具体的には、DATA信号は、同一のサンプリング位置iのLチャンネルのデータとRチャンネルのデータDRiとをペアにし、各ペアをサンプリング順に配列したシリアルのデータ(DL1/DR1,DL2/DR2,…DLm/DRm)である。なお、データDLi,DRiは、それぞれnビットデータで構成され、このnビットデータが1ワードデータに相当する。
【0011】
LRCK信号は、DATA信号の1ワードデータDLi/DRiを1周期とするクロックであり、図12では、LRCK信号のLレベルの期間がDATA信号のLチャンネルのワードデータDLiに同期し、LRCK信号のHレベルの期間がDATA信号のRチャンネルのワードデータDRiに同期している。BCLK信号は、DATA信号のビットデータに同期したクロックである。
【0012】
図13は、SDF変換回路51の具体的な回路構成を示すブロック図である。SDF変換回路51は、2個のAND回路61,62、2個の反転回路63,64、3個の遅延回路65,66,67、2個のスイッチ回路68,69、3個のラッチ回路70,71,72で構成されている。
【0013】
SDF変換回路51は、上記構成により、I2Sモードのデジタルオーディオ信号のLRCK信号によりDATA信号のLチャンネルのワードデータDLi(i=1,2,…m)とRチャンネルのワードデータDRi(i=1,2,…m)とを分離し、両チャンネルについて、ワードデータ毎にLRCK信号の1周期T(デジタル信号のサンプリング周期Tに相当)の1/2の時間だけ遅延したワードデータDLi’,DRi’を生成し、このワードデータDLi’をワードデータDLiとワードデータDLi+1との間に挿入して順次出力し、ワードデータDRi’をワードデータDRiとワードデータDRi+1との間に挿入して順次出力する。
【0014】
すなわち、SDF変換回路51は、LチャンネルのワードデータDL1,DL2,…DLmを抽出する毎に、各ワードデータDLiについてT/2だけ遅延したワードデータDLi’を生成し、このワードデータDLi’をワードデータDLiの後に続けて出力する。ワードデータDLi’の内容はワードデータDLiと同一であるから、ワードデータ列DL1’,DL2’,…DLm’からなるデータは、元のワードデータ列DL1,DL2,…DLmからなるデータに対して位相がT/2だけ遅延したデータとなっている。したがって、SDF変換回路51のLチャンネル出力端子OUT1からはワードデータ列DL1,DL1,DL2,DL2,…DLi,DLi,DLi+1,DLi+1,…からなるDATA’信号が出力される。同様に、SDF変換回路51のRチャンネル出力端子OUT2からはワードデータ列DR1,DR1,DR2,DR2,…DRi,DRi,DRi+1,DRi+1,…からなるDATA’信号が出力される。
【0015】
図11に戻り、ワンビットDA変換回路52は、Lチャンネル及びRチャンネルのDATA’信号(デジタル信号)をアナログ信号に変換するものであり、Lチャンネルのデジタル信号を変換するワンビットDAC52LとRチャンネルのデジタル信号を変換するワンビットDAC変換回路52Rとを備えている。
【0016】
より具体的には、ワンビットDA変換回路52は、SDF変換回路51から入力されるデジタル信号をビット毎にシリアルにアナログ信号に変換して出力する。ワンビットDAC52Lには、SDF変換回路51からLチャンネルのワードデータ列DL1,DL1,DL2,DL2,…,DLi,DLi,…からなるDATA’信号とLRCK信号とBCLK信号とが入力され、ワンビットDAC52Rには、SDF変換回路51からRチャンネルのワードデータ列DR1,DR1,DR2,DR2,…,DRi,DRi,…からなるDATA’信号とLRCK信号とBCLK信号とが入力される。
【0017】
ワンビットDAC52Lは、DATA’信号から元のワードデータDLi列からなるオーディオデータL(T)とこのオーディオデータL(T)よりT/2だけ遅延したワードデータDLi’列からなるオーディオデータL(-T)とを分離し、各オーディオデータL(T),L(-T)をビット毎にシリアルにアナログ信号L(t),L(-t)に変換して、ASP回路53に出力する。ワンビットDAC52Rも、ワンビットDAC52Lと同様の構成を成し、オーディオデータR(T),R(-T)をビット毎にシリアルにアナログ信号R(t),R(-t)に変換してASP回路53に出力する。
【0018】
ASP回路53は、ワンビットDA変換回路52の出力信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号(アナログオーディオ信号)として出力するものであり、ASP回路53Lは、ワンビットDAC52LからのLチャンネルのアナログ信号L(t),L(-t)を処理し、ASP回路53Rは、Rチャンネルのアナログ信号R(t),R(-t)を処理する。
【0019】
ここで、上記の構成において、SDF変換回路51及びワンビットDA変換回路52は、メーカの設計便宜のため、内部の論理回路が変更可能な例えばPLD(Programmable Logic Device)によって構成されている。PLDは、論理回路を設計段階で変更することが可能なため設計コストを低減できるといった利点があるが、一般的な低コストの汎用ロジックIC等に比べ、回路規模が大きくなったり部品コストが増大したりする等の問題点を有していた。
【0020】
【特許文献1】特許第3134403号公報
【特許文献2】特許第3770219号公報
【発明の開示】
【発明が解決しようとする課題】
【0021】
本願発明は、上記した事情のもとで考え出されたものであって、従来のDA変換器に比べさらなる回路構成の簡素化及び低コスト化を図ることができるDA変換器を提供することを、その課題とする。
【課題を解決するための手段】
【0022】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0023】
本願発明によって提供されるDA変換器は、LチャンネルのオーディオデータとRチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第1のオーディオデータを1サンプリング時間だけ遅延した第2のオーディオデータを生成するオーディオデータ生成手段と、前記オーディオデータ生成手段からの前記第1のオーディオデータをLチャンネルの第1オーディオデータとRチャンネルの第1オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第1のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第2のアナログ信号を生成する第1のワンビットDA変換手段と、前記オーディオデータ生成手段からの前記第2のオーディオデータをLチャンネルの第2オーディオデータとRチャンネルの第2オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第3のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第4のアナログ信号を生成する第2のワンビットDA変換手段と、前記第1のワンビットDA変換手段によって生成された第1のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第3のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Lチャンネルのアナログオーディオ信号として出力する第1のアナログ信号処理手段と、前記第1のワンビットDA変換手段によって生成された第2のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第4のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Rチャンネルのアナログオーディオ信号として出力する第2のアナログ信号処理手段と、を備えたことを特徴としている(請求項1)。
【0024】
本願発明のDA変換器において、前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの1周期の時間だけ遅延させて前記第2のオーディオデータを生成する遅延回路を含むとよい(請求項2)。
【0025】
本願発明のDA変換器において、前記遅延回路は、シフトレジスタからなるとよい(請求項3)。
【0026】
本願発明のDA変換器において、前記第1のワンビットDA変換手段及び前記第2のワンビットDA変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、前記第1のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第2のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装されるとよい(請求項4)。
【発明の効果】
【0027】
上記構成によれば、入力されるデジタルオーディオ信号の配列データは、オーディオデータ生成手段によって第1のオーディオデータとこの第1のオーディオデータより1サンプリング時間だけ遅延した第2のオーディオデータとが生成される。第1のオーディオデータは、第1のワンビットDA変換手段によりLチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにDA変換され、第1のアナログ信号と第2のアナログ信号とが生成される。また、第2のオーディオデータは、第2のワンビットDA変換手段によりLチャンネルのオーディオデータとRチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにDA変換され、第3のアナログ信号と第4のアナログ信号とが生成される。
【0028】
そして、第1のアナログ信号処理手段により第1のアナログ信号と第3のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだLチャンネルのアナログオーディオ信号が生成されて出力される。また、第2のアナログ信号処理手段により第2のアナログ信号と第4のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだRチャンネルのアナログオーディオ信号が生成されて出力される。
【0029】
上記のように、第1のワンビットDA変換手段及び第2のワンビットDA変換手段は、LチャンネルのオーディオデータとRチャンネルのオーディオデータとにそれぞれ分離し、それらはそれぞれビット毎にシリアルにDA変換してアナログ信号を生成するので、前段のオーディオデータ生成手段は、第1のオーディオデータとこの第1のオーディオデータより1サンプリング時間だけ遅延する例えば遅延回路を含む構成とすることができる。したがって、オーディオデータ生成手段を、例えば汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路(オーディオデータ生成手段に相当)に比べ、回路構成を簡素化することができ、コストの低減化が可能となる。
【0030】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【0031】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【0032】
図1は、本願発明に係るDA変換器のブロック構成図である。
【0033】
このDA変換器1は、オーディオデータ生成回路2、ワンビットDA変換回路3及びアナログ信号処理回路4(以下、「ASP回路4」という。)を備えている。
【0034】
オーディオデータ生成回路2は、シリアルデータフォーマットで入力されるデジタルオーディオ信号(図12参照)のDATA信号から第1のオーディオデータA(T)と、第1のオーディオデータA(T)を1サンプリング時間Tだけ遅延した第2のオーディオデータA(-T)とを生成し、これら第1及び第2のオーディオデータA(T),A(-T)をワンビットDA変換回路33に出力するものである。オーディオデータ生成回路2には、CD(Compact Disc)等のデジタル音源からデジタル化されたデジタルオーディオ信号がリアルデータフォーマットの例えばI2Sモードで伝送され、入力される。
【0035】
ワンビットDA変換回路3は、オーディオデータ生成回路2からのオーディオデータをLチャンネルの信号とRチャンネルの信号とに分離するとともにそれらをアナログ信号に変換するものである。ワンビットDA変換回路3は、第1のオーディオデータA(T)のデジタル信号をアナログ信号に変換するワンビットDAC31Aと、第2のオーディオデータA(-T)のデジタル信号をアナログ信号に変換するワンビットDAC31Bとを備えている。
【0036】
ワンビットDAC31Aからは、第1のオーディオデータA(T)がDA変換されて、Lチャンネル用のアナログ信号L(t)とRチャンネル用のアナログ信号R(t)とが出力される。また、ワンビットDAC31Bからは、第2のオーディオデータA(-T)がDA変換されて、Lチャンネル用のアナログ信号L(t)を1サンプリング時間だけ遅延したLチャンネル用のアナログ信号L(-t)と、Rチャンネル用のアナログ信号R(t) を1サンプリング時間だけ遅延したRチャンネル用のアナログ信号R(-t)とが出力される。
【0037】
ASP回路4は、ワンビットDA変換回路3からのLチャンネル用のアナログ信号L(t),L(-t)とRチャンネル用のアナログ信号R(t),R(-t)とをそれぞれ処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をDA変換信号(アナログオーディオ信号)として出力するものである。
【0038】
ASP回路4は、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)とワンビットDAC31BからのLチャンネルのアナログ信号L(-t)とを処理してLチャンネルのアナログオーディオ信号を出力するASP回路41Lと、ワンビットDAC31AからのRチャンネルのアナログ信号R(t)とワンビットDAC31BからのRチャンネルのアナログ信号R (-t)とを処理してRチャンネルのアナログオーディオ信号を出力するASP回路41Rとを備えている。
【0039】
このように、DA変換器1は、シリアルデータフォーマットで入力されるデジタルオーディオ信号のDATA信号から、Lチャンネルのアナログオーディオ信号とRチャンネルのアナログオーディオ信号とを生成し出力するものである。本願発明では、オーディオデータ生成回路2の構成が、従来のSDF変換回路51(オーディオデータ生成回路2に相当)の構成に比べより簡略化されている。以下、詳述する。
【0040】
図2は、オーディオデータ生成回路2の具体的な回路構成を示すブロック図である。オーディオデータ生成回路2は、遅延回路21と、3個の第1ないし第3ラッチ回路22,23,24と、反転回路25とで構成されている。
【0041】
オーディオデータ生成回路2は、DATA信号から第1のオーディオデータA(T)としての第1のワードデータDLi/DRiと、第1のワードデータDLi/DRiをLRCK信号の1周期T(デジタル信号のサンプリング周期Tに相当)の時間だけ遅延させた第2のオーディオデータA(-T)としての第2のワードデータ列DLi’ /DRi’とを生成し、それらをワンビットDA変換回路3に出力する。
【0042】
図2によると、オーディオデータ生成回路2のI2SモードのDATA入力端子IN1は、遅延回路21に接続されるとともに第1ラッチ回路22に接続されている。遅延回路21の出力端は、第2ラッチ回路23に接続されている。I2SモードのLRCK入力端子IN2は、第3ラッチ回路24に接続されている。
【0043】
第1ラッチ回路22の出力端は、第1出力端子OUT1に接続され、第2ラッチ回路23の出力端は、第2出力端子OUT2に接続されている。また、第3ラッチ回路24の出力端は、LRCK出力端子OUT3に接続されている。I2SモードのBCLK入力端子IN3は、反転回路25を介してBCLK出力端子OUT4に接続されているとともに、データの出力タイミングを調整するために遅延回路21、第1ないし第3ラッチ回路22,23,24にそれぞれ接続されている。
【0044】
図3は、オーディオデータ生成回路2でのLRCK信号に基づく信号処理によって出力されるデータを示す図である。図3において、「No」は、LRCK信号の1サイクル毎に付した連続番号を示す。「LRCK」はLRCK信号であり、「Low」はLレベル状態を示し、「High」はHレベル状態を示す。「DATA」はDATA信号を示す。また、「A(T)」は第1出力端子OUT1から出力される第1のオーディオデータ信号A(T)を示し、「A(-T)」は第2出力端子OUT2から出力される第2のオーディオデータ信号A(-T)を示す。
【0045】
図2及び図3を参照してオーディオデータ生成回路2の動作を説明すると、DATA入力端子IN1からI2Sモードで入力されるDATA信号は、第1ラッチ回路22に入力されるとともに、遅延回路21に入力される。遅延回路21は、BCLK信号を用いてDATA信号としての第1のワードデータDLi/DRiを構成する各ビットデータをシフトさせることによって1Tだけ遅延した第2のワードデータDLi’ /DRi’を生成する。遅延回路21は、具体的にはシフトレジスタで構成されており、例えば第1のワードデータDLi/DRiが64ビットデータの場合、遅延回路21は64ビットシフトレジスタで構成される。
【0046】
第1ないし第3ラッチ回路22,23,24は、第1のワードデータDLi/DRiと、遅延回路21を介して出力される第2のワードデータDLi’ /DRi’と、LRCK信号とを同期させてそれぞれ第1出力端子OUT1、第2出力端子OUT2及びLRCK端子OUT3から出力させる。第1ないし第3ラッチ回路22,23,24にはそれぞれBCLK信号が入力され、第1ないし第3ラッチ回路22,23,24はBCLK信号を用いてデータを構成する各ビットのラッチ処理を行う。この場合、図3に示すように、第2のワードデータDLi’ /DRi’は、第1のワードデータDLi/DRiに対して1サンプリング時間だけ遅延されたタイミングで出力される。
【0047】
反転回路25は、BCLK信号を反転させてBCLK出力端子OUT4から出力させることにより、第1出力端子OUT1、第2出力端子OUT2及びLRCK出力端子OUT3からそれぞれ出力される第1のワードデータDLi/DRi、第2のワードデータDLi’ /DRi’及びLRCK信号に対するBCLK信号のタイミングを調整する。
【0048】
このように、オーディオデータ生成回路2では、LチャンネルのオーディオデータとRチャンネルのオーディオデータとが混合されたDATA信号(デジタルコンポジット信号)と、LRCK信号と、BCLK信号とからなるI2Sモードのデジタルオーディオ信号が、第1のワードデータ列DL1/DR1,DL2/DR2,…,DLi/DRi,…からなる第1のオーディオデータ信号A(T)と、第2のワードデータ列DL1’ /DR1’,DL2’ /DR2’,…,DLi’ /DRi’,…からなる第2オーディオデータ信号A(-T)と、LRCK信号と、BCLK信号とからなるデジタルオーディオ信号に変換されて出力される。
【0049】
図1に戻り、ワンビットDA変換回路3のワンビットDAC31Aには、オーディオデータ生成回路2から第1のワードデータ列DL1/DR1,DL2/DR2,…,DLi/DRi,…からなる第1のオーディオデータ信号A(T)とLRCK信号とBCLK信号とがそれぞれ入力される。ワンビットDAC31Bには、オーディオデータ生成回路2から第1のオーディオデータ信号A(T)より1サンプリング時間だけ遅延された第2のワードデータ列DL1’ /DR1’,DL2’ /DR2’,…,DLi’ /DRi’,…からなる第2のオーディオデータ信号A(-T)とLRCK信号とBCLK信号とがそれぞれ入力される。
【0050】
ワンビットDAC31Aは、図4に示すように、第1のオーディオデータ信号A(T)から、LチャンネルのワードデータDLiからなるオーディオデータL(T)と、RチャンネルのワードデータDRiからなるオーディオデータR(T)とを分離するデジタルフィルタ311と、各オーディオデータL(T),R(T)をビット毎にシリアルにアナログ信号に変換するDA変換回路312,313とから構成されている。
【0051】
ワンビットDAC31Bは、図5に示すように、第2のオーディオデータ信号A(-T)から、LチャンネルのワードデータDLiからなるオーディオデータL(T)より1サンプリング時間だけ遅延したワードデータDLi’からなるオーディオデータL(-T)と、RチャンネルのワードデータDRiからなるオーディオデータR(T)より1サンプリング時間だけ遅延したワードデータDRi’からなるオーディオデータR(-T)とを分離するデジタルフィルタ314と、各オーディオデータL(-T),R(-T)をビット毎にシリアルにアナログ信号に変換するDA変換回路315,316とから構成されている。
【0052】
したがって、ワンビットDAC31Aからは、LチャンネルのオーディオデータL(T)をDA変換回路312でDA変換したアナログ信号L(t)と、RチャンネルのオーディオデータR(T)をDA変換回路313でDA変換したアナログ信号R(t)とが出力される。また、ワンビットDAC31Bからは、LチャンネルのオーディオデータL(-T)をDA変換回路315でDA変換したアナログ信号L(-t)と、RチャンネルのオーディオデータR(-T)をDA変換回路316でDA変換したアナログ信号R(-t)とが出力される。
【0053】
ここで、図6は、オーディオデータ生成回路2及びワンビットDA変換回路3の詳細回路図である。同図によると、遅延回路21は、64ビットシフトレジスタであるロジックICによって構成され、第1ないし第3ラッチ回路22,23,24は、3つのラッチ回路を含むロジックICによって構成され、反転回路25も、ロジックICによって構成されている。さらに、それらの後段には、ワンビットDAC31A及びワンビットDAC31BとしてのロジックICが接続されている。なお、符号26で示すロジックICは、図2には示していないが、入力端子IN1に接続されてDATA信号を入力するバッファである。
【0054】
このように、遅延回路21、第1ないし第3ラッチ回路22,23,24及び反転回路25で構成されるオーディオデータ生成回路2は、図6に示すように、汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路に比べ、オーディオデータ生成回路2の回路規模を小さくすることができるとともに、低コスト化を図ることができる。
【0055】
また、図7は、オーディオデータ生成回路2及びワンビットDA変換回路3が実装される回路基板の側面図である。オーディオデータ生成回路2及びワンビットDA変換回路3は、図6に示したようにロジックIC等によって構成され、それらのロジックICは、図7に示すように1枚のプリント基板33に実装されている。
【0056】
この場合、ワンビットDA変換回路3を構成するワンビットDAC31AのロジックIC及びワンビットDAC31BのロジックICも、それぞれプリント基板33に実装されるのであるが、ワンビットDAC31Aを構成するロジックICは、プリント基板33の例えば部品実装面(表面)33A側に実装され、ワンビットDAC31Bを構成するロジックICは、プリント基板33の裏面33B側に実装される。
【0057】
そして、ワンビットDAC31AとワンビットDAC31Bとを結ぶ信号線(パターン線)は、プリント基板33の表裏面33A,33B及びその表裏面33A,33Bを貫通するスルーホール34に配される。また、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)とRチャンネルのアナログ信号R(t)とが流れる信号線は、プリント基板33の表面33A側に配され、ワンビットDAC31BからのLチャンネルのアナログ信号L(-t)とRチャンネルのアナログ信号R(-t)とが流れる信号線は、プリント基板33の裏面33B側に配される。
【0058】
このように、ワンビットDAC31Aを構成するロジックICと、ワンビットDAC31Bを構成するロジックICとがプリント基板33の表裏面に別々に実装され、それらから出力されるL,Rチャンネルのアナログ信号L(t),R(t)と、1サンプリング時間だけ遅延されたL,Rチャンネルのアナログ信号L(-t),R(-t)とが流れる信号線がプリント基板33の表裏面に別々に配されるため、L,Rチャンネルのアナログ信号L(t),R(t)とL,Rチャンネルのアナログ信号L(-t),R(-t)とが互いに及ぼす影響(例えばクロストーク等)を抑制することができ、音質の向上を図ることができる。
【0059】
図1に戻り、ワンビットDAC31AからのLチャンネルのアナログ信号L(t)は、ASP回路41Lに入力される。一方、ワンビットDAC31AからのRチャンネルのアナログ信号R(t)は、ASP回路41Rに入力される。また、ワンビットDAC31BからのLチャンネルのアナログ信号L(-t)は、ASP回路41Lに入力される。一方、ワンビットDAC31BからのRチャンネルのアナログ信号R(-t)は、ASP回路41Rに入力される。
【0060】
すなわち、ASP回路41Lには、Lチャンネルのアナログ信号L(t),L(-t)が入力され、Lチャンネルの信号に関する処理が行われる。ASP回路41Rには、Rチャンネルのアナログ信号R(t),R(-t)が入力され、Rチャンネルの信号に関する処理が行われる。
【0061】
ASP回路41Lは、Lチャンネルの第1のアナログ信号L(t)と第2のアナログ信号L(-t)とからLチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号L(t)’を生成し、DA変換信号として出力するものである。また、ASP回路41Rは、Rチャンネルの第1のアナログ信号R(t)と第2のアナログ信号R(-t)とからRチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号R(t)’を生成し、DA変換信号として出力するものである。
【0062】
すなわち、ASP回路41Lは、入力される階段波状の波形を有する第1のアナログ信号L(t)とこのアナログ信号L(t)より1サンプリング時間だけ遅延した階段波状の波形を有する第2のアナログ信号L(-t)とのレベル差(差分電圧)を電流に変換し、この電流をコンデンサに充電し、その充電電圧を第2のアナログ信号L(-t)の信号レベルに加算することで、図8に示すように、各サンプリングレベルを滑らかに結んだアナログオーディオ信号L(t)’を生成し、DA変換信号として出力するものである。なお、ASP回路41Rも、ASP回路41Lと同様の構成を有している。
【0063】
具体的には、ASP回路41Lは、例えば図9に示す回路で構成されている。ASP回路41Lは、オペアンプOP1の−端子が抵抗r1を介して第1のアナログ信号L(t)の入力端子IN1に接続され、オペアンプOP1の+端子がコンデンサC1及び抵抗r3の直列回路を介して第2のアナログ信号L(-t)の入力端子IN2に接続されている。また、オペアンプOP1の出力端子は抵抗r2を介して−端子に接続されるとともに、抵抗r6を介してASP回路41Lの出力端子OUTに接続されている。オペアンプOP1の+端子とグランドとの間には抵抗r4が接続され、出力端子OUTとグランドとの間にはコンデンサC2が接続されている。さらに、抵抗r3及びコンデンサC1の接続点と出力端子OUTとの間にオペアンプOP2及び抵抗r5の直列回路が接続されている。
【0064】
オペアンプOP1は負帰還差動アンプとして動作し、オペアンプOP2は、オペアンプOP1の出力信号の一部を抵抗r5を介してオペアンプOP1の+端子に帰還させる際のバッファアンプとして動作するものである。コンデンサC1は、第1のアナログ信号L(t)と第2のアナログ信号L(-t)とが略同一となる定常時にオペアンプOP1の+端子への入力をカットし、ノイズの発生を抑制するものである。抵抗r6及びコンデンサC2は積分回路SCを構成し、オペアンプOP1の出力(第1のアナログ信号L(t)と第2のアナログ信号L(-t)との差分)を積分した信号を生成するものである。
【0065】
上記構成において、オペアンプOP1の−端子と+端子には、それぞれ各サンプリング点の第1のアナログ信号L(t)とこのアナログ信号L(t)より1サンプリング時間だけ遅延した第2のアナログ信号L(-t)とが入力され、オペアンプOP1からは第2のアナログ信号L(-t)を基準電圧とした第1のアナログ信号L(t)の基準電圧に対する差分値の電圧が電流に変換されて出力される。そして、この電流により積分回路SCのコンデンサC2が時定数C2・r6で充電され、このコンデンサC2の充電電圧は、バッファアンプ及び抵抗r5を介して次に入力される第2のアナログ信号L(-t)に加算される。
【0066】
コンデンサC2の充電電圧の変化はサンプリング期間における先のサンプリング点と後のサンプリング点とのレベル差を結ぶ電圧ベクトルを示すものとなるから、図8に示すように、各サンプリング点t1,t2,…tiで、第1のアナログ信号L(t)及び第2のアナログ信号L(-t)が入力されると、サンプリング点tiのASP回路の出力レベルは第1のアナログ信号L(ti)もしくは第2のアナログ信号L(-ti)となるが、ti<t<ti+1の期間では、サンプリング点tiの出力レベルとサンプリング点ti+1の出力レベルとのレベル差を結ぶ電圧ベクトルがコンデンサC2の充電電圧によって生成される。したがって、ASP回路41Lからは、各サンプリング点の電圧レベルを結んだアナログ信号L(t)’が出力される。
【0067】
ASP回路41RもASP回路41Lと同様の構成であり、ASP回路41Rからは、各サンプリング点の電圧レベルを結んだアナログ信号R(t)’が出力される。
【0068】
上記のように、本実施形態に係るDA変換器1は、オーディオデータ生成回路2、ワンビットDA変換回路3及びASP回路4とによって構成され、入力されるデジタルオーディオ信号の配列データに基づいて、オーディオデータ生成回路2によって第1のオーディオデータA(T)とこの第1のオーディオデータA(T)より1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とが生成される。
【0069】
第1のオーディオデータA(T)は、ワンビットDAC31AによってLチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)とに分離されるとともにDA変換されてアナログ信号L(t),R(t)が生成される。また、ワンビットDAC31Bによって第2のオーディオデータA(-T)は、LチャンネルのオーディオデータL(-T)とRチャンネルのオーディオデータR(-T)とに分離されるとともにDA変換されてアナログ信号L(-t),R(-t)が生成される。
【0070】
そして、ASP回路41LによりLチャンネルのオーディオデータL(t),L(-t)を用いて、サンプリング点間の信号レベルを結んだLチャンネルのアナログオーディオ信号が生成されて出力される。また、ASP回路41RによりRチャンネルのオーディオデータR(t),R(-t)を用いて、サンプリング点間の信号レベルを結んだRチャンネルのアナログオーディオ信号が生成されて出力される。
【0071】
従来の構成では、本実施形態のオーディオデータ生成回路2に相当するSDF変換回路51によって、入力されるオーディオデータがLチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)とにそれぞれ分離されていたが、本実施形態では、LチャンネルのオーディオデータL(T)とRチャンネルのオーディオデータR(T)との分離をワンビットDAC31A,31Bで行うようにしたので、オーディオデータ生成回路2は、入力されるオーディオデータから第1のオーディオデータA(T)と、この第1のオーディオデータA(T)より1サンプリング時間だけ遅延した第2のオーディオデータA(-T)とを生成する回路のみで構成されることになり、その回路構成を簡素化することができる。
【0072】
具体的には、オーディオデータ生成回路2は、図6に示したように、汎用の安価なロジックICで構成することができるので、PDLを用いていた従来のSDF変換回路51に比べ、オーディオデータ生成回路2の回路規模を小さくすることができ、低コスト化を図ることができる。
【0073】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、上記実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。また、上記実施形態では、LチャンネルとRチャンネルの両方について、上記したDA変換器を構成する場合について説明したが、いずれか一方のチャンネルについて上記したDA変換器を構成する場合にも本願発明を適用することができる。
【0074】
また、上記実施形態では、入力されるデジタルオーディオ信号のシリアルデータフォーマットとしてI2Sモードの場合を説明したが、このモードに限るものではない。例えば図10に示すように、Right−Justified(右詰め)モード(同図(a))、Left−Justified(左詰め)モード(同図(b))、Left−Justified DSPモード(同図(c))、32×Fs Packedモード(同図(d))等の各種のモードにおいて本願発明を適用するようにしてもよい。
【図面の簡単な説明】
【0075】
【図1】本願発明に係るDA変換器のブロック構成図である。
【図2】オーディオデータ生成回路の回路構成を示すブロック図である。
【図3】オーディオデータ生成回路でのLRCK信号に基づく信号処理によって出力されるデータを示す図である。
【図4】ワンビットDACの機能ブロック図である。
【図5】他のワンビットDACの機能ブロック図である。
【図6】オーディオデータ生成回路及びワンビットDA変換回路の詳細回路図である。
【図7】オーディオデータ生成回路及びワンビットDA変換回路が実装される回路基板の側面図である。
【図8】ASP回路の回路構成を示す図である。
【図9】ASP回路におけるアナログ信号処理により生成されるアナログ信号を説明するための波形図である。
【図10】他のモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図11】従来のDA変換器の構成を示すブロック構成図である。
【図12】I2Sモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図13】従来のSDF変換回路の回路構成を示すブロック図である。
【符号の説明】
【0076】
1 DA変換器
2 オーディオデータ生成回路(オーディオデータ生成手段)
3 ワンビットDA変換回路(ワンビットDA変換手段)
4 アナログ信号処理回路(アナログ信号処理手段)
21 遅延回路
22 第1ラッチ回路
23 第2ラッチ回路
24 第3ラッチ回路
25 反転回路
31A ワンビットDAC
31B ワンビットDAC
41L Lチャンネル用ASP回路
41R Rチャンネル用ASP回路
IN1,IN2,IN3 入力端子
OUT1,OUT2,OUT3,OUT4 出力端子
【特許請求の範囲】
【請求項1】
LチャンネルのオーディオデータとRチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第1のオーディオデータを1サンプリング時間だけ遅延した第2のオーディオデータを生成するオーディオデータ生成手段と、
前記オーディオデータ生成手段からの前記第1のオーディオデータをLチャンネルの第1オーディオデータとRチャンネルの第1オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第1のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第2のアナログ信号を生成する第1のワンビットDA変換手段と、
前記オーディオデータ生成手段からの前記第2のオーディオデータをLチャンネルの第2オーディオデータとRチャンネルの第2オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第3のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第4のアナログ信号を生成する第2のワンビットDA変換手段と、
前記第1のワンビットDA変換手段によって生成された第1のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第3のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Lチャンネルのアナログオーディオ信号として出力する第1のアナログ信号処理手段と、
前記第1のワンビットDA変換手段によって生成された第2のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第4のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Rチャンネルのアナログオーディオ信号として出力する第2のアナログ信号処理手段と、
を備えたことを特徴とする、DA変換器。
【請求項2】
前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの1周期の時間だけ遅延させて前記第2のオーディオデータを生成する遅延回路を含む、請求項1に記載のDA変換器。
【請求項3】
前記遅延回路は、シフトレジスタからなる、請求項2に記載のDA変換器。
【請求項4】
前記第1のワンビットDA変換手段及び前記第2のワンビットDA変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、
前記第1のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第2のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装される、請求項1ないし3のいずれかに記載のDA変換器。
【請求項1】
LチャンネルのオーディオデータとRチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第1のオーディオデータを1サンプリング時間だけ遅延した第2のオーディオデータを生成するオーディオデータ生成手段と、
前記オーディオデータ生成手段からの前記第1のオーディオデータをLチャンネルの第1オーディオデータとRチャンネルの第1オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第1のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第1オーディオデータをビット毎にシリアルにDA変換して第2のアナログ信号を生成する第1のワンビットDA変換手段と、
前記オーディオデータ生成手段からの前記第2のオーディオデータをLチャンネルの第2オーディオデータとRチャンネルの第2オーディオデータとに分離し、前記ビットクロックを用いて前記Lチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第3のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Rチャンネルの第2オーディオデータをビット毎にシリアルにDA変換して第4のアナログ信号を生成する第2のワンビットDA変換手段と、
前記第1のワンビットDA変換手段によって生成された第1のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第3のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Lチャンネルのアナログオーディオ信号として出力する第1のアナログ信号処理手段と、
前記第1のワンビットDA変換手段によって生成された第2のアナログ信号と、前記第2のワンビットDA変換手段によって生成された第4のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Rチャンネルのアナログオーディオ信号として出力する第2のアナログ信号処理手段と、
を備えたことを特徴とする、DA変換器。
【請求項2】
前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの1周期の時間だけ遅延させて前記第2のオーディオデータを生成する遅延回路を含む、請求項1に記載のDA変換器。
【請求項3】
前記遅延回路は、シフトレジスタからなる、請求項2に記載のDA変換器。
【請求項4】
前記第1のワンビットDA変換手段及び前記第2のワンビットDA変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、
前記第1のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第2のワンビットDA変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装される、請求項1ないし3のいずれかに記載のDA変換器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−303099(P2009−303099A)
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願番号】特願2008−157565(P2008−157565)
【出願日】平成20年6月17日(2008.6.17)
【出願人】(000000273)オンキヨー株式会社 (502)
【Fターム(参考)】
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願日】平成20年6月17日(2008.6.17)
【出願人】(000000273)オンキヨー株式会社 (502)
【Fターム(参考)】
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