【課題】本発明は、貫通電極のサイズ（直径）が縮小化された場合でも、４端子法により貫通電極の抵抗値を正確に測定することの可能な半導体チップ及びその抵抗測定方法、並びに半導体装置を提供することを課題とする。
【解決手段】半導体基板１０１及び回路素子層１０２を有する半導体チップ本体５５と、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路９６と、回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７と、回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８と、を有する。 （もっと読む）

【課題】金属配線パターンの寄生抵抗を低減可能なダミーパターンの設計方法を提供する。
【解決手段】切り欠きパターン２を一及び逆方向に各所定値Δｘ１だけ縮小して縮小図形４を生成した後、各所定値Δｘ１だけ拡大してダミーパターン５を生成し、その外形を抽出して矩形図形６を生成した後、各所定値Δｘ１だけ縮小して縮小図形７を生成し、ダミーパターン５から縮小図形７を論理減算して切り欠き図形８及び矩形図形９を生成し、切り欠き図形８を抽出してダミーパターン５から論理減算して矩形図形１０を生成した後、各所定値Δｘ１だけ縮小して縮小図形１１を生成し、矩形図形１０から縮小図形１１を論理減算して第１，第２のビア配置領域１２，１３を生成し、各ビア配置領域１２，１３にビア１４をそれぞれ配置する。 （もっと読む）

【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】給電ユニット（エナジーハーベスティングデバイス）に改変を加えること無く、不安定な給電電圧、特に、低い給電電圧ででも正常に動作する、回路ユニットを含む集積回路を提供する。
【解決手段】本発明に係る集積回路は、外部電源に接続された第１の電源リングで囲まれた第１の回路ブロックと、第１の電源リングを介して前記外部電源に接続された第２の電源リングで囲まれた第２の回路ブロックとを含み、第１の回路ブロック内の半分以上が同期回路で構成され、第２の回路ブロック内の半分以上が非同期回路で構成されている。 （もっと読む）

【課題】データ出力バッファの正確なインピーダンスキャリブレーション動作を行う。
【解決手段】電源ラインＶＬ１とデータ端子２４との間に接続されたＰ型トランジスタユニット２０１と、電源ラインＶＬ１とキャリブレーション端子ＺＱとの間に接続されたＰ型トランジスタユニット１１１〜１１４と、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦと一致するよう、Ｐ型トランジスタユニット１１１〜１１４インピーダンスを調整し、一致した状態におけるＰ型トランジスタユニット１１１〜１１４の一つのインピーダンスをＰ型トランジスタユニット２０１に反映させるインピーダンス制御回路とを備える。これにより、基準電位ＶＲＥＦが電源電位ＶＤＤの半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことができる。 （もっと読む）

【課題】適切に電源電圧を負荷回路に供給することができる、半導体装置を提供する。
【解決手段】電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。 （もっと読む）

【課題】半導体チップに供給する電圧を、公称最大動作電圧を超えて増加可能にする電力供給方法の提供。
【解決手段】組立てパッケージ内に所定の最大動作電圧を超えない電源電圧で動作するようにされた少なくとも一つの電力入力を有する複数の論理回路１６を有するチップ４を有する集積回路２への電力供給方法は、論理回路の選択された１つの論理回路の電力入力において、論理回路の１つにおける電力入力においてチップ内に位置する計測点６１で第２の電源電圧を直接測定すること、および計測点と選択された１つの論理回路の電源入力間の電圧降下に基づいて第１の電源電圧を決定するステップと、第１の電源電圧を、論理回路の選択された１つにおける所定の最大動作電圧に調節されるような値を有する基準電圧に調節するステップ、を備える。 （もっと読む）

【課題】半導体素子を、より小型化することができる半導体装置、当該半導体素子、及び基板を得る。
【解決手段】半導体素子１２は、階調電圧を出力する半導体素子内部出力部３０Ｃ，３０Ｄ（第１及び第２の階調電圧出力部）と、半導体素子内部出力部３０Ｃの周辺に配置され、半導体素子内部出力部３０Ｃに電源を供給する第１の電源端子電極５２ａと、半導体素子内部出力部３０Ｄの周辺に配置され、半導体素子内部出力部３０Ｄに電源を供給する第２の電源端子電極５２ａと、を備え、基板１８は、半導体素子内部出力部３０Ｃ，３０Ｄの両方に共通して接続され、半導体素子１２の下側に設けられた共通接続部９４（第１の配線パターン）と、共通接続部９４と外部入力端子（２２）とを電気的に接続するインピーダンス調整部９６（第２の配線パターン）と、を備える。 （もっと読む）

【課題】保護素子とガードリング領域との間のウィークスポットが破壊される危険性を軽減する。
【解決手段】半導体集積回路は、静電保護回路の保護素子Ｍｎ２を形成するために、第１導電型の半導体領域Ｐ−Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備する。第１不純物領域Ｎは、長辺と短辺を有する長方形の平面構造として半導体領域の内部に形成される。ガードリングは、第１不純物領域Nの周辺を取り囲んで半導体領域の内部に形成される。第１不純物領域Nの長方形の平面構造の短辺には、ウィークスポットＷｋ＿ＳＰが形成される。長方形の長辺と対向するガードリングの第１部分では、複数の電気的コンタクトが形成される。長方形の短辺に形成されるウィークスポットと対向するガードリングの第２部分では、複数の電気的コンタクトの形成が省略される。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】レイアウト設計において、複数のＩ／Ｏバッファセルを２列以上に配列する場合、Ｉ／Ｏバッファ領域の近傍にリピータを挿入する領域を確保し、手戻りをできるだけ抑えることができる、半導体集積回路設計支援装置、半導体集積回路設計方法およびプログラムを提供する。
【解決手段】リピータを含まないフィルセル（ＦＣ）と、リピータを含むフィルセル（ＦＣＲ）とが用いられる。フィルセル（ＦＣ）は、同列で互いに隣接したＩ／Ｏバッファセル（Ｂ_{ｍ＝１、ｎ}、Ｂ_{ｍ＝１、ｎ＋１}など）間に配置される。なお、複数のＩ／Ｏバッファセルは、２列に配置されている。Ｉ／Ｏバッファセルからプリミティブセルまでの配線長に基づいて、すでに配置されているフィルセル（ＦＣ）が、リピータを含むフィルセル（ＦＣＲ）に置換される。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）