【課題】消費電力が低減された、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第１電圧が印加される第１導電型領域１２と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の導電型の第２電圧が印加される第２導電型領域１３と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層１１と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極１５及び第２領域に反転層を形成させる、第２ゲート電極１６とを具備する。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。 （もっと読む）

【解決手段】
洗練された半導体デバイスにおいては、異なる結晶方位に対して異方性エッチング挙動を有し得るウエット化学的エッチングプロセスに基いてキャビティを形成することによって、チャネル領域の近くに歪誘起半導体合金を位置させることができる。１つの実施形態では、異方性エッチング挙動に加えて二酸化シリコンに関する高いエッチング選択性を呈するＴＭＡＨを用いることができ、それにより、チャネル領域からのオフセットを更に減少させる可能性を追加的に提供する一方で、全体的なプロセスばらつきの大きな原因となることのない極めて薄いエッチング停止層が可能になる。 （もっと読む）

【課題】オフリーク電流を押さえて高い電流駆動力を有し、オフセット電圧が極力低減された微細な半導体装置の製造方法を提供する。
【解決手段】半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、半導体基板の素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長30nm以下のゲート電極を形成する工程と、ゲート電極側面にオフセットスペーサーを形成する工程と、オフセットスペーサー及びゲート電極をマスクとしてゲート電極の直下を除く半導体基板に不純物を導入し、フラッシュランプアニールを用いて1000℃以上で100msec以下の極短時間加熱処理を施して不純物を活性化し、ゲート電極の端部から10nm以下の距離で離間した不純物拡散領域を形成する工程と、半導体基板の全面に層間絶縁膜を形成してコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】メモリセル領域にシリコン窒化膜を形成する構成で、周辺回路領域の高耐圧トランジスタのソース／ドレイン領域の表面に直接シリコン窒化膜が接することで信頼性が劣化するのを改善する。
【解決手段】シリコン基板１にゲート絶縁膜４ｂ、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極ＧＨＶを形成する。ソース／ドレイン領域１ｄ上のゲート絶縁膜４ｂを除去後、イオン注入を行う。ゲート電極ＧＨＶの側壁にスペーサ１０ａを形成後、スペーサ１０ａの表面およびシリコン基板１の表面にシリコン酸化膜１１、シリコン窒化膜１２を形成し、この上にシリコン酸化膜１３を形成して平坦化する。高耐圧トランジスタのソース／ドレイン領域１ｄの表面にシリコン窒化膜１２を直接接触させないので、ホットキャリアなどの進入を防止し、信頼性が向上する。 （もっと読む）

【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。 （もっと読む）

【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。 （もっと読む）

【課題】シリサイド層の膜厚を個別に制御して形成し、高品質の半導体装置を形成することが可能な半導体装置の製造方法を得ること。
【解決手段】Ｎ型トランジスタとＰ型トランジスタとを分離する素子分離を形成する工程と、素子分離により分離された領域の一方の領域にＮ型トランジスタのゲート電極とソース・ドレイン拡散層を、他方の領域にＰ型トランジスタのゲート電極とソース・ドレイン拡散層を形成する工程と、Ｎ型トランジスタとＰ型トランジスタとのゲート電極およびソース・ドレイン拡散層のうち一方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化する工程と、Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち他方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化する工程と、を含む。 （もっと読む）

【課題】平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板を提供する。
【解決手段】パターンドＳＯＩ基板１００の製造プロセスにおいてバルク領域１０３にあらかじめエッチングによって段差を作り、パターンドＳＯＩ基板１００を形成する工程において、シリコン基板１０４表面の段差を低減することで、シリコン基板表面の段差が発生するために確保することが困難であった露光時のフォーカスマージンを確保する。 （もっと読む）

【課題】 半導体集積回路内において、小さい面積で異常電圧のバイパス性能に優れた保護回路を有する半導体装置及びその製造方法を提供する。
【解決手段】 導電層パターン１１は、例えば、異常電圧の印加によりゲート絶縁破壊が懸念されるＭＯＳ型素子Ｑ１のゲート電極に接続される。また、導電層パターン１１は、外部接続端子１２に接続関係を有する。導電層パターン１１は、製造工程中に利用されるプラズマ処理に起因するチャージアップやＥＳＤ（静電放電）によって異常電圧が伝達される。そこで、導電層パターン１１は、異常電圧のみを通電させるギャップＧ１を配備した。ギャップＧ１は、ＭＯＳ型素子Ｑ１へ伝達されようとする異常電圧のみを半導体基板は基準電位（接地電位）にバイパスさせるため、所定の離間距離をもって互いに対向する尖端部１１Ａ１，１１Ａ２を有する。 （もっと読む）