本発明に係る半導体集積回路装置であるリセットＩＣ（１）は、入力電圧（Ｖｉｎ）を基準電圧と比較して入力電圧（Ｖｉｎ）の立ち上がり、立ち下がりを検出する検出回路（４）と、検出回路（４）からの立ち上がり検出信号を、接続端子（ＣＴ）を介して接続されたコンデンサ（Ｃ）を充電することにより遅延させるとともに第１電圧の出力信号（Ｖｏｕｔ）が与えられることによりコンデンサ（Ｃ）を放電する遅延回路（８）と、遅延回路（８）により遅延された立ち上がり検出信号を保持する保持回路（９）と、保持回路（９）で保持された立ち上がり検出信号により第１電圧となる出力信号（Ｖｏｕｔ）を生成するとともに検出回路（４）からの立ち下がり検出信号により第２電圧となる出力信号（Ｖｏｕｔ）を生成するドライバ（１０）を備える。 （もっと読む）

増幅回路はキャパシタ構造（４２）と切替装置とを備える。キャパシタ構造は、電圧依存性静電容量を有する第一のキャパシタ（Ｃ_２）と第二のキャパシタ（Ｃ_１）（これもまた電圧依存性としてよい）とを有する。同回路は２つのモードで、すなわち少なくとも第一のキャパシタの一端子に入力電圧が提供される第一のモードと、切替装置によって第一及び第二のキャパシタ同士の間で電荷の再配分が起こることにより、第一のキャパシタにかかる電圧が変化し第一のキャパシタの静電容量が減少し、出力電圧が第一のキャパシタにかかる電圧に依存する第二のモードとで、動作可能である。本発明は電圧制御静電容量をキャパシタ間の電荷共有と併せて使用するものであり、これにより、結果的に電圧増幅特性が提供される。よってこの機構は、アナログ電圧の増幅に、または固定レベル（すなわちデジタル電圧）の昇圧に利用できる。よって本発明の回路は、レベルシフトまたは増幅のために、例えばアクティブマトリクスアレイ装置のピクセルでの用途に使用できる。
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通常、並列なMOSFETは、電源用途において単一のゲート信号で駆動されるため、MOSFET間のカレントシェアリングが個々のMOSFETの特性に関して自動的に規定される。これは、MOSFET間の電流分布の大規模な非均一性をもたらす可能性がある。本発明によれば、MOSFETのオン抵抗の個々の制御が与えられ、このことが、並列化されたMOSFET間での改善されたカレントシェアリングを可能にする。
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データ転送回路は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２^ｎ値の多値電流データに変換して、単一のデータ転送線に出力する電圧電流変換回路を備えている。電流比較回路は、前記データ転送線上の前記多値電流データを（２^ｎ−１）ビットの２値電流データに変換し、電流電圧変換回路は、前記（２^ｎ−１）ビットの前記２値電流データを（２^ｎ−１）ビットの第２の２値電圧データに変換する。計数回路は、前記（２^ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する。 （もっと読む）

ＤＣ−ＤＣ変換器は、入力端子（３７）と接地端子（３８）との間に直列に接続された２つの電界効果トランジスタ（３５，３６）を有する。両方のトランジスタ（３５，３６）がオフとなるときの不感時間の調整は、トランジスタ（３５，３６）の一方又は双方のドレイン（３９，４４）及びソース（４３，４０）に直接かけられてケルビンフィードバック接続部（７１，７２，６７，６８）を設けることによって行い、信号ラインの抵抗及びインダクタンスを回避するようにしている。
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【解決手段】開示される双方向スイッチ（２０）は、第１および第２の半導体スイッチング素子（２２）と、これらのスイッチング素子に直列に接続されることによって直列回路を形成する電流センサ（ＲＳ）と、これら第１および第２のスイッチング素子がほぼ同時にオン・オフされるようにこれら第１および第２のスイッチング素子のオン・オフ操作を制御する駆動回路（３０）であって、制御入力に応じてこれら第１および第２のスイッチング素子をオンにしたり電流センサの電流がほぼゼロ電流近くまで低下する際にこれら第１および第２のスイッチング素子をオフにしたりする駆動回路と、を備える。また、このような双方向スイッチ（２０）を用いたプラズマディスプレイパネル（ＰＤＰ）用の放電サステイン駆動回路も開示される。 （もっと読む）

【課題】ＣＭＯＳ集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。
【解決手段】ＰＷＭ信号をゲートに、ＶＩＮ（＝ＶＤＤ）をソースに接続するＰＭＯＳ（ＱＰ１）のドレインに接続され、ＶＳＳをソースに有す、ＮＭＯＳ（ＱＮ１）のドレインに接続される中間ノード電圧ＶＭＡが、ＮＭＯＳ（ＱＮ１）オン時に、アンダーシュートから戻って基準電位ＶＳＳレベルを越えたときこれを検出してＮＭＯＳ（ＱＮ１）のゲート電圧をローレベル（オフ）にする。また、ＮＭＯＳ（ＱＮ１）オン時に、中間ノード電圧ＶＭＡが、アンダーシュートから基準電位ＶＳＳレベルに戻ったタイミング（ゼロ点位置）を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてＰＷＭ回路３３に帰還してＰＷＭ信号のパルス幅を制御し、負荷変化に対応させる。 （もっと読む）