電源回路
【課題】CMOS集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。
【解決手段】PWM信号をゲートに、VIN(=VDD)をソースに接続するPMOS(QP1)のドレインに接続され、VSSをソースに有す、NMOS(QN1)のドレインに接続される中間ノード電圧VMAが、NMOS(QN1)オン時に、アンダーシュートから戻って基準電位VSSレベルを越えたときこれを検出してNMOS(QN1)のゲート電圧をローレベル(オフ)にする。また、NMOS(QN1)オン時に、中間ノード電圧VMAが、アンダーシュートから基準電位VSSレベルに戻ったタイミング(ゼロ点位置)を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてPWM回路33に帰還してPWM信号のパルス幅を制御し、負荷変化に対応させる。
【解決手段】PWM信号をゲートに、VIN(=VDD)をソースに接続するPMOS(QP1)のドレインに接続され、VSSをソースに有す、NMOS(QN1)のドレインに接続される中間ノード電圧VMAが、NMOS(QN1)オン時に、アンダーシュートから戻って基準電位VSSレベルを越えたときこれを検出してNMOS(QN1)のゲート電圧をローレベル(オフ)にする。また、NMOS(QN1)オン時に、中間ノード電圧VMAが、アンダーシュートから基準電位VSSレベルに戻ったタイミング(ゼロ点位置)を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてPWM回路33に帰還してPWM信号のパルス幅を制御し、負荷変化に対応させる。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、CMOS集積回路を用いた同期整流方式の電源集積回路において、消費電力の低減と、負荷変動に対する高速応答が可能な電源回路に関する。
【0002】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【0003】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【0004】
負荷及び入力の変動に合わせて、トランジスタをオン,オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間(或いはオンデューティ)を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、CMOS集積回路を用いた同期整流型スイッチングレギュレータがある。
【0005】
CMOS集積回路は、Nチャンネルトランジスタ(以下、NMOSと略記する)とPチャンネルトランジスタ(以下、PMOSと略記する)の2種類のMOSトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、LSI技術の主流となっている。
【0006】
図14に、CMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【0007】
図14において、電源回路は、ハイサイドトランジスタであるPMOS(QP1)とローサイドトランジスタであるNMOS(QN1)を有し、交互にオン,オフして直流電圧VOUTを出力する同期整流型のCMOSインバータ回路と、このCMOSインバータ回路の出力電圧を基準電圧源Eの基準電圧値と比較し誤差信号を得るエラーアンプ63と、前記誤差信号に基づいてPWM信号のパルス幅を制御することで、前記CMOSインバータ回路の出力を一定となるよう制御するPWM回路61と、を有して構成されている。
【0008】
PWM回路61は、互いにほぼ同期した適宜のパルス幅を有する高周波(例えば1MHz)パルスSH,SLをPWM信号として出力し、PMOS(QP1)とNMOS(QN1)の各ゲートに印加する。高周波パルスSH,SLは図15(a),(b)に示すようなパルスである。入力電圧として直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子24と基準電位VSS(例えば0.3V)を与える端子25との間に、PMOS(QP1),NMOS(QN1)の各トランジスタがドレインDを共通にして直列に接続されており、各トランジスタが上記のほぼ同期した高周波パルスSH,SLにて交互にオン,オフすることにより、接続点である中間ノードKに図15(c)に示すような交流電圧VMAを発生する。PMOS(QP1)がオフしている期間でNMOS(QN1)がオンしたとき、中間ノード電位VMAは一旦アンダーシュートして基準電位VSSよりも低い電位となり、アンダーシュートから戻ってP点にてVSSレベルと交差した後、VSSレベルを越えて上昇している。
【0009】
なお、図15(a),(b)でNMOS(QN1)のゲートに供給されるゲートパルスSLが、PMOS(QP1)のゲートパルスSHに対して若干遅延しているのは、PMOS(QP1)を確実にオフしてからもう一方のNMOS(QN1)をオンするようにして、PMOS及びNMOSが同時にオンして電源VIN側から基準電位VSS側へ貫通電流が流れることのないようにするためである。また、NMOS(QN1)のソース・ドレイン間にはショットキーダイオードSDが接続され、NMOSのオフ時におけるNMOSの過電圧保護および電力供給のバックアップを行う。
【0010】
中間ノードKと基準電位VSSを与える端子25との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子27に安定化容量C0で平滑された直流電圧VOUTが出力される。そして、出力電圧VOUTはフィードバックラインを介してエラーアンプ63の−端子に帰還され、基準電位VSSを与える端子28に接続した基準電圧源Eの基準電圧値と比較される。エラーアンプ63の比較結果である誤差出力はPWM回路61に供給され、該誤差出力にてPWM回路61が生成するPWM信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧VOUT(例えば1.5V)が常に一定となるように制御されるようになっている。
【0011】
一方、レギュレータ出力VOUTの負荷が急激に変化した場合、スイッチングレギュレータも負荷に応じてPWM(Pulse Width Modulation、パルス幅変調)の制御を行わなければならない。一般的に出力電圧VOUTからの帰還をかけた場合その応答性は低い。このため、負荷電流の変化により制御を行うことによって、負荷応答性を高めている。一般的には、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視することが行われている。
【0012】
例えば、図16に示すように、コイルL1と出力端子27との間に電流検出用抵抗RSを挿入し、該抵抗RSの両端の電位差を増幅器62で増幅してエラーアンプ63の−端子に帰還する。或いは、電流検出用抵抗RSを、PMOS(QN1)のソースSと直流電圧VINの端子24との間に挿入し、該抵抗RSの両端の電位差をフィードバックする。
【0013】
【発明が解決しようとする課題】
ところで、図14の電源回路では、動作時のPMOS(QP1),NMOS(QN1)の中間ノードKの電圧VMAの波形は、図15(c)に示すようになっている。PMOS(QN1)がオフしている期間に、NMOS(QN1)がオンし、NMOS側から負荷に電力は供給される。このとき、中間ノード電圧VMAの電位は基準電位VSSレベルよりも低い電位となり、基準電位VSS側から中間ノードK側(即ち負荷側)に電流が流れる。
【0014】
しかしながら、消費される電流が少ない、すなわち軽い負荷の場合、NMOS(QP1)がオンしている期間に、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSよりも上昇し、中間ノードKからVSS側に向って電流が流れ(即ち電流が逆流することになり)、電力消費するという問題がある。このためNMOS(QP1)をオフさせる制御が必要となる。
【0015】
一方、負荷電流の変化によりPWM制御を行うことで、負荷応答性を高めているが、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視すると、抵抗を挿入することにより、抵抗による部品が大きく部品増を招き,また抵抗での損失による効率低下が発生するという問題がある。
【0016】
そこで、本発明は、同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位(中間ノード電位)が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記CMOSインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するもので、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0018】
本発明のこのような構成によれば、CMOSインバータ回路部において、Pチャンネルトランジスタがオフした後、Nチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらNチャンネルトランジスタを強制的にオフにする(即ちNチャンネルトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0019】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Nチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Nチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記Pチャンネルトランジスタがオンしている期間にはオンし、前記Nチャンネルトランジスタがオンしている期間にはオフする第2のスイッチと、を具備することが好ましい。
【0020】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにNチャンネルトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング(ゼロ点位置)が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【0021】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するPWM手段と、を具備したものである。
【0022】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0023】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給する一方、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0024】
本発明のこのような構成によれば、MOSインバータ回路部において、Pチャンネルトランジスタがオフした後、Nチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらNチャンネルトランジスタを強制的にオフにする(即ちNチャンネルトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0025】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0026】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0027】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記DC−DC変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するもので、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0028】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0029】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第2のスイッチと、を具備することが好ましい。
【0030】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにローサイドトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング(ゼロ点位置)が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【0031】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するPWM手段と、を具備したものである。
【0032】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0033】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給する一方、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0034】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0035】
また、本発明において、前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことが好ましい。
【0036】
このような構成によれば、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【0037】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【0038】
図1は本発明の第1の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、CMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【0039】
図1において、電源回路は、ハイサイドトランジスタとしてのPMOS(QP1)とローサイドトランジスタとしてのNMOS(QN1)を有し、交互にオン,オフして直流電圧VOUTを出力する同期整流型のCMOSインバータ回路と、このCMOSインバータ回路の出力電圧を基準電圧源Eの基準電圧値と比較し誤差信号を得るエラーアンプ40と、前記誤差信号に基づいてPWM信号のパルス幅を制御することで、前記CMOSインバータ回路の出力を一定となるよう制御するPWMコントローラ30と、を有して構成されている。前記CMOSインバータ回路は、直流電圧VINを入力し、適宜な直流電圧VOUTに変換して出力するDC−DC変換回路を構成している。
【0040】
CMOSインバータ回路は、入力電圧である直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子1と基準電位VSS(=グランド電位GND、例えば0.3V)が与えられた端子2との間に、PMOS(QP1),NMOS(QN1)の各トランジスタがドレインDを共通にして直列に接続されている。PMOS(QP1)のソースは端子1に接続し、NMOS(QN1)のソースは端子2に接続している。
【0041】
PMOS(QP1),NMOS(QN1)の各ゲートには、PWMコントローラ30からPWM信号として高周波パルスSH,SLが供給され、各トランジスタは該高周波パルスSH,SLにて交互にオン,オフされることにより、両トランジスタの接続点である中間ノードKに交流電圧VMAを発生する。
【0042】
なお、図2(a),(b)に示すようにNMOS(QN1)のゲートパルスSLを、PMOS(QP1)のゲートパルスSHに対して若干遅延させており、PMOS(QP1)を確実にオフしてからもう一方のNMOS(QN1)をオンするようにして、PMOS及びNMOSの同時オンによって電源VIN側から基準電位VSS側へ貫通電流が流れるのを防いでいる。また、NMOS(QN1)のソース・ドレイン間にはショットキーダイオードSDが接続され、NMOSのオフ時におけるローサイド側NMOSの過電圧保護および電力供給のバックアップを行う。
【0043】
交流電圧VMAが生成される中間ノードKと基準電位VSSが与えられる端子3との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子4に安定化容量C0で平滑された直流電圧VOUT(例えば1.5V)が出力され、図示しない負荷に供給される。
【0044】
そして、出力の直流電圧VOUTはフィードバックラインを介してエラーアンプ40の−端子に帰還されており、基準電位VSSが与えられる端子5に接続した基準電圧源Eの基準電圧値と比較される。
【0045】
エラーアンプ40の比較結果である誤差(エラー)電圧はPWMコントローラ30に供給され、該誤差電圧にてPWM回路33が生成するPWM信号のパルス幅が制御される。
【0046】
PWMコントローラ30は、エラーアンプ40の誤差出力に基づいてパルス幅が制御されたPWM信号を生成するPWM回路33と、PMOS(QP1)がオフしている期間でNMOS(QN1)がオンしている時に、前記中間ノードKの電位VMAがVSSレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってVSSレベルに達し更に上昇したことを検出することによって、検出信号NOFFを出力する検出回路31と、CMOSインバータ回路に供給するPWM信号SH,SLのうち、NMOS(QN1)のオン,オフに係わるPWM信号SLのパルス幅を前記検出信号NOFFにより制御して、PMOS(QP1)のオフ期間でNMOS(QN1)がオンしている時に、NMOS(QN1)のオン状態をオフさせる制御を行う出力ドライバ32と、を備えて構成されている。なお、PWM回路33と出力ドライバ32とは、PWM手段を構成している。
【0047】
次に、図1の回路動作を、図2乃至図4を参照して説明する。
【0048】
図2は図1におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャートであり、(a)はPWM信号SH、(b)はPWM信号SL、(c)は中間ノード電位VMAをそれぞれ示している。図3は図2(c)を拡大して示す拡大図である。図4は基準電位VSS及び中間ノード電位VMAと、検出回路31の検出信号NOFFとの関係を示すタイミングチャートであり、(a)はPMOSがオフしている期間でNMOSがオンの時の、基準電位VSSに対する中間ノード電位VMAの変化状態(軽負荷時)を示し、(b)はVMAとVSSに基づいて検出回路31で生成される検出信号NOFFを示している。
【0049】
PMOS(QP1),NMOS(QN1)の各ゲートには、PWMコントローラ30からPWM信号として高周波パルスSH,SLが供給され、各MOSトランジスタは該高周波パルスSH,SLにて交互にオン,オフされる。図2(c)に示すようにPMOS(QP1)がオンし、NMOS(QN1)がオフしている期間には、電源からの直流電圧VIN(=VDD)に基づいた負荷電流がコイルL1を介して安定化容量C0に充電されるので、中間ノード電位VMAは直流電圧VIN(=VDD)となり、PMOS(QP1)がオフしNMOS(QN1)がオンすると、中間ノード電位VMAは基準電位VSS(=GND)より若干低いレベルにまで降下した後上昇し、VSSレベルとP点にて交差し、更に上昇してVSS(=GND)を越えたレベルにまで上昇する。
【0050】
PMOS(QP1)のオフ期間におけるVMAの電圧変化は、図3に示すようになっており、PMOS(QP1)のオフ期間にNMOS(QN1)がオンした後のNMOSオン期間T2においてはVSSレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後VSSレベルを越えて上昇している。そして、PMOS(QP1)がオンしている期間T1においては、中間ノード電圧VMAはVIN(=VDD)一定を保持している。
【0051】
検出回路31は、その検出信号NOFFとして、図4(a),(b)に示すように、上記期間T2において中間ノード電位VMAが基準電位VSSレベルより低いときはハイレベル信号(H)を出力し、VSSレベルより上昇したときはローレベル信号(L)を出力する。
【0052】
出力ドライバ32は、期間T2において、図4(b)の検出信号NOFFを受けると、図2R>2(b)のパルスSLの2点鎖線にて示すパルス幅をP点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これによりNMOS(QN1)のオンする期間は短くなるが、NMOS(QN1)がオンし続けることによる中間ノードK(従って安定化容量C0)から基準電位VSS側に流れる逆方向電流によって発生する電力損失を防止できる効果が大きい。
【0053】
図5は上記検出回路31の構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチS1〜S3の切換えタイミングを示す図である。ここでは、一段のインバータ(311)を用いた例を示している。
【0054】
検出回路31は、中間ノード電位VMAの入力端6と、スイッチS1,S2と、結合コンデンサC1と、インバータ311と、スイッチS3と、ナンドゲート314と、インバータ315と、検出信号NOFFの出力端10と、を有して構成されている。インバータ311は、電源電圧VIN(=VDD)と基準電位VSSと同じ電圧を用いて駆動される。スイッチS1,S2はそれぞれ入力端A,Bを有する2入力切換えスイッチであり、スイッチS3はオンオフ切換えスイッチであってインバータ311の入出力端間に並列に接続されている。
【0055】
入力端6には中間ノード電位VMAが入力され、期間T2においてはスイッチS1,S2を介し、更に結合コンデンサC1を介してインバータ311の入力点aに供給される。このときスイッチS3は開放であるので、入力点aの信号は反転されてナンド(NAND)ゲート314の一方の入力端に入力し、もう一方の入力端9に与えられている期間T2を示すハイレベル信号との間でナンド(NAND)がとられ、さらにインバータ315を介して出力端10に検出信号NOFFとして出力される。また、期間T1においては、結合コンデンサC1の入力端はVSSレベルにされ、上記スイッチS3はショートされる。
【0056】
なお、スイッチS1は、期間T1において入力電圧VMAがVIN(=VDD)になったときにスイッチS1の出力端を介して後段に電源電圧VINの影響が及ばないようにスイッチS1の出力端をVSSレベル側にしておくために設けてある。
【0057】
また、上記のナンドゲート314,インバータ315は、期間T2においてアナログ信号VMAの変化をインバータ311で2値化した信号を更にディジタル信号化していくために付加されたゲートである。
【0058】
端子6に入力される上記中間ノード電位VMAと、端子7,8に与えられる基準電位VSSとの一方が、期間T2,T1に対応したスイッチS1,S2の切換えに応じて入力され、結合コンデンサC1の入力端に加えられることになる。
【0059】
従って、まず、期間T1においては、VSSが入力とされ、インバータ311の入出力はショートしているので、インバータ311の入力点aの実行レベルはVIN/2(=Vref)に収まっている。この状態に設定して、次に図6に示すように期間T2のタイミングで、NMOS(QN1)がオンしたところでVMAはアンダーシュートしてVSSより少し低い電圧になる。これがコンデンサC1による容量カップリングにてインバータ311の入力点aに伝送されるので、このときのインバータ311の入力点aではしきい値Vref(=VIN/2)より低い入力レベルとなり、インバータ311の反転出力はハイ(H)レベル、その後、VMAがVrefより高くなると、インバータ311の反転出力はロー(L)レベルになる。
【0060】
即ち、期間T2において、出力端子10に得られる検出信号NOFFは、VSSレベルに対するVMAの変化に応じて、Hレベル→Lレベルの変化となって検出される。
【0061】
図7は上記検出回路31のもう一つの構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチS1〜S4の切換えタイミングを示す図である。ここでは、二段のインバータ(311,312)を用いた例を示している。スイッチS1,S2は入力端A,Bを有する2入力切換えスイッチであり、スイッチS3はオンオフ切換えスイッチである。
【0062】
図7の例では、図5におけるインバータ311の後段に、結合コンデンサC2及びインバータ312と、及びインバータ313をさらに追加したものであり、インバータ312の入出力間にはスイッチS4を並列に接続している。インバータ312は、インバータ311と同様に、電源電圧VIN(=VDD)と基準電位VSSと同じ電圧を用いて駆動される。インバータ312と前述のナンドゲート314との間に接続されたインバータ313は、図5の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート314,インバータ315については、図5の場合と同様に、期間T2においてアナログ信号VMAの変化をインバータ311,312で2値化した信号を更にディジタル信号化していくために付加されたゲートである。
【0063】
従って、図7の回路は、インバータ構成を2段としてゲインを稼いだものであり、動作は図5と同様である。
【0064】
図8は上記出力ドライバ32の構成例を示す回路図である。
【0065】
図8において、出力ドライバ32は、PWM回路33からのPWM信号が入力される入力端子11と、検出回路31からの検出信号NOFF(図4(b)参照)が入力される入力端子12と、2入力のナンドゲート321と、3入力のナンドゲート322と、インバータ323,324,325,326,327と、PMOS(QP1)のゲート信号となる高周波パルスSHを出力する出力端子13と、NMOS(QN1)のゲート信号となる高周波パルスSLを出力する出力端子14と、を有して構成されている。
【0066】
図8の構成によって、出力端子13,14には、図2(a),(b)にそれぞれ示したような高周波パルスSH,SLが出力される。高周波パルスSHがローレベルからハイレベルに立ち上がった後このSHの立ち上がりから若干ディレイして高周波パルスSLがハイレベルに立ち上がることによってNMOS(QN1)がオンすると、中間ノード電位VMAは図2(c)のように電源電圧VIN(=VDD)から降下し基準電位VSSを越えてより低い電位にアンダーシュートする。そして、高周波パルスSLは、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミング(交点Pのタイミング、即ち検出信号NOFFの立下りのタイミング)でローレベルにされ、その結果、NMOS(QN1)がオフして中間ノードKとVSS側間の接続が断となる。これによって、中間ノードKからVSS側に向って電流が流れて電力が消費されるのを防ぐことができる。
【0067】
以上述べた第1の実施の形態によれば、CMOSインバータ回路において、PMOS(QP1)がオフした後、NMOS(QN1)がオンして中間ノードKの電位VMAが下降し基準電位VSSより低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位VSSまで戻って来たらそれをトリガにしてNMOS(QN1)をオフにする〔即ちNMOS(QN1)のゲート電圧をローレベルにする〕ことによって、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSレベルを越えたときに中間ノードK側からVSS側に電流が流れて電力消費するのを防止できるとともに、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSレベルを越えるタイミングを所定のしきい値を有するインバータ回路を用いて高速に検出することができ、遅延なく速やかにNMOS(QN1)をオフさせることができる。従って、負荷電流が変動することによって中間ノード電位VMAがアンダーシュートから基準電位VSSレベルに戻るゼロ点位置が変動した場合(後述する)であっても、確実に中間ノード電位VMAが基準電位VSSレベルを越えるタイミングを検出でき、正確かつ高速な動作が可能となる。
【0068】
ところで、PMOS(QP1)のオフ期間におけるVMAの電圧変化の仕方は、出力端子4に接続される負荷(図示せず)の大小(即ち負荷電流の大小)に応じて相違し、負荷の大小に応じてVMAがVSSレベルと交差する点(以下、ゼロ点位置という)Pが右或いは左に移動する。即ち、図9(a)の3本の右上がりの線にて示されるようにVSSレベルと交差する電圧変化部分(期間T2)が、軽い負荷の場合は高いレベルの変化線(P1を含む線)に、重い負荷の場合には低いレベルの変化線(P2を含む線)になる。なお、P0を含む変化線は、軽負荷と重負荷の中間の負荷の場合を示している。P点における電位変化を検出した後にNMOSのゲートパルスSLの幅を制御する図1の構成では、VMAはP点以降急激に上昇する波形となる。
【0069】
従って、ゼロ点位置P(例えばP0,P1,P2)を検出して、そのゼロ点位置の検出信号NOFF’(図9(b)参照)に基づいて電流帰還信号を生成しエラーアンプ40に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置P(VSSレベルとの交差点)を検出する代わりに、図9(a)に示したPMOS(QP1)のオフ期間における時間T11,T12の比を算出することで負荷の大小を検出してもよい。
【0070】
図10は本発明の第2の実施の形態の電源回路の構成を示している。
【0071】
本実施の形態は、主要部分は図1の実施の形態と同様な構成を有しており、図1と異なる点のみ説明する。図1と同一部分には同一符号を付してある。
【0072】
図10では、負荷電流の変化を検出して、これに基づいてPWM回路に帰還をかける電流帰還制御の手段として、図1における検出回路31の検出結果〔図4(b)のNOFF〕に基づいて上述したゼロ点位置を検出する〔図9(b) の検出信号NOFF’を得る〕ことで負荷電流の大小を検出し、エラーアンプ40を介してPWM回路33に電流帰還をかけるようにしたものである。
【0073】
図10で図1と異なる点は、PMOS(QP1)のオフ期間でNMOS(QN1)がオンした時に、中間ノード電位VMAが電源電圧VIN(=VDD)から降下し基準電位VSSを越えてより低い電位にアンダーシュートし、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミング(ゼロ点位置)を検出し〔或いは、前述したように図9(a)に示したPMOS(QP1)のオフ期間における時間T11とT12の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号NOFF’を出力する検出回路31Aを設けたことと、このゼロ点位置検出信号NOFF’に基づいて負荷の大小に応じた電流帰還信号を生成する電流帰還回路50を設けたことである。これにより、図1の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【0074】
或いは、上記電流帰還回路50は、ゼロ点位置検出信号NOFF’を用いて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行う機能を有したものであっても良い。これにより、図1の電源回路は、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【0075】
更に、前記検出回路31Aは、図1における検出回路31と同じ機能をさらに備えたものであっても良い。即ち、前記検出回路31Aは、PMOS(QP1)のオフ期間でNMOS(QN1)がオンした時に、前記中間ノードKの電位VMAがVSSレベルより一旦低いレベルにアンダーシュートした後そのアンダーシュートが戻ってVSSレベルより上昇したことを検出し、検出信号NOFF(図4(b)参照)を出力する一方、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミングを検出し、ゼロ点位置検出信号NOFF’を出力するものであっても良い。これにより、図10の電源回路は、NMOS(QN1)のオン時に、出力ドライバ32を制御してNMOS(QN1)をオフして電力消費を抑える機能と、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能(或いは負荷電流が所定値を越えた場合にのみた電流帰還信号を生成してレギュレータ出力の変動を抑える機能)と、の両方の機能を有したものとなる。
【0076】
上記電流帰還回路50は、前記検出回路31Aからの前記ゼロ点位置検出信号NOFF’を用いてPSW/NSW信号(図12(c),(d)参照)を生成する図11に示すような第1の回路51と、そのPSW/NSW信号(図12(c),(d)参照)を用いて、負荷電流の変化を検出する図13に示すような第2の回路52とを備えて構成されている。
【0077】
図11に示す第1の回路51は、前記PWM回路33からのPWM信号(高周波パルスSHとほぼ同じ信号)を入力する入力端子15と、前記検出回路31Aからの前記ゼロ点位置検出信号NOFF’〔図9(b)参照〕を入力する入力端子16と、2つの2入力ノア(NOR)ゲート511,512と、2入力ナンドゲート513と、インバータ514と、インバータ515と、PMOS(QP1)のオフ期間の開始からゼロ点位置までの期間を示すPSW信号を出力する出力端子17と、ゼロ点位置からPMOS(QP1)のオフ期間の終了までの期間を示すNSW信号を出力する出力端子18と、を備えて構成されている。上記ノア(NOR)ゲート511,512は、互いにその出力を他のノアゲートの入力として帰還しており、R−S NORラッチを構成している。
【0078】
図12は、CMOSインバータ回路へ入力するスイッチングパルスSH,SLと、図11の回路51にて作成されるPSW/NSW信号との関係を示すタイミングチャートである。図12(a),(b)は図2(a),(b)と同様の波形を示しており、ゼロ点位置PにおいてパルスSLがローレベルに落ちた状態となっている。図12(c)はパルスSHの立ち上がり点からゼロ点位置Pまでの期間がローレベルで、その他の期間がハイレベルを有するPSW信号を示し、図12(d)はゼロ点位置PからパルスSHの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するNSW信号を示している。
【0079】
図13に示す回路52は、直流電圧VIN(=電源電圧VDD)が供給される入力端子19と、図11の回路51からのPSW信号〔図12(c)参照〕が入力する入力端子20と、図11の回路51からのNSW信号〔図12(d)参照〕が入力する入力端子21と、基準電位VSSが供給される入力端子22と、定電流回路(カレントミラー)を構成するPMOS(QP2),PMOS(QP3)と、PMOS(QP2)と共に定電流回路(カレントミラー)を構成するPMOS(QP4)と、定電流源Q0と、定電流回路(カレントミラー)を構成するNMOS(QN2),NMOS(QN4)と、上記PMOS(QP4)と上記NMOS(QN4)との間に直列に接続されたPMOS(QP5)とNMOS(QN3)で形成されたCMOSインバータと、このCMOSインバータのPMOSとNMOSの直列接続点とVSSライン間に接続された抵抗R1,コンデンサC3から成る積分回路と、この積分回路の出力を入力とし、VINラインとVSSライン間に直列に接続されたPMOS(QP6)とNMOS(QN5)で形成された出力段のCMOSインバータと、PMOS(QP6)とNMOS(QN5)の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ40に出力するための出力端子23と、を備えて構成されている。
【0080】
以上述べた第2の実施の形態によれば、図16の従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品増を防ぎ、検出用抵抗の電力損失による効率低下を防ぐことができる。
【0081】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【0082】
尚、以上述べた実施の形態では、ハイサイドトランジスタをPMOS、ローサイドトランジスタをNMOSとしたCMOS集積回路について説明したが、本発明はこれに限定されず、ハイサイド,ローサイドの両トランジスタともNMOSとしパルスSHを反転させる構成としても良く、またハイサイド,ローサイドの両トランジスタともPMOSとしパルスSLを反転させる構成としても良い。
【0083】
【発明の効果】
以上述べたように本発明によれば、CMOS集積回路を用いた同期整流方式の電源回路において、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の電源回路の構成を示す図。
【図2】図1におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャート。
【図3】図2(c)を拡大して示す拡大図。
【図4】基準電位VSS及び中間ノード電位VMAと、検出回路の検出信号NOFFとの関係を示すタイミングチャート。
【図5】検出回路の構成例を示す図。
【図6】図5における検出信号NOFFを示す図。
【図7】検出回路の他の構成例を示す図。
【図8】出力力ドライバの構成例を示す回路図。
【図9】中間ノード電圧VMAの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図10】本発明の第2の実施の形態の電源回路の構成を示す図。
【図11】図10における電流帰還回路を構成する第1の回路を示す回路図。
【図12】CMOSインバータ回路へ入力するPWM信号SH,SLと、図11の回路にて作成されるPSW/NSW信号との関係を示すタイミングチャート。
【図13】図10における電流帰還回路を構成する第2の回路を示す回路図。
【図14】従来の電源回路の構成を示す図。
【図15】図14におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャート。
【図16】他の従来例の電源回路の構成を示す図。
【符号の説明】
1…電源入力端子
2…基準電位入力端子
4…出力端子
31,31A…検出回路
32…出力ドライバ(PWM手段)
33…PWM回路(PWM手段)
40…エラーアンプ(誤差検出手段)
50…電流帰還回路
QP1…PMOS(Pチャンネルトランジスタ)
QN1…NMOS(Nチャンネルトランジスタ)
L1…整流用コイル
C0…安定化容量
【0001】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、CMOS集積回路を用いた同期整流方式の電源集積回路において、消費電力の低減と、負荷変動に対する高速応答が可能な電源回路に関する。
【0002】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【0003】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【0004】
負荷及び入力の変動に合わせて、トランジスタをオン,オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間(或いはオンデューティ)を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、CMOS集積回路を用いた同期整流型スイッチングレギュレータがある。
【0005】
CMOS集積回路は、Nチャンネルトランジスタ(以下、NMOSと略記する)とPチャンネルトランジスタ(以下、PMOSと略記する)の2種類のMOSトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、LSI技術の主流となっている。
【0006】
図14に、CMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【0007】
図14において、電源回路は、ハイサイドトランジスタであるPMOS(QP1)とローサイドトランジスタであるNMOS(QN1)を有し、交互にオン,オフして直流電圧VOUTを出力する同期整流型のCMOSインバータ回路と、このCMOSインバータ回路の出力電圧を基準電圧源Eの基準電圧値と比較し誤差信号を得るエラーアンプ63と、前記誤差信号に基づいてPWM信号のパルス幅を制御することで、前記CMOSインバータ回路の出力を一定となるよう制御するPWM回路61と、を有して構成されている。
【0008】
PWM回路61は、互いにほぼ同期した適宜のパルス幅を有する高周波(例えば1MHz)パルスSH,SLをPWM信号として出力し、PMOS(QP1)とNMOS(QN1)の各ゲートに印加する。高周波パルスSH,SLは図15(a),(b)に示すようなパルスである。入力電圧として直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子24と基準電位VSS(例えば0.3V)を与える端子25との間に、PMOS(QP1),NMOS(QN1)の各トランジスタがドレインDを共通にして直列に接続されており、各トランジスタが上記のほぼ同期した高周波パルスSH,SLにて交互にオン,オフすることにより、接続点である中間ノードKに図15(c)に示すような交流電圧VMAを発生する。PMOS(QP1)がオフしている期間でNMOS(QN1)がオンしたとき、中間ノード電位VMAは一旦アンダーシュートして基準電位VSSよりも低い電位となり、アンダーシュートから戻ってP点にてVSSレベルと交差した後、VSSレベルを越えて上昇している。
【0009】
なお、図15(a),(b)でNMOS(QN1)のゲートに供給されるゲートパルスSLが、PMOS(QP1)のゲートパルスSHに対して若干遅延しているのは、PMOS(QP1)を確実にオフしてからもう一方のNMOS(QN1)をオンするようにして、PMOS及びNMOSが同時にオンして電源VIN側から基準電位VSS側へ貫通電流が流れることのないようにするためである。また、NMOS(QN1)のソース・ドレイン間にはショットキーダイオードSDが接続され、NMOSのオフ時におけるNMOSの過電圧保護および電力供給のバックアップを行う。
【0010】
中間ノードKと基準電位VSSを与える端子25との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子27に安定化容量C0で平滑された直流電圧VOUTが出力される。そして、出力電圧VOUTはフィードバックラインを介してエラーアンプ63の−端子に帰還され、基準電位VSSを与える端子28に接続した基準電圧源Eの基準電圧値と比較される。エラーアンプ63の比較結果である誤差出力はPWM回路61に供給され、該誤差出力にてPWM回路61が生成するPWM信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧VOUT(例えば1.5V)が常に一定となるように制御されるようになっている。
【0011】
一方、レギュレータ出力VOUTの負荷が急激に変化した場合、スイッチングレギュレータも負荷に応じてPWM(Pulse Width Modulation、パルス幅変調)の制御を行わなければならない。一般的に出力電圧VOUTからの帰還をかけた場合その応答性は低い。このため、負荷電流の変化により制御を行うことによって、負荷応答性を高めている。一般的には、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視することが行われている。
【0012】
例えば、図16に示すように、コイルL1と出力端子27との間に電流検出用抵抗RSを挿入し、該抵抗RSの両端の電位差を増幅器62で増幅してエラーアンプ63の−端子に帰還する。或いは、電流検出用抵抗RSを、PMOS(QN1)のソースSと直流電圧VINの端子24との間に挿入し、該抵抗RSの両端の電位差をフィードバックする。
【0013】
【発明が解決しようとする課題】
ところで、図14の電源回路では、動作時のPMOS(QP1),NMOS(QN1)の中間ノードKの電圧VMAの波形は、図15(c)に示すようになっている。PMOS(QN1)がオフしている期間に、NMOS(QN1)がオンし、NMOS側から負荷に電力は供給される。このとき、中間ノード電圧VMAの電位は基準電位VSSレベルよりも低い電位となり、基準電位VSS側から中間ノードK側(即ち負荷側)に電流が流れる。
【0014】
しかしながら、消費される電流が少ない、すなわち軽い負荷の場合、NMOS(QP1)がオンしている期間に、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSよりも上昇し、中間ノードKからVSS側に向って電流が流れ(即ち電流が逆流することになり)、電力消費するという問題がある。このためNMOS(QP1)をオフさせる制御が必要となる。
【0015】
一方、負荷電流の変化によりPWM制御を行うことで、負荷応答性を高めているが、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視すると、抵抗を挿入することにより、抵抗による部品が大きく部品増を招き,また抵抗での損失による効率低下が発生するという問題がある。
【0016】
そこで、本発明は、同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位(中間ノード電位)が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記CMOSインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するもので、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0018】
本発明のこのような構成によれば、CMOSインバータ回路部において、Pチャンネルトランジスタがオフした後、Nチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらNチャンネルトランジスタを強制的にオフにする(即ちNチャンネルトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0019】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Nチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Nチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記Pチャンネルトランジスタがオンしている期間にはオンし、前記Nチャンネルトランジスタがオンしている期間にはオフする第2のスイッチと、を具備することが好ましい。
【0020】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにNチャンネルトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング(ゼロ点位置)が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【0021】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するPWM手段と、を具備したものである。
【0022】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0023】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給する一方、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0024】
本発明のこのような構成によれば、MOSインバータ回路部において、Pチャンネルトランジスタがオフした後、Nチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらNチャンネルトランジスタを強制的にオフにする(即ちNチャンネルトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0025】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0026】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0027】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記DC−DC変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するもので、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0028】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドトランジスタのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【0029】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第2のスイッチと、を具備することが好ましい。
【0030】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにローサイドトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング(ゼロ点位置)が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【0031】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するPWM手段と、を具備したものである。
【0032】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0033】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給する一方、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、を具備したものである。
【0034】
本発明のこのような構成によれば、DC−DC変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする(即ちローサイドのゲート電圧をローレベルにする)ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失(効率低下)を防ぐことができる。
【0035】
また、本発明において、前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことが好ましい。
【0036】
このような構成によれば、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【0037】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【0038】
図1は本発明の第1の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、CMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【0039】
図1において、電源回路は、ハイサイドトランジスタとしてのPMOS(QP1)とローサイドトランジスタとしてのNMOS(QN1)を有し、交互にオン,オフして直流電圧VOUTを出力する同期整流型のCMOSインバータ回路と、このCMOSインバータ回路の出力電圧を基準電圧源Eの基準電圧値と比較し誤差信号を得るエラーアンプ40と、前記誤差信号に基づいてPWM信号のパルス幅を制御することで、前記CMOSインバータ回路の出力を一定となるよう制御するPWMコントローラ30と、を有して構成されている。前記CMOSインバータ回路は、直流電圧VINを入力し、適宜な直流電圧VOUTに変換して出力するDC−DC変換回路を構成している。
【0040】
CMOSインバータ回路は、入力電圧である直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子1と基準電位VSS(=グランド電位GND、例えば0.3V)が与えられた端子2との間に、PMOS(QP1),NMOS(QN1)の各トランジスタがドレインDを共通にして直列に接続されている。PMOS(QP1)のソースは端子1に接続し、NMOS(QN1)のソースは端子2に接続している。
【0041】
PMOS(QP1),NMOS(QN1)の各ゲートには、PWMコントローラ30からPWM信号として高周波パルスSH,SLが供給され、各トランジスタは該高周波パルスSH,SLにて交互にオン,オフされることにより、両トランジスタの接続点である中間ノードKに交流電圧VMAを発生する。
【0042】
なお、図2(a),(b)に示すようにNMOS(QN1)のゲートパルスSLを、PMOS(QP1)のゲートパルスSHに対して若干遅延させており、PMOS(QP1)を確実にオフしてからもう一方のNMOS(QN1)をオンするようにして、PMOS及びNMOSの同時オンによって電源VIN側から基準電位VSS側へ貫通電流が流れるのを防いでいる。また、NMOS(QN1)のソース・ドレイン間にはショットキーダイオードSDが接続され、NMOSのオフ時におけるローサイド側NMOSの過電圧保護および電力供給のバックアップを行う。
【0043】
交流電圧VMAが生成される中間ノードKと基準電位VSSが与えられる端子3との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子4に安定化容量C0で平滑された直流電圧VOUT(例えば1.5V)が出力され、図示しない負荷に供給される。
【0044】
そして、出力の直流電圧VOUTはフィードバックラインを介してエラーアンプ40の−端子に帰還されており、基準電位VSSが与えられる端子5に接続した基準電圧源Eの基準電圧値と比較される。
【0045】
エラーアンプ40の比較結果である誤差(エラー)電圧はPWMコントローラ30に供給され、該誤差電圧にてPWM回路33が生成するPWM信号のパルス幅が制御される。
【0046】
PWMコントローラ30は、エラーアンプ40の誤差出力に基づいてパルス幅が制御されたPWM信号を生成するPWM回路33と、PMOS(QP1)がオフしている期間でNMOS(QN1)がオンしている時に、前記中間ノードKの電位VMAがVSSレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってVSSレベルに達し更に上昇したことを検出することによって、検出信号NOFFを出力する検出回路31と、CMOSインバータ回路に供給するPWM信号SH,SLのうち、NMOS(QN1)のオン,オフに係わるPWM信号SLのパルス幅を前記検出信号NOFFにより制御して、PMOS(QP1)のオフ期間でNMOS(QN1)がオンしている時に、NMOS(QN1)のオン状態をオフさせる制御を行う出力ドライバ32と、を備えて構成されている。なお、PWM回路33と出力ドライバ32とは、PWM手段を構成している。
【0047】
次に、図1の回路動作を、図2乃至図4を参照して説明する。
【0048】
図2は図1におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャートであり、(a)はPWM信号SH、(b)はPWM信号SL、(c)は中間ノード電位VMAをそれぞれ示している。図3は図2(c)を拡大して示す拡大図である。図4は基準電位VSS及び中間ノード電位VMAと、検出回路31の検出信号NOFFとの関係を示すタイミングチャートであり、(a)はPMOSがオフしている期間でNMOSがオンの時の、基準電位VSSに対する中間ノード電位VMAの変化状態(軽負荷時)を示し、(b)はVMAとVSSに基づいて検出回路31で生成される検出信号NOFFを示している。
【0049】
PMOS(QP1),NMOS(QN1)の各ゲートには、PWMコントローラ30からPWM信号として高周波パルスSH,SLが供給され、各MOSトランジスタは該高周波パルスSH,SLにて交互にオン,オフされる。図2(c)に示すようにPMOS(QP1)がオンし、NMOS(QN1)がオフしている期間には、電源からの直流電圧VIN(=VDD)に基づいた負荷電流がコイルL1を介して安定化容量C0に充電されるので、中間ノード電位VMAは直流電圧VIN(=VDD)となり、PMOS(QP1)がオフしNMOS(QN1)がオンすると、中間ノード電位VMAは基準電位VSS(=GND)より若干低いレベルにまで降下した後上昇し、VSSレベルとP点にて交差し、更に上昇してVSS(=GND)を越えたレベルにまで上昇する。
【0050】
PMOS(QP1)のオフ期間におけるVMAの電圧変化は、図3に示すようになっており、PMOS(QP1)のオフ期間にNMOS(QN1)がオンした後のNMOSオン期間T2においてはVSSレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後VSSレベルを越えて上昇している。そして、PMOS(QP1)がオンしている期間T1においては、中間ノード電圧VMAはVIN(=VDD)一定を保持している。
【0051】
検出回路31は、その検出信号NOFFとして、図4(a),(b)に示すように、上記期間T2において中間ノード電位VMAが基準電位VSSレベルより低いときはハイレベル信号(H)を出力し、VSSレベルより上昇したときはローレベル信号(L)を出力する。
【0052】
出力ドライバ32は、期間T2において、図4(b)の検出信号NOFFを受けると、図2R>2(b)のパルスSLの2点鎖線にて示すパルス幅をP点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これによりNMOS(QN1)のオンする期間は短くなるが、NMOS(QN1)がオンし続けることによる中間ノードK(従って安定化容量C0)から基準電位VSS側に流れる逆方向電流によって発生する電力損失を防止できる効果が大きい。
【0053】
図5は上記検出回路31の構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチS1〜S3の切換えタイミングを示す図である。ここでは、一段のインバータ(311)を用いた例を示している。
【0054】
検出回路31は、中間ノード電位VMAの入力端6と、スイッチS1,S2と、結合コンデンサC1と、インバータ311と、スイッチS3と、ナンドゲート314と、インバータ315と、検出信号NOFFの出力端10と、を有して構成されている。インバータ311は、電源電圧VIN(=VDD)と基準電位VSSと同じ電圧を用いて駆動される。スイッチS1,S2はそれぞれ入力端A,Bを有する2入力切換えスイッチであり、スイッチS3はオンオフ切換えスイッチであってインバータ311の入出力端間に並列に接続されている。
【0055】
入力端6には中間ノード電位VMAが入力され、期間T2においてはスイッチS1,S2を介し、更に結合コンデンサC1を介してインバータ311の入力点aに供給される。このときスイッチS3は開放であるので、入力点aの信号は反転されてナンド(NAND)ゲート314の一方の入力端に入力し、もう一方の入力端9に与えられている期間T2を示すハイレベル信号との間でナンド(NAND)がとられ、さらにインバータ315を介して出力端10に検出信号NOFFとして出力される。また、期間T1においては、結合コンデンサC1の入力端はVSSレベルにされ、上記スイッチS3はショートされる。
【0056】
なお、スイッチS1は、期間T1において入力電圧VMAがVIN(=VDD)になったときにスイッチS1の出力端を介して後段に電源電圧VINの影響が及ばないようにスイッチS1の出力端をVSSレベル側にしておくために設けてある。
【0057】
また、上記のナンドゲート314,インバータ315は、期間T2においてアナログ信号VMAの変化をインバータ311で2値化した信号を更にディジタル信号化していくために付加されたゲートである。
【0058】
端子6に入力される上記中間ノード電位VMAと、端子7,8に与えられる基準電位VSSとの一方が、期間T2,T1に対応したスイッチS1,S2の切換えに応じて入力され、結合コンデンサC1の入力端に加えられることになる。
【0059】
従って、まず、期間T1においては、VSSが入力とされ、インバータ311の入出力はショートしているので、インバータ311の入力点aの実行レベルはVIN/2(=Vref)に収まっている。この状態に設定して、次に図6に示すように期間T2のタイミングで、NMOS(QN1)がオンしたところでVMAはアンダーシュートしてVSSより少し低い電圧になる。これがコンデンサC1による容量カップリングにてインバータ311の入力点aに伝送されるので、このときのインバータ311の入力点aではしきい値Vref(=VIN/2)より低い入力レベルとなり、インバータ311の反転出力はハイ(H)レベル、その後、VMAがVrefより高くなると、インバータ311の反転出力はロー(L)レベルになる。
【0060】
即ち、期間T2において、出力端子10に得られる検出信号NOFFは、VSSレベルに対するVMAの変化に応じて、Hレベル→Lレベルの変化となって検出される。
【0061】
図7は上記検出回路31のもう一つの構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチS1〜S4の切換えタイミングを示す図である。ここでは、二段のインバータ(311,312)を用いた例を示している。スイッチS1,S2は入力端A,Bを有する2入力切換えスイッチであり、スイッチS3はオンオフ切換えスイッチである。
【0062】
図7の例では、図5におけるインバータ311の後段に、結合コンデンサC2及びインバータ312と、及びインバータ313をさらに追加したものであり、インバータ312の入出力間にはスイッチS4を並列に接続している。インバータ312は、インバータ311と同様に、電源電圧VIN(=VDD)と基準電位VSSと同じ電圧を用いて駆動される。インバータ312と前述のナンドゲート314との間に接続されたインバータ313は、図5の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート314,インバータ315については、図5の場合と同様に、期間T2においてアナログ信号VMAの変化をインバータ311,312で2値化した信号を更にディジタル信号化していくために付加されたゲートである。
【0063】
従って、図7の回路は、インバータ構成を2段としてゲインを稼いだものであり、動作は図5と同様である。
【0064】
図8は上記出力ドライバ32の構成例を示す回路図である。
【0065】
図8において、出力ドライバ32は、PWM回路33からのPWM信号が入力される入力端子11と、検出回路31からの検出信号NOFF(図4(b)参照)が入力される入力端子12と、2入力のナンドゲート321と、3入力のナンドゲート322と、インバータ323,324,325,326,327と、PMOS(QP1)のゲート信号となる高周波パルスSHを出力する出力端子13と、NMOS(QN1)のゲート信号となる高周波パルスSLを出力する出力端子14と、を有して構成されている。
【0066】
図8の構成によって、出力端子13,14には、図2(a),(b)にそれぞれ示したような高周波パルスSH,SLが出力される。高周波パルスSHがローレベルからハイレベルに立ち上がった後このSHの立ち上がりから若干ディレイして高周波パルスSLがハイレベルに立ち上がることによってNMOS(QN1)がオンすると、中間ノード電位VMAは図2(c)のように電源電圧VIN(=VDD)から降下し基準電位VSSを越えてより低い電位にアンダーシュートする。そして、高周波パルスSLは、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミング(交点Pのタイミング、即ち検出信号NOFFの立下りのタイミング)でローレベルにされ、その結果、NMOS(QN1)がオフして中間ノードKとVSS側間の接続が断となる。これによって、中間ノードKからVSS側に向って電流が流れて電力が消費されるのを防ぐことができる。
【0067】
以上述べた第1の実施の形態によれば、CMOSインバータ回路において、PMOS(QP1)がオフした後、NMOS(QN1)がオンして中間ノードKの電位VMAが下降し基準電位VSSより低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位VSSまで戻って来たらそれをトリガにしてNMOS(QN1)をオフにする〔即ちNMOS(QN1)のゲート電圧をローレベルにする〕ことによって、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSレベルを越えたときに中間ノードK側からVSS側に電流が流れて電力消費するのを防止できるとともに、中間ノード電位VMAがアンダーシュートから戻って基準電位VSSレベルを越えるタイミングを所定のしきい値を有するインバータ回路を用いて高速に検出することができ、遅延なく速やかにNMOS(QN1)をオフさせることができる。従って、負荷電流が変動することによって中間ノード電位VMAがアンダーシュートから基準電位VSSレベルに戻るゼロ点位置が変動した場合(後述する)であっても、確実に中間ノード電位VMAが基準電位VSSレベルを越えるタイミングを検出でき、正確かつ高速な動作が可能となる。
【0068】
ところで、PMOS(QP1)のオフ期間におけるVMAの電圧変化の仕方は、出力端子4に接続される負荷(図示せず)の大小(即ち負荷電流の大小)に応じて相違し、負荷の大小に応じてVMAがVSSレベルと交差する点(以下、ゼロ点位置という)Pが右或いは左に移動する。即ち、図9(a)の3本の右上がりの線にて示されるようにVSSレベルと交差する電圧変化部分(期間T2)が、軽い負荷の場合は高いレベルの変化線(P1を含む線)に、重い負荷の場合には低いレベルの変化線(P2を含む線)になる。なお、P0を含む変化線は、軽負荷と重負荷の中間の負荷の場合を示している。P点における電位変化を検出した後にNMOSのゲートパルスSLの幅を制御する図1の構成では、VMAはP点以降急激に上昇する波形となる。
【0069】
従って、ゼロ点位置P(例えばP0,P1,P2)を検出して、そのゼロ点位置の検出信号NOFF’(図9(b)参照)に基づいて電流帰還信号を生成しエラーアンプ40に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置P(VSSレベルとの交差点)を検出する代わりに、図9(a)に示したPMOS(QP1)のオフ期間における時間T11,T12の比を算出することで負荷の大小を検出してもよい。
【0070】
図10は本発明の第2の実施の形態の電源回路の構成を示している。
【0071】
本実施の形態は、主要部分は図1の実施の形態と同様な構成を有しており、図1と異なる点のみ説明する。図1と同一部分には同一符号を付してある。
【0072】
図10では、負荷電流の変化を検出して、これに基づいてPWM回路に帰還をかける電流帰還制御の手段として、図1における検出回路31の検出結果〔図4(b)のNOFF〕に基づいて上述したゼロ点位置を検出する〔図9(b) の検出信号NOFF’を得る〕ことで負荷電流の大小を検出し、エラーアンプ40を介してPWM回路33に電流帰還をかけるようにしたものである。
【0073】
図10で図1と異なる点は、PMOS(QP1)のオフ期間でNMOS(QN1)がオンした時に、中間ノード電位VMAが電源電圧VIN(=VDD)から降下し基準電位VSSを越えてより低い電位にアンダーシュートし、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミング(ゼロ点位置)を検出し〔或いは、前述したように図9(a)に示したPMOS(QP1)のオフ期間における時間T11とT12の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号NOFF’を出力する検出回路31Aを設けたことと、このゼロ点位置検出信号NOFF’に基づいて負荷の大小に応じた電流帰還信号を生成する電流帰還回路50を設けたことである。これにより、図1の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【0074】
或いは、上記電流帰還回路50は、ゼロ点位置検出信号NOFF’を用いて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行う機能を有したものであっても良い。これにより、図1の電源回路は、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【0075】
更に、前記検出回路31Aは、図1における検出回路31と同じ機能をさらに備えたものであっても良い。即ち、前記検出回路31Aは、PMOS(QP1)のオフ期間でNMOS(QN1)がオンした時に、前記中間ノードKの電位VMAがVSSレベルより一旦低いレベルにアンダーシュートした後そのアンダーシュートが戻ってVSSレベルより上昇したことを検出し、検出信号NOFF(図4(b)参照)を出力する一方、中間ノード電位VMAがそのアンダーシュートから基準電位VSSに戻ったタイミングを検出し、ゼロ点位置検出信号NOFF’を出力するものであっても良い。これにより、図10の電源回路は、NMOS(QN1)のオン時に、出力ドライバ32を制御してNMOS(QN1)をオフして電力消費を抑える機能と、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能(或いは負荷電流が所定値を越えた場合にのみた電流帰還信号を生成してレギュレータ出力の変動を抑える機能)と、の両方の機能を有したものとなる。
【0076】
上記電流帰還回路50は、前記検出回路31Aからの前記ゼロ点位置検出信号NOFF’を用いてPSW/NSW信号(図12(c),(d)参照)を生成する図11に示すような第1の回路51と、そのPSW/NSW信号(図12(c),(d)参照)を用いて、負荷電流の変化を検出する図13に示すような第2の回路52とを備えて構成されている。
【0077】
図11に示す第1の回路51は、前記PWM回路33からのPWM信号(高周波パルスSHとほぼ同じ信号)を入力する入力端子15と、前記検出回路31Aからの前記ゼロ点位置検出信号NOFF’〔図9(b)参照〕を入力する入力端子16と、2つの2入力ノア(NOR)ゲート511,512と、2入力ナンドゲート513と、インバータ514と、インバータ515と、PMOS(QP1)のオフ期間の開始からゼロ点位置までの期間を示すPSW信号を出力する出力端子17と、ゼロ点位置からPMOS(QP1)のオフ期間の終了までの期間を示すNSW信号を出力する出力端子18と、を備えて構成されている。上記ノア(NOR)ゲート511,512は、互いにその出力を他のノアゲートの入力として帰還しており、R−S NORラッチを構成している。
【0078】
図12は、CMOSインバータ回路へ入力するスイッチングパルスSH,SLと、図11の回路51にて作成されるPSW/NSW信号との関係を示すタイミングチャートである。図12(a),(b)は図2(a),(b)と同様の波形を示しており、ゼロ点位置PにおいてパルスSLがローレベルに落ちた状態となっている。図12(c)はパルスSHの立ち上がり点からゼロ点位置Pまでの期間がローレベルで、その他の期間がハイレベルを有するPSW信号を示し、図12(d)はゼロ点位置PからパルスSHの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するNSW信号を示している。
【0079】
図13に示す回路52は、直流電圧VIN(=電源電圧VDD)が供給される入力端子19と、図11の回路51からのPSW信号〔図12(c)参照〕が入力する入力端子20と、図11の回路51からのNSW信号〔図12(d)参照〕が入力する入力端子21と、基準電位VSSが供給される入力端子22と、定電流回路(カレントミラー)を構成するPMOS(QP2),PMOS(QP3)と、PMOS(QP2)と共に定電流回路(カレントミラー)を構成するPMOS(QP4)と、定電流源Q0と、定電流回路(カレントミラー)を構成するNMOS(QN2),NMOS(QN4)と、上記PMOS(QP4)と上記NMOS(QN4)との間に直列に接続されたPMOS(QP5)とNMOS(QN3)で形成されたCMOSインバータと、このCMOSインバータのPMOSとNMOSの直列接続点とVSSライン間に接続された抵抗R1,コンデンサC3から成る積分回路と、この積分回路の出力を入力とし、VINラインとVSSライン間に直列に接続されたPMOS(QP6)とNMOS(QN5)で形成された出力段のCMOSインバータと、PMOS(QP6)とNMOS(QN5)の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ40に出力するための出力端子23と、を備えて構成されている。
【0080】
以上述べた第2の実施の形態によれば、図16の従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品増を防ぎ、検出用抵抗の電力損失による効率低下を防ぐことができる。
【0081】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【0082】
尚、以上述べた実施の形態では、ハイサイドトランジスタをPMOS、ローサイドトランジスタをNMOSとしたCMOS集積回路について説明したが、本発明はこれに限定されず、ハイサイド,ローサイドの両トランジスタともNMOSとしパルスSHを反転させる構成としても良く、またハイサイド,ローサイドの両トランジスタともPMOSとしパルスSLを反転させる構成としても良い。
【0083】
【発明の効果】
以上述べたように本発明によれば、CMOS集積回路を用いた同期整流方式の電源回路において、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の電源回路の構成を示す図。
【図2】図1におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャート。
【図3】図2(c)を拡大して示す拡大図。
【図4】基準電位VSS及び中間ノード電位VMAと、検出回路の検出信号NOFFとの関係を示すタイミングチャート。
【図5】検出回路の構成例を示す図。
【図6】図5における検出信号NOFFを示す図。
【図7】検出回路の他の構成例を示す図。
【図8】出力力ドライバの構成例を示す回路図。
【図9】中間ノード電圧VMAの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図10】本発明の第2の実施の形態の電源回路の構成を示す図。
【図11】図10における電流帰還回路を構成する第1の回路を示す回路図。
【図12】CMOSインバータ回路へ入力するPWM信号SH,SLと、図11の回路にて作成されるPSW/NSW信号との関係を示すタイミングチャート。
【図13】図10における電流帰還回路を構成する第2の回路を示す回路図。
【図14】従来の電源回路の構成を示す図。
【図15】図14におけるPWM信号SH,SL及び中間ノード電位VMAの変化を示すタイミングチャート。
【図16】他の従来例の電源回路の構成を示す図。
【符号の説明】
1…電源入力端子
2…基準電位入力端子
4…出力端子
31,31A…検出回路
32…出力ドライバ(PWM手段)
33…PWM回路(PWM手段)
40…エラーアンプ(誤差検出手段)
50…電流帰還回路
QP1…PMOS(Pチャンネルトランジスタ)
QN1…NMOS(Nチャンネルトランジスタ)
L1…整流用コイル
C0…安定化容量
【特許請求の範囲】
【請求項1】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位(以下、中間ノード電位)が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記CMOSインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するもので、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項2】
前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Nチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Nチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記Pチャンネルトランジスタがオンしている期間にはオンし、前記Nチャンネルトランジスタがオンしている期間にはオフする第2のスイッチと、
を具備したことを特徴とする請求項1に記載の電源回路。
【請求項3】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するPWM手段と、
を具備したことを特徴とする電源回路。
【請求項4】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給する一方、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項5】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項6】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記DC−DC変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するもので、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項7】
前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第2のスイッチと、
を具備したことを特徴とする請求項5又は6に記載の電源回路。
【請求項8】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するPWM手段と、
を具備したことを特徴とする電源回路。
【請求項9】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給する一方、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項10】
前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことを特徴とする請求項3,4,8,9のいずれか1つに記載の電源回路。
【請求項1】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位(以下、中間ノード電位)が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記CMOSインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するもので、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項2】
前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Nチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Nチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記Pチャンネルトランジスタがオンしている期間にはオンし、前記Nチャンネルトランジスタがオンしている期間にはオフする第2のスイッチと、
を具備したことを特徴とする請求項1に記載の電源回路。
【請求項3】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するPWM手段と、
を具備したことを特徴とする電源回路。
【請求項4】
電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、
前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給する一方、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項5】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項6】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記DC−DC変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するもので、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項7】
前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第2のスイッチと、
を具備したことを特徴とする請求項5又は6に記載の電源回路。
【請求項8】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給するPWM手段と、
を具備したことを特徴とする電源回路。
【請求項9】
電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するPWM信号によってオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なDC−DC変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第1の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング(以下、ゼロ点位置)を検出し、少なくともこのゼロ点位置を示す第2の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第2の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記DC−DC変換回路の各ゲートに供給する一方、前記DC−DC変換回路に供給するPWM信号のうち、前記ローサイドトランジスタのゲートに供給するPWM信号を前記検出回路の第1の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるPWM手段と、
を具備したことを特徴とする電源回路。
【請求項10】
前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことを特徴とする請求項3,4,8,9のいずれか1つに記載の電源回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2004−56982(P2004−56982A)
【公開日】平成16年2月19日(2004.2.19)
【国際特許分類】
【出願番号】特願2002−215245(P2002−215245)
【出願日】平成14年7月24日(2002.7.24)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成16年2月19日(2004.2.19)
【国際特許分類】
【出願日】平成14年7月24日(2002.7.24)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]