【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】従来の半導体装置は、チップ面積を抑制しながら内部電源電圧の変動を抑制することができなかった。
【解決手段】本発明の半導体装置は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１の電源回路ＰＷＲ０、第２の電源回路ＰＷＲ１と、第１の配線ＭＴ０２を介して第１の電源回路ＰＷＲ０から内部電源電圧ＶＤＬ０の供給を受ける第１の内部回路ＭＡ０と、第２の配線ＭＴ１２を介して第２の電源回路ＰＷＲ１から内部電源電圧ＶＤＬ１の供給を受ける第２の内部回路ＭＡ１と、第１の配線ＭＴ０２と第２の配線ＭＴ１２とを互いに接続するブロック間配線ＭＴ３と、第１の内部回路ＭＡ０と第２の内部回路ＭＡ１が同時に動作する期間の長さを制御する制御回路ＣＮＴ０、ＣＮＴ１と、を有する。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
（もっと読む）

【課題】動作するバンク数によらず安定した内部電圧をバンクに供給することが可能な半導体記憶装置を提供する。
【解決手段】所定数のバンク（Ｂ１−Ｂ４、Ｂ５−Ｂ８）の組それぞれに対して内部電源回路（１７０１，１７０３）を設ける。これらの内部電源回路の生成する内部電源電圧をセンスアンプ（ＳＡ１−ＳＡｎ、２００７）へ伝達する内部電源線（２００１Ｂ１−２００１Ｂ８）各バンクの組毎に独立に設けるとともに、各バンクのセンスアンプに対して接地電圧を伝達するセンス接地線（２００３Ｂ１−２００３Ｂ８）をバンク内においては個々独立に配置し、バンク外領域においてバンクの組各々において相互に接続する。バンクの組間ではセンス接地線は分離される。バンク内のノイズが他バンクへ伝播されるのを防止して安定に各バンクに対してセンスアンプに対して内部電圧を伝達することが可能となる。 （もっと読む）

【課題】半導体記憶装置のアクティブスタンバイ時において、内部電圧発生回路が消費する電力を低減する。
【解決手段】メモリバンクＢＡＮＫ０〜３と、４個のメモリバンクに対して１個割り当てられた第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧと、２個のメモリバンクに対して１個割り当てられた第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＲＥＩＡＣＴＤ１とを備える。第１の内部電圧発生回路は、メモリバンクＢＡＮＫ０〜３のいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩを供給し、第２の内部電圧発生回路は、対応するメモリバンクＢＡＮＫ０，１のいずれか又はＢＡＮＫ２，３のいずれかがアクティブ状態であって、且つ、バースト動作を行っている期間に内部電圧ＶＰＥＲＩを供給する。これにより、アクティブスタンバイ時における電流規格をオーバーする可能性が低減する。 （もっと読む）

本発明は、自動リフレッシュスキームを実施し、自動リフレッシュオペレーション時の電力散逸を実質的に減らすＤＲＡＭ回路に係る。実質的に不変の電源電圧の代わりにランプ電源電圧を用いてＤＲＡＭ回路内のセンス増幅器に給電して、かかるセンス増幅器に結合される２つのビット線間の電圧差を増幅する。その結果、自動リフレッシュオペレーションによって発生される熱は、実質的に不変の電源電圧によって給電される従来の自動リフレッシュオペレーションによって発生される熱の一部分に過ぎなくなる。 （もっと読む）

【課題】高速動作が可能でスタンバイ電流が低い半導体装置を提供する。
【解決手段】この半導体集積回路装置では、メモリマクロＭ１〜Ｍ６用の電源回路部Ｐ１〜Ｐ６のそれぞれに負電圧発生回路２を設けたので、負電圧ＶＮＥＧの変動に対する応答性が速くなる。また、スタンバイモード時には、メモリマクロＭ１〜Ｍ６用の負電圧供給線Ｌ１〜Ｌ６をスイッチ回路ＳＷ２〜ＳＷ６によって接続し、６つの電源回路部Ｐ１〜Ｐ６の負電圧発生回路２のうちの１つの電源回路部Ｐ１の負電圧発生回路２のみを活性化させるので、スタンバイ電流の増大を防止できる。 （もっと読む）

【課題】 第１及び第２の方向で規定されるメモリ・アレイ領域の周辺で第１の方向に設けられたセンス・アンプ領域等の回路領域内に、複数の異なる機能をもつ半導体素子を第２の方向に並べて配置することができる半導体記憶装置を提供する。
【解決手段】 第１の配線群８１の各配線は、ＢＬ方向に比較的短く延びて形成されており、各半導体素子のそれぞれに含まれるＭＯＳ８４のゲート電極８５を挟んだ各一方の電極に接続されている。第２の配線群８２の各配線は、ＷＬ方向に延びた配線を分割したような位置関係で形成されており、各半導体装置のそれぞれに対応して順に設けられている。第２の配線群８２の各配線には、第１の配線群８１に含まれる配線のうち対応する各半導体素子に接続されたものが接続されている。第３の配線群８３の各配線はＢＬ方向に延びており、第２の配線群８２の異なる配線にそれぞれ接続されている。 （もっと読む）

【課題】動作するバンク数によらず安定した内部電圧をバンクに供給することが可能な半導体記憶装置を提供する。
【解決手段】バンク（Ｂ１、Ｂ２）それぞれに対して内部電源回路（１３０１，１３０３）を設け、これらの内部電源回路の生成する内部電源電圧をセンスアンプ（ＳＡ１−ＳＡｎ、２００７）伝達する内部電源線を独立に設けるとともに、各バンクのセンスアンプに対して接地電圧を伝達するセンス接地線（２００３Ｂ１，２００３Ｂ２）をバンク内においては個々独立に配置し、バンク外領域において相互に接続する。バンク内のノイズが他バンクへ伝播されるのを防止して安定に各バンクに対してセンスアンプに対して内部電圧を伝達することが可能となる。 （もっと読む）

【課題】ピンの配置に制約が有る中でのチップの最適レイアウトの実現と、最短の時間でデバイスが適切な動作を行える電源アーキテクチャの提供。
【解決手段】本発明は、複数のアレイブロックと、複数のアレイブロックの中央に配置された複数のパッドとを具えるダイナミックランダムアクセスメモリ用の電源であって、複数のパッドの近傍に配置され、複数のアレイブロックへの供給電圧を生成するための複数の電圧源を具えている。複数の電圧源は、複数の電力増幅器を有する電圧レギュレータを具えており、少なくとも１つの電力増幅器は、複数のアレイブロックの各々と関連付けられている。複数の電圧源は、設定された出力電力レベルを達成するために、別個の又は同時の何れかの動作を行なうために複数のグループに分割された複数の電圧ポンプ回路を有する電圧ポンプを含んでいる。 （もっと読む）

【課題】大規模半導体メモリデバイスに適切に電力を供給する手段を提供する。
【解決手段】本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、基準電圧を生成する電圧基準回路と、ダイナミックランダムアクセスメモリに電力を供給するために、供給電圧を増幅する複数の電力増幅器であって、基準電圧に応答し、１よりも大きなゲインを有する複数の電力増幅器と、複数の電力増幅器を制御する制御信号を生成する制御回路と、を有している。また、本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、外部から供給された電圧から基準電圧を生成する回路と、第１バス及び第２バスで利用可能な内部供給電圧を生成するために、１単位よりも大きなゲインで基準電圧を増幅するための増幅器と、 増幅器を制御するための制御信号を生成する制御ロジックと、を有している。 （もっと読む）

【課題】必要な電力を供給するのに十分な大きさの電圧ポンプを備えると最大電力が必要とされないとき騒音等の悪影響がもたらされる。可変電圧ポンプによりこの問題を解決する。
【解決手段】本発明は、ダイナミックランダムアクセスメモリ用の電圧ポンプであって、ダイナミックランダムアクセスメモリによって生成されたクロック信号とエネーブル信号に応答して、電力を可変レベルで供給するための可変ポンプと、クロック信号を生成するためのオシレータと、オシレータ手段を制御する第１の信号を生成するためのレギュレータと、を具えている。可変ポンプは、複数の第１独立ポンプ回路と、複数の第２独立ボンプ回路とを含んでおり、各ポンプ回路は、クロック信号に応答して協同作用する実質的に同じ２つのポンプ部を含んでいる。 （もっと読む）

【課題】データ保持電流が低減された安定に動作電源電圧を供給することのできる大容量ＤＲＡＭを提供する。
【解決手段】矩形領域に分散して配置されるメモリマット（（ＭＭ♯０〜ＭＭ♯３）それぞれに対応して、内部降圧回路（ＶＤＣ０−ＶＤＣ３）を配置する。フレッシュ動作時には、１つのメモリマット（ＭＭ♯０）において複数のメモリサブアレイ（ＭＢ♯０，ＭＢ♯２，ＭＢ♯４，ＭＢ♯６）に対して同時にリフレッシュ動作を実行する。制御信号を１つのメモリマットに対してのみ駆動するだけでよく、データ保持モード時における消費電流を低減することができ、また回路動作を低速とすることにより、ピーク電流を低減することができる。また、各メモリマットに対応して内部降圧回路を分散して配置しており、効率的にマット単位で内部電源電圧供給動作を容易に制御することができる。 （もっと読む）

【課題】データ保持電流が低減された安定に動作電源電圧を供給することのできる大容量ＤＲＡＭを提供する。
【解決手段】メモリマット（ＭＭ♯ｉ；ＭＭ♯０〜ＭＭ♯３）それぞれに対応して、内部降圧回路を配置する。通常動作モードにおいては、同時に複数のメモリマットを選択状態に設定し、リフレッシュ動作時には、１つのメモリマット（ＭＭ♯i）において複数のメモリサブアレイに対して同時にリフレッシュ動作を実行する。このリフレッシュ動作時においては、内部降圧回路の供給電流を、電流駆動部においてスイッチングトランジスタ（４６ｂ）を非導通状態として低減する。 （もっと読む）