【課題】頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる２トランジスタ型のＤＲＡＭを備えた半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、を備えている。 （もっと読む）

【課題】製造プロセス、電源電圧、接合温度等の変動要因を補償して、センスアンプの動作マージンの低下を防止する。
【解決手段】階層型ビット線構造の半導体記憶装置におけるシングルエンド型のセンスアンプが、メモリセルからビット線に出力される信号を増幅する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの出力をグローバルビット線に供給する第２のＭＯＳトランジスタと、グローバルビット線電圧判定回路とを含み、第１のＭＯＳトランジスタのレプリカとグローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも第２のＭＯＳトランジスタのＯＮ／ＯＦＦタイミングあるいはグローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する。 （もっと読む）

【課題】所定の入力電位が参照電位よりも高いか低いかを判定する際の精度を向上させることが可能な半導体装置を提供する。
【解決手段】この半導体装置は、キャパシタとして機能するｎチャネルトランジスタＴｒ１およびｎチャネルトランジスタＴｒ２を備えている。そして、ｎチャネルトランジスタのソース領域およびドレイン領域の電位と、ｎチャネルトランジスタＴｒ２のソース領域およびドレイン領域の電位とをＶ_ｒｅｆ−Ｖ_ｔ−Ｖ_αからＶｃｃへ上昇させることによって、ｎチャネルトランジスタＴｒ１のゲートに入力される電位Ｖ_ｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される電位Ｖ_ｒｅｆとの電位差を拡大して、ｎチャネルトランジスタＴｒ１のゲートに入力される電位Ｖ_ｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される電位Ｖ_ｒｅｆとを比較する。 （もっと読む）

【課題】内部ブースティング電圧が要求されるワードラインに電源電圧よりも高い電圧を供給するワードラインドライバ回路及びその駆動方法を提供することにある。
【解決手段】半導体メモリ装置を構成するメモリセルのトランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路において、第１動作モードでは接地レベルを有し、第２動作モードではワードラインデコーディング回路の出力信号が電源電圧レベルに印加される入力ノードと、第１動作モードでは接地レベルを有し、第２動作モードでは電源電圧のレベルよりも一層高いレベルの電圧を前記メモリセルに連結されたワードラインに印加する出力ノードを備え、前記出力ノードに一方の電極が連結され、第２動作モードで前記出力ノードを電源電圧のレベルよりも一層高いレベルの電圧にブースティングさせる強誘電体キャパシタからなるワードラインドライバ回路。 （もっと読む）