シフトレジスタ回路およびそれを備える画像表示装置
【課題】シフトレジスタ回路の回路面積の増大を抑制しつつ、誤動作を防止して動作信頼性を向上させる。
【解決手段】シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。トランジスタＱ５は、ノードＮ１がＬレベルのときはクロック信号ＣＬＫに応じて駆動され、ノードＮ１がＨレベルのときはオフにされる。一方、トランジスタＱ９は第２クロック端子ＣＫ２のクロック信号／ＣＬＫに応じて駆動される。
【解決手段】シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。トランジスタＱ５は、ノードＮ１がＬレベルのときはクロック信号ＣＬＫに応じて駆動され、ノードＮ１がＨレベルのときはオフにされる。一方、トランジスタＱ９は第２クロック端子ＣＫ２のクロック信号／ＣＬＫに応じて駆動される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００５】
【特許文献１】特開２００６−２４３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的なシフトレジスタ回路は、その出力段に、出力端子（例えば特許文献１の図７における出力端子ＯＵＴ）とクロック端子（第一のクロック端子ＣＫ１）との間に接続する出力プルアップトランジスタ（プルアップトランジスタＴｕ）と、出力端子と基準電圧端子（電源端子ＶＳＳ）との間に接続する出力プルダウントランジスタ（プルダウントランジスタＴｄおよびプルダウン補助トランジスタＴｄＡ）とを備えている。
【０００７】
そのようなシフトレジスタ回路では、所定の入力信号（前段の出力信号ＧＯＵＴM-1）に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号（ＣＬＫ）が出力端子に伝達されることによって、出力信号が出力される。以下、特定の単位シフトレジスタが出力信号を出力する期間を、その単位シフトレジスタの「選択期間」と称する。逆に、上記の入力信号が入力されない期間（非選択期間）は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。
【０００８】
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００９】
その反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、出力プルダウントランジスタのゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が行われるため、その間出力プルダウントランジスタの駆動能力が低下する。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを出力プルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じ、問題となる。またａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。
【００１０】
特許文献１の図７の単位シフトレジスタは、非選択期間に出力プルアップトランジスタＴｕのゲート電位が上昇するのを防止するトランジスタＴ１Ａを備えている。そして非選択状態において、そのトランジスタＴ１Ａに上記の出力プルダウントランジスタＴｄＡ，Ｔｄを加えた３つのトランジスタのしきい値電圧のシフト（Ｖｔｈシフト）を軽減する技術が施されている。
【００１１】
即ち、非選択期間において、それらのゲート・ソース間電圧を一定周期でスイングさせている。具体的にはトランジスタＴｄＡ，Ｔ１Ａのゲート（ノードＹ）を、容量素子Ｃ２を介して第一のクロック端子ＣＫ１に接続させ、当該容量素子Ｃ２を介した結合により、クロック信号ＣＬＫのレベル遷移に応じてそれらのゲート電圧をスイングさせている。またトランジスタＴｄのゲートにクロック信号ＣＬＫとは位相の異なるクロック信号ＣＫＢを入力することで、当該ゲート電位もスイングさせている。この構成によれば、最終的にその３つのトランジスタ（Ｔｕ，ＴｄＡ，Ｔ１Ａ）のしきい値電圧は、それぞれのゲート電圧の振幅のほぼ中間の値になる（クロック信号ＣＬＫ，ＣＫＢのデューティ比が５０％の場合）。
【００１２】
上記のようにトランジスタＴ１Ａは、非選択期間におけるトランジスタＴｕのゲート電位の上昇を抑制するよう働きを担っている。トランジスタＴｕのドレインにはクロック信号ＣＬＫが入力されているので、トランジスタＴｕのゲート・ドレイン間のオーバラップ容量を介する結合によりクロック信号ＣＬＫの立ち上がり時にそのゲート電位が上昇しようとするためである。非選択期間にトランジスタＴｕのゲート電位が上昇して当該トランジスタＴｕがオンすると誤信号が出力されるので、トランジスタＴ１Ａがそれを抑制してこの誤動作を防止している。
【００１３】
このトランジスタＴ１Ａの効果を向上させるためには、そのオン抵抗を小さくすればよい。その手法としては第１に、容量素子Ｃ２の容量値を大きくしてトランジスタＴ１Ａをオンさせるときのゲート電位をより高くすることが考えられる。また第２に、トランジスタＴ１Ａのチャネル幅（ゲート幅）を広くすることも考えられる。しかしこれらを実施するためには、容量素子Ｃ２あるいはトランジスタＴ１Ａの形成面積をより大きく確保する必要があり、単位シフトレジスタの形成面積の増大を招く。
【００１４】
本発明は上記の課題を解決するためのものであり、シフトレジスタ回路の回路面積の増大を抑制しつつ、その誤動作を防止して動作信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るシフトレジスタ回路は、入力端子および出力端子と、互いに位相の異なるクロック信号が入力される第１および第２クロック端子と、第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、前記第２クロック端子に入力される第２クロック信号により制御され、前記第１ノードと前記入力端子との間に接続する第４トランジスタと、前記第１ノードと前記第２クロック端子との間に接続した第５トランジスタと、前記第５トランジスタの制御電極が接続する第２ノードに接続した駆動回路とを備え、前記駆動回路が、前記第１ノードが充電されていない期間は前記第２ノードのレベルを前記第１クロック信号に応じてスイングさせることで前記第５トランジスタを駆動し、前記第１ノードが充電されている期間は前記第２ノードを前記第５トランジスタがオフになるレベルに維持するものである。
【発明の効果】
【００１６】
本発明においては、駆動回路が、第１ノードが充電されていない期間は第５トランジスタを駆動することで第１ノードを低インピーダンスにし、第１ノードが充電されている期間は第５トランジスタをオフにして第１ノードの放電を防止する。第５トランジスタは第１クロックに応じて駆動される。当該第５トランジスタは第１ノードと第２クロック端子との間に接続しているので、オフになったとき制御電極が負にバイアスされ、それによりシフトしたしきい値電圧が回復する。それにより第５トランジスタのオン抵抗の上昇が抑制されるので、第５トランジスタのサイズを小さくでき、回路面積の縮小化を図ることができる。
【００１７】
また、第１ノードが充電されていない期間では、第４トランジスタと第５トランジスタとが交互に第１ノードを放電する。よってその期間に第１ノードのレベルが不要に上昇することが抑制され、誤動作が防止される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１９】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００２０】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００２１】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００２２】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２３】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２４】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２６＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２５】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２６】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００２７】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００２８】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００２９】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３０】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３１】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００３２】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。
【００３３】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３４】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３５】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・で構成されるシフトレジスタから成っている。（以下、単位シフトレジスタＳＲ1，ＳＲ2・・・を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００３６】
また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。
【００３７】
それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲの第１クロック端子ＣＫ１およびリセット端子ＲＳＴには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴからの出力信号Ｇは、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。
【００３８】
第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号Ｇが入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。
【００３９】
この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号Ｇ）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００４０】
ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。
【００４１】
図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００４２】
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。一方、トランジスタＱ２のゲートは後述する「ノードＮ２」に接続している。
【００４３】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。またノードＮ１と入力端子ＩＮとの間には、ゲートが入力端子ＩＮに接続されたトランジスタＱ３が接続している（即ち、当該トランジスタＱ３はダイオード接続されている）。ノードＮ１と第１電源端子Ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続している。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続される。一方、トランジスタＱ５のゲートはトランジスタＱ２と同様に、後述する「ノードＮ２」に接続する。
【００４４】
図３に示すトランジスタＱ６，Ｑ７は、ノードＮ１を入力端とするインバータを構成している。ここで、前述した「ノードＮ２」を当該インバータの出力端として定義する。トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートが第２電源端子Ｓ２に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。
【００４５】
トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されている。そのためトランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。このようにして、トランジスタＱ６，Ｑ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータとして動作するのである。当該インバータは、トランジスタＱ６，Ｑ７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２，Ｑ５を駆動する「プルダウン駆動回路」として機能している。
【００４６】
図３の単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。
【００４７】
簡単のため、当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ4などがこれに該当する）。さらにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のＨ（High）レベルの電位は高電位側電源電位ＶＤＤであり、Ｌ（Low）レベルの電位は低電位側電源電位ＶＳＳであるとする。また単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。また、第ｉ段目の単位シフトレジスタＳＲiの出力信号Ｇを符号Ｇiで表すことにする。
【００４８】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。図３の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルのとき、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）になるので、出力端子ＯＵＴ（出力信号Ｇn）は、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲnが接続するゲート線ＧＬnは非選択状態にある。
【００４９】
その状態から、単位シフトレジスタＳＲnの入力端子ＩＮに入力される前段の出力信号Ｇn-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、トランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が充分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ充分低いため、ノードＮ１のレベルは上昇する。
【００５０】
それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベルの状態（以下「セット状態」と称す）では、ノードＮ２はＬレベルになるので、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。その後、前段の出力信号Ｇn-1はＬレベルに戻るが、トランジスタＱ３がオフになるのでノードＮ１はフローティング状態（高インピーダンス状態）でＨレベルに保たれ、セット状態が維持される。
【００５１】
このセット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるため、次いで第１クロック端子ＣＫ１のクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルは特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。
【００５２】
従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。それにより、出力信号Ｇnのレベルはクロック信号ＣＬＫ１のレベルに追随して素早く変化することができる。またトランジスタＱ１のゲート・ソース間電圧が充分大きければ、トランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失は生じず、出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルにまで上昇する。よって出力信号Ｇnは、クロック信号ＣＬＫ１がＨレベルの期間だけＨレベルになり、ゲート線ＧＬnを活性化して選択状態にする。そして、クロック信号ＣＬＫ１がＬレベルに戻ると、それに追随して出力信号Ｇnも素早くＬレベルになり、ゲート線ＧＬnは放電され非選択状態に戻る。
【００５３】
その後、リセット端子ＲＳＴのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルのリセット状態に戻る。応じて、トランジスタＱ７がオフになり、ノードＮ２はＨレベルになる。即ち単位シフトレジスタＳＲnは上記の初期状態に戻る。
【００５４】
なおリセット状態では、ノードＮ２がＨレベルになりトランジスタＱ５がオンするため、ノードＮ１は低インピーダンスでＬレベルに維持される。それによって非選択期間にノードＮ１のレベルが上昇することが防止される。つまりトランジスタＱ５は、特許文献１の図７の例におけるトランジスタＴ１Ａに相当している。
【００５５】
以上の動作をまとめると、単位シフトレジスタＳＲnは、入力端子ＩＮに信号（スタートパルスＳＰまたは前段の出力信号Ｇn-1）が入力されない間はリセット状態にあり、トランジスタＱ１がオフ、トランジスタＱ２がオンを維持するため、出力端子ＯＵＴ（ゲート線ＧＬn）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタＳＲnはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、第１クロック端子ＣＫ１の信号（クロック信号ＣＬＫ１）がＨレベルになる期間、出力信号ＧnがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（クロック信号ＣＬＫ３）が入力されると、元のリセット状態に戻る。
【００５６】
このように動作する複数の単位シフトレジスタＳＲが、図２のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇが、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期してシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される（図４のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００５７】
上の例では、複数の単位シフトレジスタＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。
【００５８】
この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、各単位シフトレジスタＳＲの入力端子ＩＮには、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタＳＲ1の入力端子ＩＮには、スタートパルスＳＰが入力信号として入力される。
【００５９】
この場合におけるクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタＳＲの第１クロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その後段（この例では次段）の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。
【００６０】
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を説明する。ここでも、第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。簡単のため、当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位はＶＤＤであり、Ｌ（Low）レベルの電位はＶＳＳであるとする。
【００６１】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。このときノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。
【００６２】
その状態から、前段の出力信号Ｇn-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、それが当該単位シフトレジスタＳＲnの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。
【００６３】
そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧だけ昇圧される。従って、出力信号Ｇnのレベルは第１クロック端子ＣＫ１のレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号ＧnもＨレベルになってゲート線ＧＬnが活性化される（選択状態になる）。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号ＧnもＬレベルに戻り、ゲート線ＧＬnは非選択状態に戻る。
【００６４】
出力信号Ｇnが単位シフトレジスタＳＲn+1に伝達された後、次段の出力信号Ｇn+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタＳＲnはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。
【００６５】
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタＳＲの動作は、リセット端子ＲＳＴに入力される信号が前段の出力信号Ｇn-1であることを除けば図２のように構成した場合とほぼ同じである。
【００６６】
このように動作する複数の単位シフトレジスタＳＲが、図５のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される（図６のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００６７】
但し、図５の構成では、各単位シフトレジスタＳＲは、リセット端子ＲＳＴに次段の単位シフトレジスタＳＲの出力信号Ｇn+1が入力されるので、次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００６８】
ここで、先に述べた従来の単位シフトレジスタＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタＳＲを構成する各トランジスタはａ−Ｓｉ ＴＦＴであるとする。
【００６９】
図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタＳＲ1のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスＳＰあるいは前段の出力信号Ｇn-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐにリセット端子ＲＳＴの信号（次段の出力信号Ｇn+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまりトランジスタＱ２およびトランジスタＱ５のゲートは、約１フレーム期間継続的（直流的）に正バイアスされる。よって単位シフトレジスタＳＲがａ−Ｓｉ ＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。
【００７０】
リセット状態におけるトランジスタＱ５の駆動能力が低下すると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因してノードＮ１に生じたノイズ等による電荷を素早く放電することができず、ノードＮ１のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタＱ１の抵抗値が下がり、クロック信号ＣＬＫがＨレベルになったときに不要に出力端子ＯＵＴに電荷が供給されるようになる。さらにこのときトランジスタＱ２の駆動能力が低下していると、ノイズにより生じた出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇する。つまり、非選択状態にあるべきゲート線を選択状態にする誤信号としての出力信号Ｇが発生するという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。
【００７１】
特許文献１の駆動方法を用いてトランジスタＱ２，Ｑ５のゲート電位をスイングさせればこの誤動作の発生を低減させることが可能である。即ち、非選択期間のトランジスタＱ２，Ｑ５のゲートに容量素子を介して第１クロック端子ＣＫ１のクロック信号を入力すればよい。しかしその手法を用いたとき、トランジスタＱ５の効果を向上させるためには、トランジスタＱ５あるいはそのゲートに接続させる容量素子の形成面積をより大きく確保する必要があり、単位シフトレジスタＳＲの形成面積の増大が懸念される。またトランジスタＱ２についても同様である。以下、この問題を解決可能である、本発明に係るシフトレジスタ回路について説明する。
【００７２】
図７は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。以下の各実施の形態において、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタである。そして以下の説明では、それらは全てＮチャネル型トランジスタ（Ｎ型ＴＦＴ）であるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。但し本発明は、Ｐ型トランジスタで構成された単位シフトレジスタＳＲに対しても適用可能である。Ｐ型トランジスタの場合は、ゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。
【００７３】
図７のように、当該単位シフトレジスタＳＲは、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とを有している。即ちトランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２は、第１電源端子Ｓ１の電位（低電位側電源電位ＶＳＳ）を出力端子ＯＵＴへ供給することで、出力端子ＯＵＴを放電するものである。ここでもトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義するる。一方、トランジスタＱ２のゲートは後述する「ノードＮ２」に接続している。
【００７４】
トランジスタＱ１のゲート・ソース間、すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００７５】
ノードＮ１と入力端子ＩＮとの間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続している（つまりトランジスタＱ３はダイオード接続されている）。ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続している。以上の構成は図３に示した従来の単位シフトレジスタＳＲと同様である。
【００７６】
図３に示した従来の単位シフトレジスタＳＲは、トランジスタＱ２，Ｑ５を駆動する「プルダウン駆動回路」としてレシオ型のインバータ（図３のトランジスタＱ６，Ｑ７）を有していたが、図７の単位シフトレジスタＳＲはそれに代えて、容量素子Ｃ２およびトランジスタＱ７から成る容量性負荷型のインバータを備えている。但し、当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源として供給される点で、通常のものとは異なる。ここで、前述した「ノードＮ２」を当該インバータの出力端として定義する。
【００７７】
上記インバータにおいて、トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートは当該インバータの入力端であるノードＮ１に接続される。即ちトランジスタＱ７は、ノードＮ１がＨレベルのときにオンしてノードＮ２を放電するものである。また容量素子Ｃ２は、ノードＮ２と第１クロック端子ＣＫ１との間に接続される。容量素子Ｃ２は、当該インバータの負荷としてだけでなく、第１クロック端子ＣＫ１のクロック信号をノードＮ２に結合させる結合容量としても機能する。
【００７８】
また図７の単位シフトレジスタＳＲは、第１クロック端子ＣＫ１とは別のクロック信号が入力される第２クロック端子ＣＫ２を有している。第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１のものとは位相の異なる（活性期間（Ｈレベルになる期間）が重ならない）クロック信号が入力される。例えば図５のように、単位シフトレジスタＳＲがクロック信号ＣＬＫ，／ＣＬＫの２相クロックを用いて駆動される場合、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力される。逆に第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号ＣＬＫが入力される。
【００７９】
本実施の形態に係る単位シフトレジスタＳＲも、図３の回路と同様に、ゲートがインバータの出力端（ノードＮ２）に接続され、ノードＮ１を放電するトランジスタＱ５を有している。図７のトランジスタＱ５も、図３のものと同様に、非選択期間におけるノードＮ１のレベル上昇を防止するよう動作するものである（詳細は後述する）。但し、図３ではトランジスタＱ５はノードＮ１と第１電源端子Ｓ１との間に接続されていたが、本実施の形態ではそれをノードＮ１と第２クロック端子ＣＫ２との間に接続させている点で異なっている。
【００８０】
さらに、本実施の形態の単位シフトレジスタＳＲは、出力端子ＯＵＴと第１電源端子Ｓ１との間にトランジスタＱ２に並列に接続するトランジスタＱ８と、ノードＮ１と入力端子ＩＮとの間にトランジスタＱ３に並列に接続するトランジスタＱ９とを備えている点でも、図３の構成と異なっている。トランジスタＱ８，Ｑ９のゲートは、共に第２クロック端子ＣＫ２に接続される。
【００８１】
以下、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。図７の単位シフトレジスタＳＲも、上に示した図２および図５のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図５のように接続してゲート線駆動回路３０を構成している場合の動作を示す。
【００８２】
ここでも第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。図８は、第ｎ段目の単位シフトレジスタＳＲn、その前段（第ｎ−１段）の単位シフトレジスタＳＲn-1およびその後段（第ｎ＋１段）の単位シフトレジスタＳＲn+1の接続関係を表した回路図である。また図９は、単位シフトレジスタＳＲnの動作を説明するためのタイミング図であり、第ｎ段の単位シフトレジスタＳＲnが、ゲート線ＧＬnの選択期間に出力信号ＧnをＨレベルにし、非選択期間にＬレベルに維持するメカニズムが示されている。以下、図８および図９を参照して、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。
【００８３】
簡単のため、単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、単位シフトレジスタＳＲn-1，ＳＲn+1の第１クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力されるものとして説明を行う。また第ｉ段目の単位シフトレジスタＳＲiの出力端子ＯＵＴからの出力信号Ｇを符号Ｇiで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルのレベルは互いに等しいと仮定し、そのＨレベルの電位は高電位側電源電位ＶＤＤであり、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００８４】
まず単位シフトレジスタＳＲnの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。また、単位シフトレジスタＳＲnの第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）および出力端子ＯＵＴ（出力信号Ｇn）の何れもＬレベルであるとする。
【００８５】
図９を参照し、時刻ｔ1で前段（単位シフトレジスタＳＲn-1）の出力信号Ｇn-1がＨレベルになったとする。するとトランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。即ち単位シフトレジスタＳＲnはセット状態になる。
【００８６】
当該時刻ｔ1ではクロック信号／ＣＬＫもＨレベルになるのでＱ９もオンになる。よってノードＮ１は、トランジスタＱ３だけでなくトランジスタＱ９によっても充電されることになる。但し、後述のようにトランジスタＱ９の駆動能力はトランジスタＱ３に比べて低く設定されており、ノードＮ１の充電にはトランジスタＱ９は実質的に殆ど寄与しない。なお、この直前にクロック信号ＣＬＫがＬレベルになったときノードＮ２はＬレベルになっており、トランジスタＱ５はオフ状態にある。そのためクロック信号／ＣＬＫがＨレベルになっても、時刻ｔ1においてノードＮ１がトランジスタＱ５を通して充電されることはない。
【００８７】
このようにしてノードＮ１がＨレベルになると、トランジスタＱ１，Ｑ７がオンする。またクロック信号／ＣＬＫがＨレベルになったことによりトランジスタＱ８もオンする。従って、出力端子ＯＵＴおよびノードＮ２共に低インピーダンスのＬレベルになる。
【００８８】
続いて時刻ｔ2でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ８，Ｑ９はオフになる。同時に前段の出力信号Ｇn-1もＬレベルになるのでトランジスタＱ３もオフとなる。このときノードＮ２およびリセット端子ＲＳＴ（次段の出力信号Ｇn+1）はＬレベルであり、トランジスタＱ４，Ｑ５はオフしているため、ノードＮ１は高インピーダンス（フローティング状態）でＨレベル（ＶＤＤ−Ｖｔｈ）に保持される。
【００８９】
そして時刻ｔ3でクロック信号ＣＬＫがＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、出力信号Ｇnのレベルが上昇する。出力信号Ｇnのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１が昇圧される。この結果トランジスタＱ１は非飽和領域で動作することになり、出力信号Ｇnのレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤまで上昇する。つまりゲート線ＧＬnが選択状態になる。
【００９０】
クロック信号ＣＬＫがＨレベルになると容量素子Ｃ２およびトランジスタＱ７から成るインバータが活性化されるが、その入力端であるノードＮ１がＨレベルであるので、出力端であるノードＮ２はＬレベルから変化はない。但し厳密には、クロック信号ＣＬＫの立ち上がり時（時刻ｔ3）に、容量素子Ｃ２を介した結合によりノードＮ２のレベルも上昇しようとする（図９参照）。しかしトランジスタＱ７がオンしているため、その上昇は小さく且つ瞬時的なものである。従って、そのノードＮ２のレベル上昇によってトランジスタＱ２，Ｑ５がオンしたとしても、ノードＮ１および出力端子ＯＵＴのレベル低下は殆ど無い。
【００９１】
そして時刻ｔ4でクロック信号ＣＬＫがＬレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、出力信号Ｇnはクロック信号ＣＬＫに追随してＬレベル（≒ＶＳＳ）になる。つまりゲート線ＧＬn（単位シフトレジスタＳＲn）の選択期間が終了する。また出力信号Ｇnの立ち下がりに応じて、ノードＮ１のレベルも低下して昇圧される前のレベル（ＶＤＤ−Ｖｔｈ）に戻る。
【００９２】
クロック信号ＣＬＫがＬレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータが非活性になり、その出力端であるノードＮ２はＬレベルに維持される。但し厳密には、クロック信号ＣＬＫの立ち下がり時に、容量素子Ｃ２を介した結合によってノードＮ２のレベルはＶＳＳ以下に引き下げられる。しかしトランジスタＱ７がオンに保たれているため、ノードＮ２のレベルはすぐにＶＳＳに戻る。このノードＮ２に発生する瞬時的な負の電圧は、単位シフトレジスタＳＲの動作に何ら影響を与えない。
【００９３】
そして時刻ｔ5でクロック信号／ＣＬＫがＨレベルになると、それと同時に次段（単位シフトレジスタＳＲn+1）の出力信号Ｇn+1がＨレベルになる（つまりゲート線ＧＬn+1が選択状態になる）。応じて当該単位シフトレジスタＳＲnのリセット端子ＲＳＴがＨレベルになり、トランジスタＱ４がオンになる。その結果ノードＮ１は、トランジスタＱ４を通して放電されてＬレベル（ＶＳＳ）になる。即ち単位シフトレジスタＳＲnはリセット状態に戻る。
【００９４】
ノードＮ１は容量素子Ｃ２およびトランジスタＱ７から成るインバータの入力端であるが、このとき当該インバータは非活性であるので、出力端であるノードＮ２はＬレベルから変化しない。よってトランジスタＱ５はオフに維持される。このためクロック信号／ＣＬＫがＨレベルにされても、このときトランジスタＱ５を通してＮ１は充電されない。
【００９５】
但し厳密には、トランジスタＱ５にはオフ電流（リーク電流）に起因してノードＮ１に若干の電荷が流れ込む。しかしクロック信号／ＣＬＫがＨレベルになっているのでトランジスタＱ９がオンしており、トランジスタＱ５から流れ込んだノードＮ１の電荷は、トランジスタＱ９を通して前段（単位シフトレジスタＳＲn-1）の出力端子ＯＵＴへ放出される。このとき前段の単位シフトレジスタＳＲn-1では、出力端子ＯＵＴがトランジスタＱ２を通して低インピーダンスのＬレベルになっている。よって前段の出力端子ＯＵＴに放出された電荷は、そのトランジスタＱ２を通して第１電源端子Ｓ１へ放出される。よってノードＮ１は低インピーダンスでＬレベルに維持される。
【００９６】
一方、単位シフトレジスタＳＲnでは、クロック信号／ＣＬＫがＨレベルになるとトランジスタＱ８がオンするため、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
【００９７】
そして時刻ｔ6でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ８，Ｑ９がオフし、ノードＮ１および出力端子ＯＵＴはそれぞれ高インピーダンスのＬレベルになる。
【００９８】
時刻ｔ7でクロック信号ＣＬＫがＨレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータが活性化される。このときその入力端であるノードＮ１はＬレベルなので、出力端であるノードＮ２はＨレベルになる。つまり、ノードＮ１がＬレベルのためトランジスタＱ７はオフしており、クロック信号ＣＬＫの立ち上がり時に容量素子Ｃ２を介する結合によってノードＮ２がＨレベルにされる。ノードＮ２がＨレベルになるとトランジスタＱ５がオンになるが、このときクロック信号／ＣＬＫはＬレベルであるので、ノードＮ１は低インピーダンスのＬレベルになる。またトランジスタＱ２がオンになるので出力端子ＯＵＴも低インピーダンスのＬレベルになる。
【００９９】
但し厳密には、時刻ｔ7のクロック信号ＣＬＫの立ち上がりの際、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、ノードＮ１のレベルが上昇しようとする（図９参照）。つまり時刻ｔ7では、ノードＮ１とノードＮ２とがほぼ同時に上昇しようとする。しかしトランジスタＱ５のオン抵抗はトランジスタＱ７よりも充分低く設定されており、またノードＮ１に付随する容量成分（容量素子Ｃ１やトランジスタＱ１のゲート・ソース間のオーバラップ容量等）が比較的大きいため、ノードＮ１よりもノードＮ２の方が強力に（高速且つ大きく）上昇する。その結果、ノードＮ１がＬレベル、ノードＮ２がＨレベルとなるのである。
【０１００】
このときのノードＮ２のＨレベルの電位をＶＨとすると、それは次の式（１）で表される。
【０１０１】
ＶＨ＝（ＶＤＤ−ＶＳＳ）・Ｃ２／（Ｃ２＋ＣＮ２） …（１）
【０１０２】
（１）式において、ＶＤＤ−ＶＳＳはクロック信号ＣＬＫの振幅を表しており、Ｃ２は容量素子Ｃ２の容量値、ＣＮ２はノードＮ２に存在する寄生容量値である。ノードＮ２に存在する寄生容量値（ＣＮ２）は、例えばトランジスタＱ２，Ｑ５のゲート容量や、ノードＮ２の配線容量等の合計値である。
【０１０３】
そして時刻ｔ8でクロック信号ＣＬＫがＬレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータは非活性になる。即ち、当該インバータの入力端であるノードＮ１はＬレベルのままであるが、出力端であるノードＮ２は容量素子Ｃ２を介する結合によってＬレベルになる。
【０１０４】
なお時刻ｔ8におけるクロック信号ＣＬＫの立ち下がりの際、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、ノードＮ１は比較的大きく負のレベルに低下する。それによりゲート電位がＶＳＳであるトランジスタＱ３，Ｑ４，Ｑ５，Ｑ９はオンし、低下したノードＮ１のレベルはトランジスタＱ３，Ｑ４，Ｑ５，Ｑ９のドレイン電位（ＶＳＳ）に向かって上昇する。
【０１０５】
また時刻ｔ8でノードＮ２がＬレベルになるとトランジスタＱ２，Ｑ５がオフになる。そのためノードＮ１および出力端子ＯＵＴは高インピーダンスのＬレベルになる。但し、その直後の時刻ｔ9でクロック信号／ＣＬＫがＨレベルになりトランジスタＱ８，Ｑ９がオンになるため、ノードＮ１および出力端子ＯＵＴはすぐに低インピーダンスのＬレベル（ＶＳＳ）にされる。
【０１０６】
時刻ｔ9ではトランジスタＱ５はオフ状態であるが、クロック信号／ＣＬＫがＨレベルになるので、光エネルギーあるいは熱エネルギーに起因してオフ電流（リーク電流）が発生し、当該トランジスタＱ５を通してノードＮ１に電荷が供給されることが懸念される。しかし本実施の形態では、このときトランジスタＱ９がオンになるので、当該オフ電流によるノードＮ１のレベル上昇は防止されている。トランジスタＱ９は、このときのトランジスタＱ５のオフ電流による電荷をノードＮ１から前段の出力端子ＯＵＴへと放電している。トランジスタＱ９は、最低限このオフ電流を放電可能な駆動能力を有しているれば足りるので、その寸法（ゲート幅）は小さくて済む。
【０１０７】
そして時刻ｔ10でクロック信号／ＣＬＫがＬレベルになると、時刻ｔ6のときと同様にトランジスタＱ８，Ｑ９がオフし、ノードＮ１および出力端子ＯＵＴはそれぞれ高インピーダンスでＬレベルになる。但しその直後の時刻ｔ11に、クロック信号ＣＬＫがＨレベルになるので時刻ｔ7のときと同様に、トランジスタＱ２，Ｑ５がオンになり、ノードＮ１および出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
【０１０８】
これ以降は、次に再び第１入力端子ＩＮ１に前段の出力信号Ｇn-1が入力されるまで（即ち、次フレームの選択期間まで）、上記の時刻ｔ7〜時刻ｔ11の動作が繰り返される。
【０１０９】
以上の動作を概念的に説明する。単位シフトレジスタＳＲnに前段の出力信号Ｇn-1が入力されて、当該単位シフトレジスタＳＲが選択期間に移行するときには、クロック信号ＣＬＫはＬレベルである。つまり容量素子Ｃ２およびトランジスタＱ７から成るインバータは非活性であり、その出力端であるノードＮ２はＬレベルであるので、トランジスタＱ５はオフしている。そのためノードＮ１は、トランジスタＱ３，Ｑ９を通してＨレベルに充電される（即ち単位シフトレジスタＳＲnはセット状態になる）（時刻ｔ1〜ｔ2）。
【０１１０】
そして前段の出力信号Ｇn-1がＬレベルに戻り、クロック信号ＣＬＫがＨレベルになると、上記インバータが活性化される（時刻ｔ2〜ｔ3）。但しその入力端であるノードＮ１はＨレベルであるので、出力端であるノードＮ２はＬレベルのままであり、トランジスタＱ５はオフに維持される。またトランジスタＱ２，Ｑ３，Ｑ４，Ｑ８，Ｑ９もオフしているので、クロック信号ＣＬＫがＨレベルをとる間、ノードＮ１が昇圧されると共に、出力端子ＯＵＴ（出力信号Ｇn）がＨレベルになる（時刻ｔ3〜ｔ4）。
【０１１１】
出力信号ＧnがＬレベルに戻ると、続いて次段の出力信号Ｇn+1がＨレベルになる。するとトランジスタＱ４がオンしてノードＮ１をＬレベルにする（即ち単位シフトレジスタＳＲnはセット状態になる）。これにより、単位シフトレジスタＳＲnの選択期間が終了する（時刻ｔ4〜ｔ5）。
【０１１２】
次段の出力信号Ｇn+1がＬレベルに戻った後の非選択期間（時刻ｔ6以降）では、ノードＮ１がＬレベルであるので、クロック信号ＣＬＫにより上記インバータが活性化する毎にノードＮ２はＨレベルになる。従って非選択期間では、トランジスタＱ２，Ｑ５は、クロック信号ＣＬＫに同期して出力端子ＯＵＴおよびノードＮ１を放電する。またトランジスタＱ８，Ｑ９は、クロック信号／ＣＬＫに同期して、出力端子ＯＵＴおよびノードＮ１を放電する。
【０１１３】
つまり非選択期間のノードＮ１は、トランジスタＱ５，Ｑ９によって交互に放電されるので、非選択期間の殆どの期間、低インピーダンスのＬレベルになる。よってノードＮ１のレベル上昇は抑制され、非選択期間にトランジスタＱ１が不要にオンすることによる誤信号の発生が防止される。同様に非選択期間の出力端子ＯＵＴは、トランジスタＱ２，Ｑ８により交互に放電されるので、非選択期間の殆どの期間、低インピーダンスのＬレベルになる。それにより、非選択期間における出力端子ＯＵＴのレベルの上昇が抑えられ、誤信号の発生をより確実に防止できる。
【０１１４】
また本実施の形態においては、トランジスタＱ５は、クロック信号ＣＬＫ（第１クロック端子ＣＫ１のクロック信号）に同期してオンするが、そのソースには、クロック信号ＣＬＫとは逆相のクロック信号／ＣＬＫ（第２クロック端子ＣＫ２のクロック信号）が入力される。よって、クロック信号ＣＬＫがＬレベルになってトランジスタＱ５がオフしたときには、そのソースはＨレベルになる。つまりゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ５のしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ５のＶｔｈシフトが緩和され、当該トランジスタＱ５のオン抵抗の上昇が抑制されるという効果が得られる。言い換えれば、従来よりも（例えば特許文献１の図７のトランジスタＴ１Ａや本明細書の図３のトランジスタＱ５よりも）、トランジスタＱ５のゲート幅を狭くすることが可能になる。
【０１１５】
さらに、トランジスタＱ５のゲート幅を狭くすることでゲート容量が小さくなると、当該ゲートの充電が容易になる。よって、容量素子Ｃ２の容量値を小さく設定することも可能になる。つまり容量素子Ｃ２の形成面積を小さくすることも可能になる。従って、単位シフトレジスタＳＲの回路面積の縮小化に寄与できる。
【０１１６】
なお上記のように、トランジスタＱ９はトランジスタＱ５のオフ電流（リーク電流）を放電可能な程度の駆動能力を有していれば足りるので、トランジスタＱ９を設けることによる回路面積の増大は殆ど伴わない。
【０１１７】
＜実施の形態２＞
実施の形態１（図７）の単位シフトレジスタＳＲを、図５のように接続して駆動する場合、例えば第ｎ段目の単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力されていれば、その次段（単位シフトレジスタＳＲn+1）の第１クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力される。
【０１１８】
そのため、単位シフトレジスタＳＲnのリセット端子ＲＳＴには、クロック信号／ＣＬＫの活性化と同じタイミングで次段の出力信号Ｇn+1が入力されることとなる。つまり、トランジスタＱ４がオンするタイミングは、トランジスタＱ９がオンするタイミングに含まれる。また次段の出力信号Ｇn+1が入力されるときは、前段の出力信号Ｇn-1はＬレベルであるので、そのときトランジスタＱ９はトランジスタＱ４と同様にノードＮ１を放電する動作をしている。但し、実施の形態１においてトランジスタＱ９はトランジスタＱ４より小さいサイズで形成されるため、実際にはノードＮ１の放電にはあまり寄与していない。
【０１１９】
図１０は実施の形態２に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図７の回路構成に対し、トランジスタＱ４を省略したものである。上記のようにトランジスタＱ９はトランジスタＱ４と同様にノードＮ１を放電することができるので、本実施の形態ではトランジスタＱ９にトランジスタＱ４の機能を含ませている。またトランジスタＱ９のみでノードＮ１を充分高速に放電できるように、トランジスタＱ９のサイズは実施の形態１におけるトランジスタＱ４と同じ程度に設定している。
【０１２０】
本実施の形態によれば、実施の形態１で必要であった、トランジスタＱ４のソースに低電位側電源電位ＶＳＳを供給するための配線や、そのゲートに次段の出力信号Ｇを入力するため配線が不要になる。よってその分だけ回路面積を削減することができる。但し、ゲートにクロック信号／ＣＬＫが入力されるトランジスタＱ９のサイズが大きくなるため、消費電力が増加する恐れがあることに留意すべきである。
【０１２１】
＜実施の形態３＞
図１１は実施の形態３に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図７の回路構成に対し、トランジスタＱ２のソースを第２クロック端子ＣＫ２に接続させ、またトランジスタＱ８のソースを第１クロック端子ＣＫ１に接続させている。
【０１２２】
実施の形態１で説明したように、トランジスタＱ２は第１クロック端子ＣＫ１のクロック信号の活性化タイミングでオンし、トランジスタＱ８は第２クロック端子ＣＫ２の活性化タイミングでオンになる。よって図１１のトランジスタＱ２では、そのゲート（ノードＮ２）がＬレベルになってオフしたとき、そのソース（第２クロック端子ＣＫ２）はＨレベルになる。またトランジスタＱ８においては、そのゲート（第２クロック端子ＣＫ２）がＬレベルになってオフしたとき、そのソース（第１クロック端子ＣＫ１）はＨレベルになる。
【０１２３】
つまりトランジスタＱ２，Ｑ８は、それぞれオフになったときにゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ２，Ｑ８のＶｔｈシフトが緩和され、それらのオン抵抗の上昇が抑制される。従って、実施の形態１の場合よりもトランジスタＱ２，Ｑ８のゲート幅を狭くでき回路面積を縮小化することができる。また、トランジスタＱ２，Ｑ８に低電位側電源電位ＶＳＳを供給するための配線も不要になる点でも回路面積の縮小化に寄与できる。
【０１２４】
なお上記の実施の形態２は、本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。即ち、トランジスタＱ９にトランジスタＱ４の機能を含ませ（トランジスタＱ９をトランジスタＱ４と同等のサイズにする）、トランジスタＱ４を省略してもよい。
【０１２５】
＜実施の形態４＞
図１２は、実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態の単位シフトレジスタＳＲは、特許文献１の図１１と同様に、２つの出力端子ＯＵＴ，ＯＵＴＤを有している。
【０１２６】
出力端子ＯＵＴＤと第１クロック端子ＣＫ１との間には、ゲートがノードＮ１に接続したトランジスタＱ１Ｄが接続する。出力端子ＯＵＴＤと第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ１Ｄと、ゲートが第２クロック端子ＣＫ２に接続したトランジスタＱ８とが並列に接続する。つまりトランジスタＱ１Ｄは、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴＤに供給するトランジスタであり、トランジスタＱ２Ｄ，Ｑ８Ｄは出力端子ＯＵＴＤを放電するトランジスタである。
【０１２７】
図１２から分かるように、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは、第１クロック端子ＣＫ１と第１電源端子Ｓ１との間に並列に接続している。さらに、トランジスタＱ１，Ｑ１Ｄはゲートが互いに接続しており、トランジスタＱ２，Ｑ２Ｄもゲートが互いに接続しており、トランジスタＱ８，Ｑ８Ｄもゲートが互いに接続している。よって、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは互いに同じように動作し、その結果、出力端子ＯＵＴ，ＯＵＴＤからは、理論的に同じ波形の信号が出力されることとなる。以下、出力端子ＯＵＴＤを「キャリー信号出力端子ＯＵＴＤ」と称し、それからの出力される信号を「キャリー信号ＧＤ」と称する。
【０１２８】
図１３は、実施の形態４の単位シフトレジスタＳＲにより構成されるゲート線駆動回路３０（多段のシフトレジスタ）の構成を示す図である。
【０１２９】
同図の如く、各段の入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤに接続される。即ち、第２段目以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段のキャリー信号ＧＤが入力される。また、各段のリセット端子ＲＳＴは、自身の次段の出力端子ＯＵＴに接続されている。即ち、第２段目以降のリセット端子ＲＳＴにはその次段の出力信号Ｇが入力される。従って、各段の出力端子ＯＵＴは、自己の前段およびゲート線ＧＬに接続しているが、自己の次段へは接続されていない。
【０１３０】
一般に表示装置のゲート線は大きな負荷容量となるため、それに入力される出力信号Ｇの立ち上がり速度が遅くなりやすい。図５のように、出力信号Ｇが自己の後段の入力端子ＩＮに入力される場合、出力信号Ｇの立ち上がり速度が遅くなると、各段のトランジスタＱ１のゲート（ノードＮ１）を充分高いレベルまで充電するのに時間がかかるようになる。その結果、各単位シフトレジスタの動作の高速化が困難になり、ゲート線駆動回路の動作の高速化、ひいては表示装置の高解像度化の妨げとなる。
【０１３１】
それに対し本実施の形態では、各段の入力端子ＩＮに入力する信号として、ゲート線を駆動するため出力信号Ｇとは別の回路により生成したキャリー信号ＧＤが用いられる。よって負荷容量としてのゲート線ＧＬの影響により出力信号Ｇの立ち上がり速度が遅くなることはあっても、それはキャリー信号ＧＤの立ち上がり速度には影響しない。従って、各段におけるノードＮ１の充電速度の低下が防止されゲート線駆動回路３０の動作の高速化に寄与できる。
【０１３２】
上記のように本実施の形態では、各段のリセット端子ＲＳＴにはその次段の出力信号Ｇが入力される構成とした。この場合、各段のリセット端子ＲＳＴに、遅延が生じた信号が入力される可能性があるが、単位シフトレジスタＳＲをリセット状態にする速度は比較的遅くてもよいため問題とはならない。また各段のリセット端子ＲＳＴに次段のキャリー信号ＧＤを入力しても動作可能であるが、そうすると各段のキャリー信号出力端子ＯＵＴＤにかかる負荷が増加するため、キャリー信号に遅延が生じて本実施の形態の効果が小さくなるため好ましくない。
【０１３３】
なお、本実施の形態の効果が得られなくなるが、図１２の回路構成であれば、図５のように各段の入力端子ＩＮを出力端子ＯＵＴに接続させても動作させることができる（つまりキャリー信号出力端子ＯＵＴＤを使用しなくても動作可能である）。この点は、後述する実施の形態５の回路（図１４）とは異なる（詳細は実施の形態５にて説明する）。
【０１３４】
なお本実施の形態に対しても実施の形態２を適用することが可能である。つまり図１２の回路において、トランジスタＱ８のサイズを大きく設定してトランジスタＱ４を省略してもよい。また実施の形態３を適用し、トランジスタＱ２のソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８のソースを第１クロック端子ＣＫ１に接続させてもよい。実施の形態３の技術はトランジスタＱ２Ｄ、Ｑ８Ｄに対しても適用可能である。即ち、トランジスタＱ２Ｄのソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８Ｄを第１クロック端子ＣＫ１に接続させてもよい。
【０１３５】
＜実施の形態５＞
図１４は実施の形態５に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１２の回路に対し、トランジスタＱ２を省略している。
【０１３６】
トランジスタＱ２が無い場合、クロック信号／ＣＬＫがＨレベルのとき以外は出力端子ＯＵＴが高インピーダンスとなる。そのため出力端子ＯＵＴのレベルがノイズの影響を受けやすくなるが、出力端子ＯＵＴ（ゲート線ＧＬ)におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる。また、トランジスタＱ２を無くしたことで、表示装置の画素の表示特性に悪影響が生じる場合には、画素の電位に対してＶＳＳレベルをより低くすればそれを改善できる。
【０１３７】
本実施の形態によれば、トランジスタＱ２を省略した分だけ回路面積を削減することができる。またノードＮ２の寄生容量が小さくなり、ノードＮ２の充電が容易になるため、容量素子Ｃ２の値を小さく設定することができるようになる。つまり容量素子Ｃ２の形成面積を縮小できるという点でも、回路面積の縮小化に寄与できる。さらに、トランジスタＱ２のゲート容量によって消費されていた分の電力が削減されるので、回路の低消費電力化にも寄与できる。
【０１３８】
なお本実施の形態において、トランジスタＱ２のみならずトランジスタＱ２Ｄも省略することも考えられる。しかしトランジスタＱ２Ｄを省略すると、トランジスタＱ２を省略するよりも誤動作が起こり易いため好ましくない。その理由は次のとおりである。
【０１３９】
即ち、トランジスタＱ２Ｄが省略された場合、第１クロック端子ＣＫ１のクロック信号の立ち上がり時に、キャリー信号出力端子ＯＵＴＤが高インピーダンス状態になる。キャリー信号出力端子ＯＵＴＤの容量負荷は、出力端子ＯＵＴの容量負荷（即ちゲート線ＧＬに付随する容量）に比べて小さい。そのため、キャリー信号出力端子ＯＵＴＤが高インピーダンス状態になると、ノイズの影響等により簡単にそのレベルが上昇してしまう。つまり誤信号としてのキャリー信号ＧＤが出力されやすくなる。その誤信号は、次段の単位シフトレジスタＳＲに誤動作を引き起こすため、それを防止すべくトランジスタＱ２Ｄは残しておくことが好ましい。
【０１４０】
また前述したように、図１２の回路構成であれば各段の入力端子ＩＮを出力端子ＯＵＴに接続させても動作させることができるが、図１４の回路構成では、各段の入力端子ＩＮはキャリー信号出力端子ＯＵＴＤに接続させる必要がある。各段のトランジスタＱ９はノードＮ１の電荷を自己の入力端子ＩＮへと放電するが、自己の入力端子ＩＮがトランジスタＱ２を有さない前段の出力端子ＯＵＴに接続されている場合には、トランジスタＱ９がオンするタイミングで、自己の入力端子ＩＮ（即ち前段の出力端子ＯＵＴ）が高インピーダンスになるためその放電ができないからである。この観点からも、キャリー信号出力端子ＯＵＴＤにはトランジスタＱ２Ｄが接続されている必要がある。
【０１４１】
本実施の形態に対しても実施の形態２を適用することが可能である。つまり図１４の回路において、トランジスタＱ８のサイズを大きく設定してトランジスタＱ４を省略してもよい。また実施の形態３を適用し、トランジスタＱ８，Ｑ８Ｄのソースを第１クロック端子ＣＫ１に接続させ、トランジスタＱ２Ｄのソースを第２クロック端子ＣＫ２に接続させてもよい。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図３】従来の単位シフトレジスタの構成を示す回路図である。
【図４】ゲート線駆動回路の動作を示すタイミング図である。
【図５】単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図６】ゲート線駆動回路の動作を示すタイミング図である。
【図７】実施の形態１に係る単位シフトレジスタの構成を示す回路図である。
【図８】実施の形態１に係る単位シフトレジスタが縦続接続されたときの接続関係を表した回路図である。
【図９】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図１０】実施の形態２に係る単位シフトレジスタの構成を示す回路図である。
【図１１】実施の形態３に係る単位シフトレジスタの構成を示す回路図である。
【図１２】実施の形態４に係る単位シフトレジスタの構成を示す回路図である。
【図１３】実施の形態４に係る単位シフトレジスタを用いたゲート線駆動回路の構成を示すブロック図である。
【図１４】実施の形態５に係る単位シフトレジスタの構成を示す回路図である。
【符号の説明】
【０１４３】
１０ 液晶表示装置、３０ ゲート線駆動回路、３１ クロック発生器、Ｃ１，Ｃ２ 容量素子、Ｇ 出力信号、ＧＬ ゲート線、Ｑ１〜Ｑ９ トランジスタ、ＲＳＴ リセット端子、Ｓ１ 第１電源端子、Ｓ２ 第２電源端子、ＳＲ 単位シフトレジスタ、ＩＮ 入力端子、ＯＵＴ 出力端子。
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００５】
【特許文献１】特開２００６−２４３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的なシフトレジスタ回路は、その出力段に、出力端子（例えば特許文献１の図７における出力端子ＯＵＴ）とクロック端子（第一のクロック端子ＣＫ１）との間に接続する出力プルアップトランジスタ（プルアップトランジスタＴｕ）と、出力端子と基準電圧端子（電源端子ＶＳＳ）との間に接続する出力プルダウントランジスタ（プルダウントランジスタＴｄおよびプルダウン補助トランジスタＴｄＡ）とを備えている。
【０００７】
そのようなシフトレジスタ回路では、所定の入力信号（前段の出力信号ＧＯＵＴM-1）に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号（ＣＬＫ）が出力端子に伝達されることによって、出力信号が出力される。以下、特定の単位シフトレジスタが出力信号を出力する期間を、その単位シフトレジスタの「選択期間」と称する。逆に、上記の入力信号が入力されない期間（非選択期間）は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。
【０００８】
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００９】
その反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、出力プルダウントランジスタのゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が行われるため、その間出力プルダウントランジスタの駆動能力が低下する。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを出力プルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じ、問題となる。またａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。
【００１０】
特許文献１の図７の単位シフトレジスタは、非選択期間に出力プルアップトランジスタＴｕのゲート電位が上昇するのを防止するトランジスタＴ１Ａを備えている。そして非選択状態において、そのトランジスタＴ１Ａに上記の出力プルダウントランジスタＴｄＡ，Ｔｄを加えた３つのトランジスタのしきい値電圧のシフト（Ｖｔｈシフト）を軽減する技術が施されている。
【００１１】
即ち、非選択期間において、それらのゲート・ソース間電圧を一定周期でスイングさせている。具体的にはトランジスタＴｄＡ，Ｔ１Ａのゲート（ノードＹ）を、容量素子Ｃ２を介して第一のクロック端子ＣＫ１に接続させ、当該容量素子Ｃ２を介した結合により、クロック信号ＣＬＫのレベル遷移に応じてそれらのゲート電圧をスイングさせている。またトランジスタＴｄのゲートにクロック信号ＣＬＫとは位相の異なるクロック信号ＣＫＢを入力することで、当該ゲート電位もスイングさせている。この構成によれば、最終的にその３つのトランジスタ（Ｔｕ，ＴｄＡ，Ｔ１Ａ）のしきい値電圧は、それぞれのゲート電圧の振幅のほぼ中間の値になる（クロック信号ＣＬＫ，ＣＫＢのデューティ比が５０％の場合）。
【００１２】
上記のようにトランジスタＴ１Ａは、非選択期間におけるトランジスタＴｕのゲート電位の上昇を抑制するよう働きを担っている。トランジスタＴｕのドレインにはクロック信号ＣＬＫが入力されているので、トランジスタＴｕのゲート・ドレイン間のオーバラップ容量を介する結合によりクロック信号ＣＬＫの立ち上がり時にそのゲート電位が上昇しようとするためである。非選択期間にトランジスタＴｕのゲート電位が上昇して当該トランジスタＴｕがオンすると誤信号が出力されるので、トランジスタＴ１Ａがそれを抑制してこの誤動作を防止している。
【００１３】
このトランジスタＴ１Ａの効果を向上させるためには、そのオン抵抗を小さくすればよい。その手法としては第１に、容量素子Ｃ２の容量値を大きくしてトランジスタＴ１Ａをオンさせるときのゲート電位をより高くすることが考えられる。また第２に、トランジスタＴ１Ａのチャネル幅（ゲート幅）を広くすることも考えられる。しかしこれらを実施するためには、容量素子Ｃ２あるいはトランジスタＴ１Ａの形成面積をより大きく確保する必要があり、単位シフトレジスタの形成面積の増大を招く。
【００１４】
本発明は上記の課題を解決するためのものであり、シフトレジスタ回路の回路面積の増大を抑制しつつ、その誤動作を防止して動作信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るシフトレジスタ回路は、入力端子および出力端子と、互いに位相の異なるクロック信号が入力される第１および第２クロック端子と、第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、前記第２クロック端子に入力される第２クロック信号により制御され、前記第１ノードと前記入力端子との間に接続する第４トランジスタと、前記第１ノードと前記第２クロック端子との間に接続した第５トランジスタと、前記第５トランジスタの制御電極が接続する第２ノードに接続した駆動回路とを備え、前記駆動回路が、前記第１ノードが充電されていない期間は前記第２ノードのレベルを前記第１クロック信号に応じてスイングさせることで前記第５トランジスタを駆動し、前記第１ノードが充電されている期間は前記第２ノードを前記第５トランジスタがオフになるレベルに維持するものである。
【発明の効果】
【００１６】
本発明においては、駆動回路が、第１ノードが充電されていない期間は第５トランジスタを駆動することで第１ノードを低インピーダンスにし、第１ノードが充電されている期間は第５トランジスタをオフにして第１ノードの放電を防止する。第５トランジスタは第１クロックに応じて駆動される。当該第５トランジスタは第１ノードと第２クロック端子との間に接続しているので、オフになったとき制御電極が負にバイアスされ、それによりシフトしたしきい値電圧が回復する。それにより第５トランジスタのオン抵抗の上昇が抑制されるので、第５トランジスタのサイズを小さくでき、回路面積の縮小化を図ることができる。
【００１７】
また、第１ノードが充電されていない期間では、第４トランジスタと第５トランジスタとが交互に第１ノードを放電する。よってその期間に第１ノードのレベルが不要に上昇することが抑制され、誤動作が防止される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１９】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００２０】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００２１】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００２２】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２３】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２４】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２６＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２５】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２６】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００２７】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００２８】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００２９】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３０】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３１】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００３２】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。
【００３３】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３４】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３５】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・で構成されるシフトレジスタから成っている。（以下、単位シフトレジスタＳＲ1，ＳＲ2・・・を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００３６】
また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。
【００３７】
それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲの第１クロック端子ＣＫ１およびリセット端子ＲＳＴには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴからの出力信号Ｇは、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。
【００３８】
第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号Ｇが入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。
【００３９】
この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号Ｇ）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００４０】
ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。
【００４１】
図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００４２】
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。一方、トランジスタＱ２のゲートは後述する「ノードＮ２」に接続している。
【００４３】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。またノードＮ１と入力端子ＩＮとの間には、ゲートが入力端子ＩＮに接続されたトランジスタＱ３が接続している（即ち、当該トランジスタＱ３はダイオード接続されている）。ノードＮ１と第１電源端子Ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続している。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続される。一方、トランジスタＱ５のゲートはトランジスタＱ２と同様に、後述する「ノードＮ２」に接続する。
【００４４】
図３に示すトランジスタＱ６，Ｑ７は、ノードＮ１を入力端とするインバータを構成している。ここで、前述した「ノードＮ２」を当該インバータの出力端として定義する。トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートが第２電源端子Ｓ２に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。
【００４５】
トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されている。そのためトランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。このようにして、トランジスタＱ６，Ｑ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータとして動作するのである。当該インバータは、トランジスタＱ６，Ｑ７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２，Ｑ５を駆動する「プルダウン駆動回路」として機能している。
【００４６】
図３の単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。
【００４７】
簡単のため、当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ4などがこれに該当する）。さらにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のＨ（High）レベルの電位は高電位側電源電位ＶＤＤであり、Ｌ（Low）レベルの電位は低電位側電源電位ＶＳＳであるとする。また単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。また、第ｉ段目の単位シフトレジスタＳＲiの出力信号Ｇを符号Ｇiで表すことにする。
【００４８】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。図３の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルのとき、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）になるので、出力端子ＯＵＴ（出力信号Ｇn）は、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲnが接続するゲート線ＧＬnは非選択状態にある。
【００４９】
その状態から、単位シフトレジスタＳＲnの入力端子ＩＮに入力される前段の出力信号Ｇn-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、トランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が充分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ充分低いため、ノードＮ１のレベルは上昇する。
【００５０】
それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベルの状態（以下「セット状態」と称す）では、ノードＮ２はＬレベルになるので、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。その後、前段の出力信号Ｇn-1はＬレベルに戻るが、トランジスタＱ３がオフになるのでノードＮ１はフローティング状態（高インピーダンス状態）でＨレベルに保たれ、セット状態が維持される。
【００５１】
このセット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるため、次いで第１クロック端子ＣＫ１のクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルは特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。
【００５２】
従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。それにより、出力信号Ｇnのレベルはクロック信号ＣＬＫ１のレベルに追随して素早く変化することができる。またトランジスタＱ１のゲート・ソース間電圧が充分大きければ、トランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失は生じず、出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルにまで上昇する。よって出力信号Ｇnは、クロック信号ＣＬＫ１がＨレベルの期間だけＨレベルになり、ゲート線ＧＬnを活性化して選択状態にする。そして、クロック信号ＣＬＫ１がＬレベルに戻ると、それに追随して出力信号Ｇnも素早くＬレベルになり、ゲート線ＧＬnは放電され非選択状態に戻る。
【００５３】
その後、リセット端子ＲＳＴのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルのリセット状態に戻る。応じて、トランジスタＱ７がオフになり、ノードＮ２はＨレベルになる。即ち単位シフトレジスタＳＲnは上記の初期状態に戻る。
【００５４】
なおリセット状態では、ノードＮ２がＨレベルになりトランジスタＱ５がオンするため、ノードＮ１は低インピーダンスでＬレベルに維持される。それによって非選択期間にノードＮ１のレベルが上昇することが防止される。つまりトランジスタＱ５は、特許文献１の図７の例におけるトランジスタＴ１Ａに相当している。
【００５５】
以上の動作をまとめると、単位シフトレジスタＳＲnは、入力端子ＩＮに信号（スタートパルスＳＰまたは前段の出力信号Ｇn-1）が入力されない間はリセット状態にあり、トランジスタＱ１がオフ、トランジスタＱ２がオンを維持するため、出力端子ＯＵＴ（ゲート線ＧＬn）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタＳＲnはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、第１クロック端子ＣＫ１の信号（クロック信号ＣＬＫ１）がＨレベルになる期間、出力信号ＧnがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（クロック信号ＣＬＫ３）が入力されると、元のリセット状態に戻る。
【００５６】
このように動作する複数の単位シフトレジスタＳＲが、図２のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇが、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期してシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される（図４のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００５７】
上の例では、複数の単位シフトレジスタＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。
【００５８】
この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、各単位シフトレジスタＳＲの入力端子ＩＮには、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタＳＲ1の入力端子ＩＮには、スタートパルスＳＰが入力信号として入力される。
【００５９】
この場合におけるクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタＳＲの第１クロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その後段（この例では次段）の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。
【００６０】
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を説明する。ここでも、第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。簡単のため、当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位はＶＤＤであり、Ｌ（Low）レベルの電位はＶＳＳであるとする。
【００６１】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。このときノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。
【００６２】
その状態から、前段の出力信号Ｇn-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、それが当該単位シフトレジスタＳＲnの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。
【００６３】
そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧だけ昇圧される。従って、出力信号Ｇnのレベルは第１クロック端子ＣＫ１のレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号ＧnもＨレベルになってゲート線ＧＬnが活性化される（選択状態になる）。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号ＧnもＬレベルに戻り、ゲート線ＧＬnは非選択状態に戻る。
【００６４】
出力信号Ｇnが単位シフトレジスタＳＲn+1に伝達された後、次段の出力信号Ｇn+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタＳＲnはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。
【００６５】
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタＳＲの動作は、リセット端子ＲＳＴに入力される信号が前段の出力信号Ｇn-1であることを除けば図２のように構成した場合とほぼ同じである。
【００６６】
このように動作する複数の単位シフトレジスタＳＲが、図５のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される（図６のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００６７】
但し、図５の構成では、各単位シフトレジスタＳＲは、リセット端子ＲＳＴに次段の単位シフトレジスタＳＲの出力信号Ｇn+1が入力されるので、次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００６８】
ここで、先に述べた従来の単位シフトレジスタＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタＳＲを構成する各トランジスタはａ−Ｓｉ ＴＦＴであるとする。
【００６９】
図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタＳＲ1のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスＳＰあるいは前段の出力信号Ｇn-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐにリセット端子ＲＳＴの信号（次段の出力信号Ｇn+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまりトランジスタＱ２およびトランジスタＱ５のゲートは、約１フレーム期間継続的（直流的）に正バイアスされる。よって単位シフトレジスタＳＲがａ−Ｓｉ ＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。
【００７０】
リセット状態におけるトランジスタＱ５の駆動能力が低下すると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因してノードＮ１に生じたノイズ等による電荷を素早く放電することができず、ノードＮ１のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタＱ１の抵抗値が下がり、クロック信号ＣＬＫがＨレベルになったときに不要に出力端子ＯＵＴに電荷が供給されるようになる。さらにこのときトランジスタＱ２の駆動能力が低下していると、ノイズにより生じた出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇する。つまり、非選択状態にあるべきゲート線を選択状態にする誤信号としての出力信号Ｇが発生するという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。
【００７１】
特許文献１の駆動方法を用いてトランジスタＱ２，Ｑ５のゲート電位をスイングさせればこの誤動作の発生を低減させることが可能である。即ち、非選択期間のトランジスタＱ２，Ｑ５のゲートに容量素子を介して第１クロック端子ＣＫ１のクロック信号を入力すればよい。しかしその手法を用いたとき、トランジスタＱ５の効果を向上させるためには、トランジスタＱ５あるいはそのゲートに接続させる容量素子の形成面積をより大きく確保する必要があり、単位シフトレジスタＳＲの形成面積の増大が懸念される。またトランジスタＱ２についても同様である。以下、この問題を解決可能である、本発明に係るシフトレジスタ回路について説明する。
【００７２】
図７は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。以下の各実施の形態において、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタである。そして以下の説明では、それらは全てＮチャネル型トランジスタ（Ｎ型ＴＦＴ）であるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。但し本発明は、Ｐ型トランジスタで構成された単位シフトレジスタＳＲに対しても適用可能である。Ｐ型トランジスタの場合は、ゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。
【００７３】
図７のように、当該単位シフトレジスタＳＲは、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とを有している。即ちトランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２は、第１電源端子Ｓ１の電位（低電位側電源電位ＶＳＳ）を出力端子ＯＵＴへ供給することで、出力端子ＯＵＴを放電するものである。ここでもトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義するる。一方、トランジスタＱ２のゲートは後述する「ノードＮ２」に接続している。
【００７４】
トランジスタＱ１のゲート・ソース間、すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００７５】
ノードＮ１と入力端子ＩＮとの間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続している（つまりトランジスタＱ３はダイオード接続されている）。ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続している。以上の構成は図３に示した従来の単位シフトレジスタＳＲと同様である。
【００７６】
図３に示した従来の単位シフトレジスタＳＲは、トランジスタＱ２，Ｑ５を駆動する「プルダウン駆動回路」としてレシオ型のインバータ（図３のトランジスタＱ６，Ｑ７）を有していたが、図７の単位シフトレジスタＳＲはそれに代えて、容量素子Ｃ２およびトランジスタＱ７から成る容量性負荷型のインバータを備えている。但し、当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源として供給される点で、通常のものとは異なる。ここで、前述した「ノードＮ２」を当該インバータの出力端として定義する。
【００７７】
上記インバータにおいて、トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートは当該インバータの入力端であるノードＮ１に接続される。即ちトランジスタＱ７は、ノードＮ１がＨレベルのときにオンしてノードＮ２を放電するものである。また容量素子Ｃ２は、ノードＮ２と第１クロック端子ＣＫ１との間に接続される。容量素子Ｃ２は、当該インバータの負荷としてだけでなく、第１クロック端子ＣＫ１のクロック信号をノードＮ２に結合させる結合容量としても機能する。
【００７８】
また図７の単位シフトレジスタＳＲは、第１クロック端子ＣＫ１とは別のクロック信号が入力される第２クロック端子ＣＫ２を有している。第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１のものとは位相の異なる（活性期間（Ｈレベルになる期間）が重ならない）クロック信号が入力される。例えば図５のように、単位シフトレジスタＳＲがクロック信号ＣＬＫ，／ＣＬＫの２相クロックを用いて駆動される場合、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力される。逆に第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号ＣＬＫが入力される。
【００７９】
本実施の形態に係る単位シフトレジスタＳＲも、図３の回路と同様に、ゲートがインバータの出力端（ノードＮ２）に接続され、ノードＮ１を放電するトランジスタＱ５を有している。図７のトランジスタＱ５も、図３のものと同様に、非選択期間におけるノードＮ１のレベル上昇を防止するよう動作するものである（詳細は後述する）。但し、図３ではトランジスタＱ５はノードＮ１と第１電源端子Ｓ１との間に接続されていたが、本実施の形態ではそれをノードＮ１と第２クロック端子ＣＫ２との間に接続させている点で異なっている。
【００８０】
さらに、本実施の形態の単位シフトレジスタＳＲは、出力端子ＯＵＴと第１電源端子Ｓ１との間にトランジスタＱ２に並列に接続するトランジスタＱ８と、ノードＮ１と入力端子ＩＮとの間にトランジスタＱ３に並列に接続するトランジスタＱ９とを備えている点でも、図３の構成と異なっている。トランジスタＱ８，Ｑ９のゲートは、共に第２クロック端子ＣＫ２に接続される。
【００８１】
以下、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。図７の単位シフトレジスタＳＲも、上に示した図２および図５のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図５のように接続してゲート線駆動回路３０を構成している場合の動作を示す。
【００８２】
ここでも第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。図８は、第ｎ段目の単位シフトレジスタＳＲn、その前段（第ｎ−１段）の単位シフトレジスタＳＲn-1およびその後段（第ｎ＋１段）の単位シフトレジスタＳＲn+1の接続関係を表した回路図である。また図９は、単位シフトレジスタＳＲnの動作を説明するためのタイミング図であり、第ｎ段の単位シフトレジスタＳＲnが、ゲート線ＧＬnの選択期間に出力信号ＧnをＨレベルにし、非選択期間にＬレベルに維持するメカニズムが示されている。以下、図８および図９を参照して、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。
【００８３】
簡単のため、単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、単位シフトレジスタＳＲn-1，ＳＲn+1の第１クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力されるものとして説明を行う。また第ｉ段目の単位シフトレジスタＳＲiの出力端子ＯＵＴからの出力信号Ｇを符号Ｇiで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルのレベルは互いに等しいと仮定し、そのＨレベルの電位は高電位側電源電位ＶＤＤであり、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００８４】
まず単位シフトレジスタＳＲnの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。また、単位シフトレジスタＳＲnの第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）および出力端子ＯＵＴ（出力信号Ｇn）の何れもＬレベルであるとする。
【００８５】
図９を参照し、時刻ｔ1で前段（単位シフトレジスタＳＲn-1）の出力信号Ｇn-1がＨレベルになったとする。するとトランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。即ち単位シフトレジスタＳＲnはセット状態になる。
【００８６】
当該時刻ｔ1ではクロック信号／ＣＬＫもＨレベルになるのでＱ９もオンになる。よってノードＮ１は、トランジスタＱ３だけでなくトランジスタＱ９によっても充電されることになる。但し、後述のようにトランジスタＱ９の駆動能力はトランジスタＱ３に比べて低く設定されており、ノードＮ１の充電にはトランジスタＱ９は実質的に殆ど寄与しない。なお、この直前にクロック信号ＣＬＫがＬレベルになったときノードＮ２はＬレベルになっており、トランジスタＱ５はオフ状態にある。そのためクロック信号／ＣＬＫがＨレベルになっても、時刻ｔ1においてノードＮ１がトランジスタＱ５を通して充電されることはない。
【００８７】
このようにしてノードＮ１がＨレベルになると、トランジスタＱ１，Ｑ７がオンする。またクロック信号／ＣＬＫがＨレベルになったことによりトランジスタＱ８もオンする。従って、出力端子ＯＵＴおよびノードＮ２共に低インピーダンスのＬレベルになる。
【００８８】
続いて時刻ｔ2でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ８，Ｑ９はオフになる。同時に前段の出力信号Ｇn-1もＬレベルになるのでトランジスタＱ３もオフとなる。このときノードＮ２およびリセット端子ＲＳＴ（次段の出力信号Ｇn+1）はＬレベルであり、トランジスタＱ４，Ｑ５はオフしているため、ノードＮ１は高インピーダンス（フローティング状態）でＨレベル（ＶＤＤ−Ｖｔｈ）に保持される。
【００８９】
そして時刻ｔ3でクロック信号ＣＬＫがＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、出力信号Ｇnのレベルが上昇する。出力信号Ｇnのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１が昇圧される。この結果トランジスタＱ１は非飽和領域で動作することになり、出力信号Ｇnのレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤまで上昇する。つまりゲート線ＧＬnが選択状態になる。
【００９０】
クロック信号ＣＬＫがＨレベルになると容量素子Ｃ２およびトランジスタＱ７から成るインバータが活性化されるが、その入力端であるノードＮ１がＨレベルであるので、出力端であるノードＮ２はＬレベルから変化はない。但し厳密には、クロック信号ＣＬＫの立ち上がり時（時刻ｔ3）に、容量素子Ｃ２を介した結合によりノードＮ２のレベルも上昇しようとする（図９参照）。しかしトランジスタＱ７がオンしているため、その上昇は小さく且つ瞬時的なものである。従って、そのノードＮ２のレベル上昇によってトランジスタＱ２，Ｑ５がオンしたとしても、ノードＮ１および出力端子ＯＵＴのレベル低下は殆ど無い。
【００９１】
そして時刻ｔ4でクロック信号ＣＬＫがＬレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、出力信号Ｇnはクロック信号ＣＬＫに追随してＬレベル（≒ＶＳＳ）になる。つまりゲート線ＧＬn（単位シフトレジスタＳＲn）の選択期間が終了する。また出力信号Ｇnの立ち下がりに応じて、ノードＮ１のレベルも低下して昇圧される前のレベル（ＶＤＤ−Ｖｔｈ）に戻る。
【００９２】
クロック信号ＣＬＫがＬレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータが非活性になり、その出力端であるノードＮ２はＬレベルに維持される。但し厳密には、クロック信号ＣＬＫの立ち下がり時に、容量素子Ｃ２を介した結合によってノードＮ２のレベルはＶＳＳ以下に引き下げられる。しかしトランジスタＱ７がオンに保たれているため、ノードＮ２のレベルはすぐにＶＳＳに戻る。このノードＮ２に発生する瞬時的な負の電圧は、単位シフトレジスタＳＲの動作に何ら影響を与えない。
【００９３】
そして時刻ｔ5でクロック信号／ＣＬＫがＨレベルになると、それと同時に次段（単位シフトレジスタＳＲn+1）の出力信号Ｇn+1がＨレベルになる（つまりゲート線ＧＬn+1が選択状態になる）。応じて当該単位シフトレジスタＳＲnのリセット端子ＲＳＴがＨレベルになり、トランジスタＱ４がオンになる。その結果ノードＮ１は、トランジスタＱ４を通して放電されてＬレベル（ＶＳＳ）になる。即ち単位シフトレジスタＳＲnはリセット状態に戻る。
【００９４】
ノードＮ１は容量素子Ｃ２およびトランジスタＱ７から成るインバータの入力端であるが、このとき当該インバータは非活性であるので、出力端であるノードＮ２はＬレベルから変化しない。よってトランジスタＱ５はオフに維持される。このためクロック信号／ＣＬＫがＨレベルにされても、このときトランジスタＱ５を通してＮ１は充電されない。
【００９５】
但し厳密には、トランジスタＱ５にはオフ電流（リーク電流）に起因してノードＮ１に若干の電荷が流れ込む。しかしクロック信号／ＣＬＫがＨレベルになっているのでトランジスタＱ９がオンしており、トランジスタＱ５から流れ込んだノードＮ１の電荷は、トランジスタＱ９を通して前段（単位シフトレジスタＳＲn-1）の出力端子ＯＵＴへ放出される。このとき前段の単位シフトレジスタＳＲn-1では、出力端子ＯＵＴがトランジスタＱ２を通して低インピーダンスのＬレベルになっている。よって前段の出力端子ＯＵＴに放出された電荷は、そのトランジスタＱ２を通して第１電源端子Ｓ１へ放出される。よってノードＮ１は低インピーダンスでＬレベルに維持される。
【００９６】
一方、単位シフトレジスタＳＲnでは、クロック信号／ＣＬＫがＨレベルになるとトランジスタＱ８がオンするため、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
【００９７】
そして時刻ｔ6でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ８，Ｑ９がオフし、ノードＮ１および出力端子ＯＵＴはそれぞれ高インピーダンスのＬレベルになる。
【００９８】
時刻ｔ7でクロック信号ＣＬＫがＨレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータが活性化される。このときその入力端であるノードＮ１はＬレベルなので、出力端であるノードＮ２はＨレベルになる。つまり、ノードＮ１がＬレベルのためトランジスタＱ７はオフしており、クロック信号ＣＬＫの立ち上がり時に容量素子Ｃ２を介する結合によってノードＮ２がＨレベルにされる。ノードＮ２がＨレベルになるとトランジスタＱ５がオンになるが、このときクロック信号／ＣＬＫはＬレベルであるので、ノードＮ１は低インピーダンスのＬレベルになる。またトランジスタＱ２がオンになるので出力端子ＯＵＴも低インピーダンスのＬレベルになる。
【００９９】
但し厳密には、時刻ｔ7のクロック信号ＣＬＫの立ち上がりの際、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、ノードＮ１のレベルが上昇しようとする（図９参照）。つまり時刻ｔ7では、ノードＮ１とノードＮ２とがほぼ同時に上昇しようとする。しかしトランジスタＱ５のオン抵抗はトランジスタＱ７よりも充分低く設定されており、またノードＮ１に付随する容量成分（容量素子Ｃ１やトランジスタＱ１のゲート・ソース間のオーバラップ容量等）が比較的大きいため、ノードＮ１よりもノードＮ２の方が強力に（高速且つ大きく）上昇する。その結果、ノードＮ１がＬレベル、ノードＮ２がＨレベルとなるのである。
【０１００】
このときのノードＮ２のＨレベルの電位をＶＨとすると、それは次の式（１）で表される。
【０１０１】
ＶＨ＝（ＶＤＤ−ＶＳＳ）・Ｃ２／（Ｃ２＋ＣＮ２） …（１）
【０１０２】
（１）式において、ＶＤＤ−ＶＳＳはクロック信号ＣＬＫの振幅を表しており、Ｃ２は容量素子Ｃ２の容量値、ＣＮ２はノードＮ２に存在する寄生容量値である。ノードＮ２に存在する寄生容量値（ＣＮ２）は、例えばトランジスタＱ２，Ｑ５のゲート容量や、ノードＮ２の配線容量等の合計値である。
【０１０３】
そして時刻ｔ8でクロック信号ＣＬＫがＬレベルになると、容量素子Ｃ２およびトランジスタＱ７から成るインバータは非活性になる。即ち、当該インバータの入力端であるノードＮ１はＬレベルのままであるが、出力端であるノードＮ２は容量素子Ｃ２を介する結合によってＬレベルになる。
【０１０４】
なお時刻ｔ8におけるクロック信号ＣＬＫの立ち下がりの際、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、ノードＮ１は比較的大きく負のレベルに低下する。それによりゲート電位がＶＳＳであるトランジスタＱ３，Ｑ４，Ｑ５，Ｑ９はオンし、低下したノードＮ１のレベルはトランジスタＱ３，Ｑ４，Ｑ５，Ｑ９のドレイン電位（ＶＳＳ）に向かって上昇する。
【０１０５】
また時刻ｔ8でノードＮ２がＬレベルになるとトランジスタＱ２，Ｑ５がオフになる。そのためノードＮ１および出力端子ＯＵＴは高インピーダンスのＬレベルになる。但し、その直後の時刻ｔ9でクロック信号／ＣＬＫがＨレベルになりトランジスタＱ８，Ｑ９がオンになるため、ノードＮ１および出力端子ＯＵＴはすぐに低インピーダンスのＬレベル（ＶＳＳ）にされる。
【０１０６】
時刻ｔ9ではトランジスタＱ５はオフ状態であるが、クロック信号／ＣＬＫがＨレベルになるので、光エネルギーあるいは熱エネルギーに起因してオフ電流（リーク電流）が発生し、当該トランジスタＱ５を通してノードＮ１に電荷が供給されることが懸念される。しかし本実施の形態では、このときトランジスタＱ９がオンになるので、当該オフ電流によるノードＮ１のレベル上昇は防止されている。トランジスタＱ９は、このときのトランジスタＱ５のオフ電流による電荷をノードＮ１から前段の出力端子ＯＵＴへと放電している。トランジスタＱ９は、最低限このオフ電流を放電可能な駆動能力を有しているれば足りるので、その寸法（ゲート幅）は小さくて済む。
【０１０７】
そして時刻ｔ10でクロック信号／ＣＬＫがＬレベルになると、時刻ｔ6のときと同様にトランジスタＱ８，Ｑ９がオフし、ノードＮ１および出力端子ＯＵＴはそれぞれ高インピーダンスでＬレベルになる。但しその直後の時刻ｔ11に、クロック信号ＣＬＫがＨレベルになるので時刻ｔ7のときと同様に、トランジスタＱ２，Ｑ５がオンになり、ノードＮ１および出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
【０１０８】
これ以降は、次に再び第１入力端子ＩＮ１に前段の出力信号Ｇn-1が入力されるまで（即ち、次フレームの選択期間まで）、上記の時刻ｔ7〜時刻ｔ11の動作が繰り返される。
【０１０９】
以上の動作を概念的に説明する。単位シフトレジスタＳＲnに前段の出力信号Ｇn-1が入力されて、当該単位シフトレジスタＳＲが選択期間に移行するときには、クロック信号ＣＬＫはＬレベルである。つまり容量素子Ｃ２およびトランジスタＱ７から成るインバータは非活性であり、その出力端であるノードＮ２はＬレベルであるので、トランジスタＱ５はオフしている。そのためノードＮ１は、トランジスタＱ３，Ｑ９を通してＨレベルに充電される（即ち単位シフトレジスタＳＲnはセット状態になる）（時刻ｔ1〜ｔ2）。
【０１１０】
そして前段の出力信号Ｇn-1がＬレベルに戻り、クロック信号ＣＬＫがＨレベルになると、上記インバータが活性化される（時刻ｔ2〜ｔ3）。但しその入力端であるノードＮ１はＨレベルであるので、出力端であるノードＮ２はＬレベルのままであり、トランジスタＱ５はオフに維持される。またトランジスタＱ２，Ｑ３，Ｑ４，Ｑ８，Ｑ９もオフしているので、クロック信号ＣＬＫがＨレベルをとる間、ノードＮ１が昇圧されると共に、出力端子ＯＵＴ（出力信号Ｇn）がＨレベルになる（時刻ｔ3〜ｔ4）。
【０１１１】
出力信号ＧnがＬレベルに戻ると、続いて次段の出力信号Ｇn+1がＨレベルになる。するとトランジスタＱ４がオンしてノードＮ１をＬレベルにする（即ち単位シフトレジスタＳＲnはセット状態になる）。これにより、単位シフトレジスタＳＲnの選択期間が終了する（時刻ｔ4〜ｔ5）。
【０１１２】
次段の出力信号Ｇn+1がＬレベルに戻った後の非選択期間（時刻ｔ6以降）では、ノードＮ１がＬレベルであるので、クロック信号ＣＬＫにより上記インバータが活性化する毎にノードＮ２はＨレベルになる。従って非選択期間では、トランジスタＱ２，Ｑ５は、クロック信号ＣＬＫに同期して出力端子ＯＵＴおよびノードＮ１を放電する。またトランジスタＱ８，Ｑ９は、クロック信号／ＣＬＫに同期して、出力端子ＯＵＴおよびノードＮ１を放電する。
【０１１３】
つまり非選択期間のノードＮ１は、トランジスタＱ５，Ｑ９によって交互に放電されるので、非選択期間の殆どの期間、低インピーダンスのＬレベルになる。よってノードＮ１のレベル上昇は抑制され、非選択期間にトランジスタＱ１が不要にオンすることによる誤信号の発生が防止される。同様に非選択期間の出力端子ＯＵＴは、トランジスタＱ２，Ｑ８により交互に放電されるので、非選択期間の殆どの期間、低インピーダンスのＬレベルになる。それにより、非選択期間における出力端子ＯＵＴのレベルの上昇が抑えられ、誤信号の発生をより確実に防止できる。
【０１１４】
また本実施の形態においては、トランジスタＱ５は、クロック信号ＣＬＫ（第１クロック端子ＣＫ１のクロック信号）に同期してオンするが、そのソースには、クロック信号ＣＬＫとは逆相のクロック信号／ＣＬＫ（第２クロック端子ＣＫ２のクロック信号）が入力される。よって、クロック信号ＣＬＫがＬレベルになってトランジスタＱ５がオフしたときには、そのソースはＨレベルになる。つまりゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ５のしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ５のＶｔｈシフトが緩和され、当該トランジスタＱ５のオン抵抗の上昇が抑制されるという効果が得られる。言い換えれば、従来よりも（例えば特許文献１の図７のトランジスタＴ１Ａや本明細書の図３のトランジスタＱ５よりも）、トランジスタＱ５のゲート幅を狭くすることが可能になる。
【０１１５】
さらに、トランジスタＱ５のゲート幅を狭くすることでゲート容量が小さくなると、当該ゲートの充電が容易になる。よって、容量素子Ｃ２の容量値を小さく設定することも可能になる。つまり容量素子Ｃ２の形成面積を小さくすることも可能になる。従って、単位シフトレジスタＳＲの回路面積の縮小化に寄与できる。
【０１１６】
なお上記のように、トランジスタＱ９はトランジスタＱ５のオフ電流（リーク電流）を放電可能な程度の駆動能力を有していれば足りるので、トランジスタＱ９を設けることによる回路面積の増大は殆ど伴わない。
【０１１７】
＜実施の形態２＞
実施の形態１（図７）の単位シフトレジスタＳＲを、図５のように接続して駆動する場合、例えば第ｎ段目の単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力されていれば、その次段（単位シフトレジスタＳＲn+1）の第１クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力される。
【０１１８】
そのため、単位シフトレジスタＳＲnのリセット端子ＲＳＴには、クロック信号／ＣＬＫの活性化と同じタイミングで次段の出力信号Ｇn+1が入力されることとなる。つまり、トランジスタＱ４がオンするタイミングは、トランジスタＱ９がオンするタイミングに含まれる。また次段の出力信号Ｇn+1が入力されるときは、前段の出力信号Ｇn-1はＬレベルであるので、そのときトランジスタＱ９はトランジスタＱ４と同様にノードＮ１を放電する動作をしている。但し、実施の形態１においてトランジスタＱ９はトランジスタＱ４より小さいサイズで形成されるため、実際にはノードＮ１の放電にはあまり寄与していない。
【０１１９】
図１０は実施の形態２に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図７の回路構成に対し、トランジスタＱ４を省略したものである。上記のようにトランジスタＱ９はトランジスタＱ４と同様にノードＮ１を放電することができるので、本実施の形態ではトランジスタＱ９にトランジスタＱ４の機能を含ませている。またトランジスタＱ９のみでノードＮ１を充分高速に放電できるように、トランジスタＱ９のサイズは実施の形態１におけるトランジスタＱ４と同じ程度に設定している。
【０１２０】
本実施の形態によれば、実施の形態１で必要であった、トランジスタＱ４のソースに低電位側電源電位ＶＳＳを供給するための配線や、そのゲートに次段の出力信号Ｇを入力するため配線が不要になる。よってその分だけ回路面積を削減することができる。但し、ゲートにクロック信号／ＣＬＫが入力されるトランジスタＱ９のサイズが大きくなるため、消費電力が増加する恐れがあることに留意すべきである。
【０１２１】
＜実施の形態３＞
図１１は実施の形態３に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図７の回路構成に対し、トランジスタＱ２のソースを第２クロック端子ＣＫ２に接続させ、またトランジスタＱ８のソースを第１クロック端子ＣＫ１に接続させている。
【０１２２】
実施の形態１で説明したように、トランジスタＱ２は第１クロック端子ＣＫ１のクロック信号の活性化タイミングでオンし、トランジスタＱ８は第２クロック端子ＣＫ２の活性化タイミングでオンになる。よって図１１のトランジスタＱ２では、そのゲート（ノードＮ２）がＬレベルになってオフしたとき、そのソース（第２クロック端子ＣＫ２）はＨレベルになる。またトランジスタＱ８においては、そのゲート（第２クロック端子ＣＫ２）がＬレベルになってオフしたとき、そのソース（第１クロック端子ＣＫ１）はＨレベルになる。
【０１２３】
つまりトランジスタＱ２，Ｑ８は、それぞれオフになったときにゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ２，Ｑ８のＶｔｈシフトが緩和され、それらのオン抵抗の上昇が抑制される。従って、実施の形態１の場合よりもトランジスタＱ２，Ｑ８のゲート幅を狭くでき回路面積を縮小化することができる。また、トランジスタＱ２，Ｑ８に低電位側電源電位ＶＳＳを供給するための配線も不要になる点でも回路面積の縮小化に寄与できる。
【０１２４】
なお上記の実施の形態２は、本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。即ち、トランジスタＱ９にトランジスタＱ４の機能を含ませ（トランジスタＱ９をトランジスタＱ４と同等のサイズにする）、トランジスタＱ４を省略してもよい。
【０１２５】
＜実施の形態４＞
図１２は、実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態の単位シフトレジスタＳＲは、特許文献１の図１１と同様に、２つの出力端子ＯＵＴ，ＯＵＴＤを有している。
【０１２６】
出力端子ＯＵＴＤと第１クロック端子ＣＫ１との間には、ゲートがノードＮ１に接続したトランジスタＱ１Ｄが接続する。出力端子ＯＵＴＤと第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ１Ｄと、ゲートが第２クロック端子ＣＫ２に接続したトランジスタＱ８とが並列に接続する。つまりトランジスタＱ１Ｄは、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴＤに供給するトランジスタであり、トランジスタＱ２Ｄ，Ｑ８Ｄは出力端子ＯＵＴＤを放電するトランジスタである。
【０１２７】
図１２から分かるように、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは、第１クロック端子ＣＫ１と第１電源端子Ｓ１との間に並列に接続している。さらに、トランジスタＱ１，Ｑ１Ｄはゲートが互いに接続しており、トランジスタＱ２，Ｑ２Ｄもゲートが互いに接続しており、トランジスタＱ８，Ｑ８Ｄもゲートが互いに接続している。よって、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは互いに同じように動作し、その結果、出力端子ＯＵＴ，ＯＵＴＤからは、理論的に同じ波形の信号が出力されることとなる。以下、出力端子ＯＵＴＤを「キャリー信号出力端子ＯＵＴＤ」と称し、それからの出力される信号を「キャリー信号ＧＤ」と称する。
【０１２８】
図１３は、実施の形態４の単位シフトレジスタＳＲにより構成されるゲート線駆動回路３０（多段のシフトレジスタ）の構成を示す図である。
【０１２９】
同図の如く、各段の入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤに接続される。即ち、第２段目以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段のキャリー信号ＧＤが入力される。また、各段のリセット端子ＲＳＴは、自身の次段の出力端子ＯＵＴに接続されている。即ち、第２段目以降のリセット端子ＲＳＴにはその次段の出力信号Ｇが入力される。従って、各段の出力端子ＯＵＴは、自己の前段およびゲート線ＧＬに接続しているが、自己の次段へは接続されていない。
【０１３０】
一般に表示装置のゲート線は大きな負荷容量となるため、それに入力される出力信号Ｇの立ち上がり速度が遅くなりやすい。図５のように、出力信号Ｇが自己の後段の入力端子ＩＮに入力される場合、出力信号Ｇの立ち上がり速度が遅くなると、各段のトランジスタＱ１のゲート（ノードＮ１）を充分高いレベルまで充電するのに時間がかかるようになる。その結果、各単位シフトレジスタの動作の高速化が困難になり、ゲート線駆動回路の動作の高速化、ひいては表示装置の高解像度化の妨げとなる。
【０１３１】
それに対し本実施の形態では、各段の入力端子ＩＮに入力する信号として、ゲート線を駆動するため出力信号Ｇとは別の回路により生成したキャリー信号ＧＤが用いられる。よって負荷容量としてのゲート線ＧＬの影響により出力信号Ｇの立ち上がり速度が遅くなることはあっても、それはキャリー信号ＧＤの立ち上がり速度には影響しない。従って、各段におけるノードＮ１の充電速度の低下が防止されゲート線駆動回路３０の動作の高速化に寄与できる。
【０１３２】
上記のように本実施の形態では、各段のリセット端子ＲＳＴにはその次段の出力信号Ｇが入力される構成とした。この場合、各段のリセット端子ＲＳＴに、遅延が生じた信号が入力される可能性があるが、単位シフトレジスタＳＲをリセット状態にする速度は比較的遅くてもよいため問題とはならない。また各段のリセット端子ＲＳＴに次段のキャリー信号ＧＤを入力しても動作可能であるが、そうすると各段のキャリー信号出力端子ＯＵＴＤにかかる負荷が増加するため、キャリー信号に遅延が生じて本実施の形態の効果が小さくなるため好ましくない。
【０１３３】
なお、本実施の形態の効果が得られなくなるが、図１２の回路構成であれば、図５のように各段の入力端子ＩＮを出力端子ＯＵＴに接続させても動作させることができる（つまりキャリー信号出力端子ＯＵＴＤを使用しなくても動作可能である）。この点は、後述する実施の形態５の回路（図１４）とは異なる（詳細は実施の形態５にて説明する）。
【０１３４】
なお本実施の形態に対しても実施の形態２を適用することが可能である。つまり図１２の回路において、トランジスタＱ８のサイズを大きく設定してトランジスタＱ４を省略してもよい。また実施の形態３を適用し、トランジスタＱ２のソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８のソースを第１クロック端子ＣＫ１に接続させてもよい。実施の形態３の技術はトランジスタＱ２Ｄ、Ｑ８Ｄに対しても適用可能である。即ち、トランジスタＱ２Ｄのソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８Ｄを第１クロック端子ＣＫ１に接続させてもよい。
【０１３５】
＜実施の形態５＞
図１４は実施の形態５に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１２の回路に対し、トランジスタＱ２を省略している。
【０１３６】
トランジスタＱ２が無い場合、クロック信号／ＣＬＫがＨレベルのとき以外は出力端子ＯＵＴが高インピーダンスとなる。そのため出力端子ＯＵＴのレベルがノイズの影響を受けやすくなるが、出力端子ＯＵＴ（ゲート線ＧＬ)におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる。また、トランジスタＱ２を無くしたことで、表示装置の画素の表示特性に悪影響が生じる場合には、画素の電位に対してＶＳＳレベルをより低くすればそれを改善できる。
【０１３７】
本実施の形態によれば、トランジスタＱ２を省略した分だけ回路面積を削減することができる。またノードＮ２の寄生容量が小さくなり、ノードＮ２の充電が容易になるため、容量素子Ｃ２の値を小さく設定することができるようになる。つまり容量素子Ｃ２の形成面積を縮小できるという点でも、回路面積の縮小化に寄与できる。さらに、トランジスタＱ２のゲート容量によって消費されていた分の電力が削減されるので、回路の低消費電力化にも寄与できる。
【０１３８】
なお本実施の形態において、トランジスタＱ２のみならずトランジスタＱ２Ｄも省略することも考えられる。しかしトランジスタＱ２Ｄを省略すると、トランジスタＱ２を省略するよりも誤動作が起こり易いため好ましくない。その理由は次のとおりである。
【０１３９】
即ち、トランジスタＱ２Ｄが省略された場合、第１クロック端子ＣＫ１のクロック信号の立ち上がり時に、キャリー信号出力端子ＯＵＴＤが高インピーダンス状態になる。キャリー信号出力端子ＯＵＴＤの容量負荷は、出力端子ＯＵＴの容量負荷（即ちゲート線ＧＬに付随する容量）に比べて小さい。そのため、キャリー信号出力端子ＯＵＴＤが高インピーダンス状態になると、ノイズの影響等により簡単にそのレベルが上昇してしまう。つまり誤信号としてのキャリー信号ＧＤが出力されやすくなる。その誤信号は、次段の単位シフトレジスタＳＲに誤動作を引き起こすため、それを防止すべくトランジスタＱ２Ｄは残しておくことが好ましい。
【０１４０】
また前述したように、図１２の回路構成であれば各段の入力端子ＩＮを出力端子ＯＵＴに接続させても動作させることができるが、図１４の回路構成では、各段の入力端子ＩＮはキャリー信号出力端子ＯＵＴＤに接続させる必要がある。各段のトランジスタＱ９はノードＮ１の電荷を自己の入力端子ＩＮへと放電するが、自己の入力端子ＩＮがトランジスタＱ２を有さない前段の出力端子ＯＵＴに接続されている場合には、トランジスタＱ９がオンするタイミングで、自己の入力端子ＩＮ（即ち前段の出力端子ＯＵＴ）が高インピーダンスになるためその放電ができないからである。この観点からも、キャリー信号出力端子ＯＵＴＤにはトランジスタＱ２Ｄが接続されている必要がある。
【０１４１】
本実施の形態に対しても実施の形態２を適用することが可能である。つまり図１４の回路において、トランジスタＱ８のサイズを大きく設定してトランジスタＱ４を省略してもよい。また実施の形態３を適用し、トランジスタＱ８，Ｑ８Ｄのソースを第１クロック端子ＣＫ１に接続させ、トランジスタＱ２Ｄのソースを第２クロック端子ＣＫ２に接続させてもよい。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図３】従来の単位シフトレジスタの構成を示す回路図である。
【図４】ゲート線駆動回路の動作を示すタイミング図である。
【図５】単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図６】ゲート線駆動回路の動作を示すタイミング図である。
【図７】実施の形態１に係る単位シフトレジスタの構成を示す回路図である。
【図８】実施の形態１に係る単位シフトレジスタが縦続接続されたときの接続関係を表した回路図である。
【図９】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図１０】実施の形態２に係る単位シフトレジスタの構成を示す回路図である。
【図１１】実施の形態３に係る単位シフトレジスタの構成を示す回路図である。
【図１２】実施の形態４に係る単位シフトレジスタの構成を示す回路図である。
【図１３】実施の形態４に係る単位シフトレジスタを用いたゲート線駆動回路の構成を示すブロック図である。
【図１４】実施の形態５に係る単位シフトレジスタの構成を示す回路図である。
【符号の説明】
【０１４３】
１０ 液晶表示装置、３０ ゲート線駆動回路、３１ クロック発生器、Ｃ１，Ｃ２ 容量素子、Ｇ 出力信号、ＧＬ ゲート線、Ｑ１〜Ｑ９ トランジスタ、ＲＳＴ リセット端子、Ｓ１ 第１電源端子、Ｓ２ 第２電源端子、ＳＲ 単位シフトレジスタ、ＩＮ 入力端子、ＯＵＴ 出力端子。
【特許請求の範囲】
【請求項１】
入力端子および出力端子と、
互いに位相の異なるクロック信号が入力される第１および第２クロック端子と、
第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
前記第２クロック端子に入力される第２クロック信号により制御され、前記第１ノードと前記入力端子との間に接続する第４トランジスタと、
前記第１ノードと前記第２クロック端子との間に接続した第５トランジスタと、
前記第５トランジスタの制御電極が接続する第２ノードに接続した駆動回路とを備え、
前記駆動回路は、
前記第１ノードが充電されていない期間は前記第２ノードのレベルを前記第１クロック信号に応じてスイングさせることで前記第５トランジスタを駆動し、前記第１ノードが充電されている期間は前記第２ノードを前記第５トランジスタがオフになるレベルに維持する
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記駆動回路は、
前記第２ノードと前記第１クロック端子との間に接続した第１容量素子と、
前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第６トランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記第２クロック端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
前記第２トランジスタは、前記出力端子と前記第１クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項３または請求項４記載のシフトレジスタ回路であって、
前記第２トランジスタとは別に、前記出力端子を放電する第７トランジスタをさらに備え、
前記第７トランジスタの制御電極は、前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記第７トランジスタは、前記出力端子と前記第２クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
所定のリセット端子に接続した制御電極を有し、前記第１ノードを放電する第８トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記出力端子と前記第１ノードとの間に接続した第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路であって、
前記多段の各段は、請求項１から請求項７のいずれか記載のシフトレジスタ回路である
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項９記載の多段のシフトレジスタ回路を、ゲート線駆動回路として備える
ことを特徴とする画像表示装置。
【請求項１１】
請求項１から請求項８のいずれか記載のシフトレジスタ回路であって、
前記出力端子とは別のキャリー信号出力端子と、
前記第１ノードに接続した制御電極を有し、前記第１クロック信号を前記キャリー信号出力端子に供給する第９トランジスタと、
前記第２クロック端子に接続した制御電極を有し、前記キャリー信号出力端子を放電する第１０トランジスタと、
前記第２ノードに接続した制御電極を有し、前記キャリー信号出力端子を放電する第１１トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１１記載のシフトレジスタ回路であって、
前記第１０トランジスタは、前記キャリー信号出力端子と前記第１クロック端子との間に接続しており、
前記第１１トランジスタは、前記キャリー信号出力端子と前記第２クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１３】
複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路を、ゲート線駆動回路として備える画像表示装置であって、
前記多段の各段は、請求項１１または請求項１２記載のシフトレジスタ回路であり、
前記各段において、
前記出力端子は表示パネルのゲート線に接続され、
前記キャリー信号出力端子は、その後段の前記入力端子に接続される
ことを特徴とする画像表示装置。
【請求項１】
入力端子および出力端子と、
互いに位相の異なるクロック信号が入力される第１および第２クロック端子と、
第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
前記第２クロック端子に入力される第２クロック信号により制御され、前記第１ノードと前記入力端子との間に接続する第４トランジスタと、
前記第１ノードと前記第２クロック端子との間に接続した第５トランジスタと、
前記第５トランジスタの制御電極が接続する第２ノードに接続した駆動回路とを備え、
前記駆動回路は、
前記第１ノードが充電されていない期間は前記第２ノードのレベルを前記第１クロック信号に応じてスイングさせることで前記第５トランジスタを駆動し、前記第１ノードが充電されている期間は前記第２ノードを前記第５トランジスタがオフになるレベルに維持する
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記駆動回路は、
前記第２ノードと前記第１クロック端子との間に接続した第１容量素子と、
前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第６トランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記第２クロック端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
前記第２トランジスタは、前記出力端子と前記第１クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項３または請求項４記載のシフトレジスタ回路であって、
前記第２トランジスタとは別に、前記出力端子を放電する第７トランジスタをさらに備え、
前記第７トランジスタの制御電極は、前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記第７トランジスタは、前記出力端子と前記第２クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
所定のリセット端子に接続した制御電極を有し、前記第１ノードを放電する第８トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記出力端子と前記第１ノードとの間に接続した第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路であって、
前記多段の各段は、請求項１から請求項７のいずれか記載のシフトレジスタ回路である
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項９記載の多段のシフトレジスタ回路を、ゲート線駆動回路として備える
ことを特徴とする画像表示装置。
【請求項１１】
請求項１から請求項８のいずれか記載のシフトレジスタ回路であって、
前記出力端子とは別のキャリー信号出力端子と、
前記第１ノードに接続した制御電極を有し、前記第１クロック信号を前記キャリー信号出力端子に供給する第９トランジスタと、
前記第２クロック端子に接続した制御電極を有し、前記キャリー信号出力端子を放電する第１０トランジスタと、
前記第２ノードに接続した制御電極を有し、前記キャリー信号出力端子を放電する第１１トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１１記載のシフトレジスタ回路であって、
前記第１０トランジスタは、前記キャリー信号出力端子と前記第１クロック端子との間に接続しており、
前記第１１トランジスタは、前記キャリー信号出力端子と前記第２クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１３】
複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路を、ゲート線駆動回路として備える画像表示装置であって、
前記多段の各段は、請求項１１または請求項１２記載のシフトレジスタ回路であり、
前記各段において、
前記出力端子は表示パネルのゲート線に接続され、
前記キャリー信号出力端子は、その後段の前記入力端子に接続される
ことを特徴とする画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−２５１０９４（Ｐ２００８−２５１０９４Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９１６９６（Ｐ２００７−９１６９６）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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