スイッチング電源装置
【課題】同期整流素子の両端に並列に接続されたダイオードのリカバリ電流の発生を、簡単な回路を付加することによって抑制し、高効率化や小型化が容易に可能なスイッチング電源装置を提供する。
【解決手段】入力電源Eに直列接続された主発振素子TR1と相補的にオン・オフする同期整流素子SR1と、同期整流素子SR1の両端に接続され、平滑回路16に向けて電流供給可能な向きに接続された寄生ダイオードDSR1を有する。同期整流素子SR1がターンオフしてから一定時間後に発振素子TR1をターンオンさせる遅延時間が設定された制御パルスを生成し、その制御パルスに基づいて主発振素子TR1および同期整流素子SR1を各々駆動する制御回路PW2を備える。寄生ダイオードDSR1の両端には、制御回路PW2によって駆動される補助スイッチ素子Q1と補助コンデンサC1との直列回路からなる整流補助回路22を備える。
【解決手段】入力電源Eに直列接続された主発振素子TR1と相補的にオン・オフする同期整流素子SR1と、同期整流素子SR1の両端に接続され、平滑回路16に向けて電流供給可能な向きに接続された寄生ダイオードDSR1を有する。同期整流素子SR1がターンオフしてから一定時間後に発振素子TR1をターンオンさせる遅延時間が設定された制御パルスを生成し、その制御パルスに基づいて主発振素子TR1および同期整流素子SR1を各々駆動する制御回路PW2を備える。寄生ダイオードDSR1の両端には、制御回路PW2によって駆動される補助スイッチ素子Q1と補助コンデンサC1との直列回路からなる整流補助回路22を備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、入力電圧を所望の直流電圧に変換して電子機器に電力供給するスイッチング電源装置に関し、特に主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置に関する。
【背景技術】
【0002】
従来、入力電源に直列に接続された主発振素子と、主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置として、例えば、図16に示す降圧チョッパ方式のスイッチング電源装置10がある。
【0003】
まず、スイッチング電源装置10の回路構成について説明する。入力電圧Vinを供給する入力電源Eのプラス側に一方の端子が接続された主発振素子TR1を有するインバータ回路12を備え、主発振素子TR1のオン・オフによって主発振素子TR1の他方の端子に所定の断続電圧が発生する。この主発振素子TR1は、例えば、NチャネルのMOS型電界効果トランジスタ(以下、Nch−FETと称す。)であって、一方の端子はドレイン端子であり入力電源Eのプラス側に接続され、他方の端子はソース端子であり、断続電圧の出力である。
【0004】
インバータ回路12の出力と入力電源Eのマイナス側との間には、上記断続電圧を整流する同期整流素子SR1を有する整流回路14を備え、上記断続電圧を整流した整流電圧を、同期整流素子SR1の両端に出力する。この同期整流素子SR1は例えば、Nch−FETであって、ドレイン端子は主発振素子TR1のソース端子に接続され、ソース端子は入力電源Eのマイナス側に接続されている。また、一般に、Nch−FETの内部には、ソースからドレインに向けてPN接合型の寄生ダイオードDSR1が形成されている。従って、上記整流回路は、実質的に同期整流素子SR1と寄生ダイオードDSR1の並列回路で構成されている。
【0005】
同期整流素子SR1の両端には、インダクタLoとコンデンサCoを直列接続した平滑回路16が接続され、コンデンサCoの両端に、上記整流電圧が平滑された出力電圧Voutが発生する。そして、コンデンサCoの両端に接続された負荷LDに所定の電力が供給される。
【0006】
また、主発振素子TR1および同期整流素子SR1が有するゲート端子には、制御回路PW1によって生成され相補的にオン・オフする制御パルスVga,Vgbが各々入力される。制御パルスVga,Vgbは、入力電圧Vinと出力電圧Voutに基づいてパルス幅変調されて生成されている。また、その制御パルスVga,Vgbの動作には、同期整流素子SR1がターンオフしてから一定時間後に主発振素子TR1をターンオンさせる遅延時間Δtdが設定されている。
【0007】
次に、スイッチング電源装置10の動作について、図17,18に基づいて説明する。期間Iにおいては、制御パルスVgaはハイレベルの状態にあり、主発振素子TR1はオンしている。一方、制御パルスVgbはローレベルの状態にあり、同期整流素子SR1はオフしている。従って、図18(a)に示すように、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給すると同時に、インダクタLoに励磁エネルギーを蓄積する。
【0008】
期間IIにおいては、制御パルスVgaはローレベルを示し、主発振素子TR1はオフしている。一方、制御パルスVgbはハイレベルを示し、同期整流素子SR1はオンしている。従って、図18(b)に示すように、インダクタLoに発生する逆起電力によって、コンデンサCoおよび負荷LD、同期整流素子SR1を通る経路に電流が流れ、インダクタLoに蓄積された励磁エネルギーが放出される。このとき、同期整流素子SR1の導通抵抗は十分小さいため、寄生ダイオードDSR1には電流が流れない。
【0009】
期間IIIは、上述した同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの遅延時間Δtdの期間である。この遅延時間Δtdは、主発振素子TR1と同期整流素子SR1が同時にオンして、入力電源Eの両端を実質的に短絡してサージ電流が流れるのを防止するために設定されるものである。この期間IIIにおいては、制御パルスVgaはローレベルを示し、主発振素子TR1はオフしている。一方、制御パルスVgbもローレベルを示し、同期整流素子SR1もオフしている。従って、図18(c)に示すように、インダクタLoに発生する逆起電力による電流は、コンデンサCoおよび負荷LD、寄生ダイオードDSR1を通る経路に流れる。
【0010】
期間IVに入ると、制御パルスVgaはハイレベルに反転し、主発振素子TR1がオンする。一方、制御パルスVgbはローレベルを維持し、同期整流素子SR1はオフしている。主発振素子TR1がオンすると、それまで順方向電流が流れていた寄生ダイオードDSR1の両端に逆電圧が印加され、カソード端子からアノード端子の方向にリカバリ電流が流れ得る状態となる。従って、図18(d)に示すように、入力電源Eから主発振素子TR1、寄生ダイオードDSR1を通る経路に電流が流れる。なお、リカバリ電流については後述する。
【0011】
以上のように、スイッチング電源装置10は、上記期間I〜IVの動作を繰り返すことによって入力電圧Vinを所定の出力電圧Voutに変換し、負荷LDに出力電力を供給する動作を行う。
【0012】
また、特許文献1に開示されているように、転流素子の両端に、ダイオードとトランジスタの並列回路にコンデンサを直列接続した回生スナバ回路を備え、主発振素子がターンオンし、同時に転流素子がターンオフすると、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを、該ダイオードを介して該コンデンサに吸収し、一定時間経過後に該トランジスタをターンオンすることによって、吸収したエネルギーを二次側転流回路内に回生する構成を備えたスイッチング電源装置がある。なお、このスイッチング電源装置における転流素子の具体的な形態について言及されていないが、一般的なPN接合型ダイオードのほか、寄生ダイオードを有するNch−FETを用いた場合においても、特許文献1に記載された作用効果を奏するものと解される。
【特許文献1】特開2005−27394号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記スイッチング電源装置10にあっては、期間IVにおいて、PN接合型の寄生ダイオードDSR1に流れるリカバリ電流に起因して、電力損失が増大するという問題があった。
【0014】
PN接合型ダイオードは、理想的には、順バイアスの印加によって順方向電流を流し、逆バイアスが印加されても逆方向には電流を流さないという、いわゆる順方向に整流作用を有する素子である。しかし、印加される電圧の向きが急激に反転したとき、一時的に逆方向電流が流れるという性質がある。
【0015】
順バイアスが印加されたダイオードは、カソード側電極から内部のN型半導体に電子が供給され、アノード側電極からは内部のP型半導体にホールが供給されている。そして、バイアス電圧によって生じる電界の影響によって、カソード側電極から供給された電子はアノード側へ、アノード側電極から供給されたホールはカソード側へ半導体内部を移動する。この電子とホールの移動が順方向電流である。順方向電流が流れているときのダイオードは、N型半導体部分が電子で満たされた状態となり、P型半導体部分がホールで満たされた状態となっている。
【0016】
この順バイアスが印加された状態から瞬時に逆バイアスに電圧の向き反転すると、両電極の外部からのホールと電子の供給は停止され、半導体内部の電子とホールは、各々順バイアス印加時に半導体内部を移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア(電子とホール)の反対方向の移動によって逆方向の電流が生じる。
【0017】
キャリアの移動によって、ホールの多くはアノード側電極に、電子の多くはカソード側電極に引き寄せられ、一定時間が経過すると、P型半導体とN型半導体の接合部近くはキャリア濃度が低くなった空乏層と呼ばれる層を形成し、ダイオードは電流を流さない状態となる。
【0018】
このように、PN接合型ダイオードに順バイアスが印加されて順方向電流が流れている状態から、逆バイアス印加の状態に急激に変化したとき、半導体内に蓄積されたキャリアによって逆方向電流が流れる期間が一定時間存在する。この逆方向電流をリカバリ電流、リカバリ電流が流れる時間をリカバリ時間、そして、一連のキャリアの挙動をリカバリ動作という。
【0019】
図18(d)に示すように、期間IVにおいては、入力電源Eから主発振素子TR1、寄生ダイオードDSR1を通る経路にリカバリ電流が流れるが、このリカバリ電流の電流値を制限するものは、主発振素子TR1の導通抵抗や配線抵抗などのごく小さなインピーダンスであるため、非常に大きなリカバリ電流が流れる。そして、このリカバリ電流は、大きな電力損失となって主発振素子TR1や寄生ダイオードDSR1で消費される。従って、このリカバリ電流の発生は、スイッチング電源装置の高効率化を阻害する大きな要因であった。
【0020】
また、このリカバリ電流に起因する電力損失は、スイッチングの一周期ごとに発生する性格上、スイッチング周波数が高くなると一層顕著になるため、スイチング周波数を高周波化することができず、スイッチング電源装置の磁性部品や平滑回路等の小型化を妨げていた。
【0021】
また、従来、Nch−FETを用いた同期整流回路は、ダイオードを用いた整流回路の導通損失を低減する効果を有する周知の技術であり、例えば5V以下といった比較的出力電圧の低いスイッチング電源装置に多く使用されているが、比較的出力電圧の高いスイッチング電源装置にはほとんど使用されていなかった。
【0022】
出力電圧の高いスイッチング電源装置では、出力電圧の低いスイッチング電源装置に比べ、ドレイン・ソース間の定格電圧が高いNch−FETを選択する必要がある。しかし、一般に該定格電圧が高いNch−FETほど寄生ダイオードのリカバリ時間が格段に長いため、上述したリカバリ動作に起因する問題が一層顕著になる傾向がある。従って、特に出力電圧の高いスイッチング電源装置にあっては、Nch−FETを用いた同期整流回路を採用しても、Nch−FETによる導通損失が低減される以上にリカバリ動作に起因する電力損失が増加し、全体として電力損失を低減することができなかった。また、例えばリカバリ時間が短く設計されたファスト・リカバリ・ダイオードを該Nch−FETの外部に並列接続し、寄生ダイオードのリカバリ動作をマスクして対策する方法も考えられるが、ファスト・リカバリ・ダイオードであっても十分な効果は得られず、上記リカバリ動作に起因する問題を解決することができなかった。
【0023】
また、図16に示すスイッチング電源装置10は降圧チョッパ方式であるが、例えば、非絶縁型スイッチング電源装置である図19(a)に示す極性反転昇降圧チョッパ方式、図19(b)に示す昇圧チョッパ方式や、絶縁型スイッチング電源装置である図20(a)に示すシングルエンディッドフォワード方式、図20(b)に示すフライバック方式など、他の回路方式のスイッチング電源装置も存在する。しかし、これらを含む多くの回路方式は、入力電源Eに直列に接続されたNch−FETを用いた主発振素子TR1と、主発振素子TR1と相補的にオン・オフするNch−FETを用いた同期整流素子SR1を有し、所定の遅延時間Δtdが設定された制御パルスVga,Vgbによって各々駆動されるという構成を備えており、スイッチング電源装置10と同様に、寄生ダイオードDSR1のリカバリ動作に起因して、上述の問題が生じていた。
【0024】
一方、特許文献1に開示されたスイッチング電源装置にあっては、例えば転流素子としてPN接合型ダイオードであるファスト・リカバリ・ダイオードを用いた場合、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを回生する動作が行われるが、ファスト・リカバリ・ダイオードのリカバリ電流の発生を妨げる動作は行わないので、上述した効率低下などの問題が生じる。また、転流素子に寄生ダイオードを有するNch−FETを用いた場合でも、スイッチング電源装置10と同様に、図18(d)に示す期間IVにおいて寄生ダイオードにリカバリ電流が発生し、上述した効率低下などの問題が生じていた。
【0025】
また、整流用のダイオードのリカバリ電流を抑制する技術としては、該ダイオードの周辺に、チョークコイルとコンデンサ等で構成された対策回路を付加する方法が実用化された事例があるが、磁性部品を含む対策回路等の場合は比較的大きな電力損失が伴うほか、コンパクトに構成することが困難である等の問題があり、さらなる改善が求められていた。
【0026】
この発明は、上記背景技術に鑑みて成されたものであって、同期整流素子の両端に並列に接続されたダイオードや同期整流用のNch−FETが有する寄生ダイオードのリカバリ電流の発生を、簡単な回路を付加することによって抑制し、高効率化や小型化が容易に可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0027】
この発明は、入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、前記主発振素子と相補的にオン・オフする同期整流素子と、前記断続電圧を整流する整流回路と、前記整流回路によって整流された電圧を平滑し負荷に出力電力を供給する平滑回路と、前記同期整流素子の両端に接続され前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置であって、前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、前記制御回路は、前記同期整流素子のターンオフに連動して、同時もしくは若干遅れて前記補助スイッチ素子をターンオンさせ、その後、主発振素子をターンオンさせ、主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動するスイッチング電源装置である。
【0028】
また、前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたスイッチング電源装置である。
【0029】
また、前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された寄生ダイオードを含む補助ダイオードが設けられたスイッチング電源装置である。
【0030】
さらに、前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内であるところの、前記両端電圧が前記入力電源の電圧以下に低下するまでの時間に、好ましくは可及的にゼロボルトまで低下するまでの時間に設定されたスイッチング電源装置である。
【発明の効果】
【0031】
この発明のスイッチング電源装置によれば、簡単な構成の整流補助回路を付加することによって、従来の同期整流素子と並列に接続されたダイオードに発生していたリカバリ電流を抑制することができるので、リカバリ動作に起因する電力損失がほとんど生じない。従って、スイッチング電源装置の高効率化、小型化に寄与することができる。
【0032】
また、リカバリ電流に起因するサージ電圧の発生も同時に抑制され、さらに、トランスや平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路によって吸収可能であるため、スイッチング電源装置の外部へ放出されるスイッチングノイズが低減され、ノイズ対策用のフィルタ回路等を削減することができる。
【0033】
また、整流補助回路は、補助コンデンサを含む電流経路の時定数を、電流の向きに応じて切り換える時定数切換回路が付加されているので、同期整流素子と並列に接続されたダイオードのリカバリ動作を確実に防止しつつ、主発振素子等に加わる電流ストレスを軽減することができる。
【0034】
また、補助スイッチ素子の両端に補助ダイオードを並列接続することによって、補助スイッチ素子の駆動制御が容易になるので、制御回路内部の補助スイッチ素子の駆動に関する回路部分の構成を簡素化することができる。
【0035】
さらに、同期整流素子がターンオフしてから主発振素子がターンオンするまでの遅延時間を、主発振素子の両端電圧がゼロボルトまで低下するまでの時間内に設定することによって、主発振素子の損失を低減することができ、また、主発振素子によるスイッチングノイズの発生を抑制することができる。
【発明を実施するための最良の形態】
【0036】
以下、この発明の第一の実施形態のスイッチング電源装置20について、図1〜図3に基づいて説明する。ここで、上記スイッチング電源装置10と同様の構成は、同一の符号を付して説明する。
【0037】
スイッチング電源装置20は、図1に示すように、スイッチング電源装置10と同様の降圧チョッパ方式に構成され、入力電圧Vinを供給する入力電源Eのプラス側に一方の端子が接続された主発振素子TR1を有するインバータ回路12を備え、主発振素子TR1のオン・オフによって主発振素子TR1の他方の端子に所定の断続電圧が発生する。主発振素子TR1は、例えば、Nch−FETであって、ドレイン端子は入力電源Eのプラス側に接続され、ソース端子が断続電圧の出力となる。
【0038】
インバータ回路12の出力と入力電源Eのマイナス側との間には、上記断続電圧を整流する同期整流素子SR1を有する整流回路14を備え、断続電圧を整流した整流電圧を、同期整流素子SR1の両端に出力する。同期整流素子SR1は、例えば、Nch−FETであって、ドレイン端子は主発振素子TR1のソース端子に接続され、ソース端子は入力電源Eのマイナス側に接続されている。また、Nch−FETの内部には、ソースからドレインに向けてPN接合型の寄生ダイオードDSR1が形成されており、整流回路14は、実質的に同期整流素子SR1と寄生ダイオードDSR1の並列回路で構成されている。そして、同期整流素子SR1の両端に、インダクタLoとコンデンサCoを直列接続した平滑回路16が接続され、コンデンサCoの両端に、上記整流電圧が平滑された出力電圧Voutが発生する。
【0039】
さらに、同期整流素子SR1の両端には、補助スイッチ素子Q1と補助コンデンサC1の直列回路で構成された整流補助回路22が並列接続されている。ここでは、補助スイッチ素子Q1は、寄生ダイオードを有さないトランジスタ等の能動素子が用いられている。
【0040】
また、主発振素子TR1、同期整流素子SR1および補助スイッチ素子Q1を駆動するための制御端子には、制御回路PW2によって生成された制御パルスVga,Vgb,Vgcが各々入力されている。制御パルスVga,Vgb,Vgcは、入力電圧Vinと出力電圧Voutに基づいてパルス幅変調されて生成される。制御パルスVga,Vgb,Vgcの動作については、スイッチング電源装置20の動作説明の中で詳しく述べる。
【0041】
このように、スイッチング電源装置20は、上述の背景技術におけるスイッチング電源装置10に整流補助回路22が付加され、さらに、2つの制御パルスを出力する制御回路PW1に代えて、3つの制御パルスを出力する制御回路PW2を備えた構成を有している。
【0042】
次に、この実施形態のスイッチング電源装置20の動作について、図2、図3に基づいて説明する。先ず、期間Aにおいては、制御パルスVgaはハイレベルであり、主発振素子TR1はオンしている。また、制御パルスVgbは、基本的に制御パルスVgaに対して相補的にオン・オフ動作するもので、この期間はローレベルの状態にあり、同期整流素子SR1はオフしている。そして、制御パルスVgcはハイレベルの状態にあり、補助スイッチ素子Q1はオンしている。従って、図3(a)に示すように、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し、インダクタLoに励磁エネルギーが蓄積される。同時に、主発振素子TR1、補助スイッチ素子Q1、補助コンデンサC1を通る経路にも電流Ic1(図2では下向き方向)を供給し、補助コンデンサC1を充電する。
【0043】
期間Aでの補助コンデンサC1の充電が完了した後の期間Bにおいて、図2に示すように、制御パルスVga,Vgb,Vgcは期間Aの状態を維持している。従って、期間Aと同様に、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し、インダクタLoに励磁エネルギーを蓄積される動作が継続する(図3(b))。一方、補助スイッチ素子Q1、補助コンデンサC1の経路の電流Ic1は、既に補助コンデンサC1の両端が入力電圧Vinと略等しい電圧に達して充電が完了しているので、ほぼゼロアンペアの状態となっている。
【0044】
期間Cにおいては、図2に示すように、制御パルスVga,Vgbは期間Bの状態を維持しているが、制御パルスVgcがローレベルに反転し、補助スイッチ素子Q1はオフする。補助スイッチ素子Q1のターンオフは、期間Aおよび期間Bの動作で説明した補助コンデンサC1を充電する動作が完了した後であって、後述する期間Dにおける主発振素子TR1がターンオフする前の期間内のいずれかのタイミングに設定されている。このタイミングであれば、補助スイッチ素子Q1の電流Ic1がゼロの状態でターンオフされるので、実質的な電気的作用が生じることなく、期間Bの動作がそのまま継続される(図3(c))。なお、補助スイッチ素子Q1がオフすることによって、補助コンデンサC1に蓄積された電荷が保持され、その両端電圧は入力電圧Vinと略等しい電圧で保持される。
【0045】
期間Dにおいては、図2に示すように、制御パルスVgaはローレベルになり、主発振素子TR1はオフするとともに、制御パルスVgbはハイレベルに反転し、同期整流素子SR1がターンオンする。また、制御パルスVgcはローレベルを継続し、補助スイッチ素子Q1はオフしている。従って、図3(d)に示すように、インダクタLoに発生する逆起電力によって、コンデンサCoおよび負荷LD、同期整流素子SR1を通る経路に電流が流れ、インダクタLoに蓄積された励磁エネルギーが放出される。このとき、同期整流素子SR1の導通抵抗は十分小さいため、寄生ダイオードDSR1にはリカバリ電流の原因となる順方向電流は流れない。
【0046】
期間Eにおいては、制御パルスVgaはローレベルのままで、主発振素子TR1はオフしている状態を維持したままで、制御パルスVgbはローレベルになり、同期整流素子SR1がターンオフする。一方、制御パルスVgcは、制御パルスVgbがローレベルに反転するタイミングに連動して、同時もしくは若干遅れてハイレベルに反転し、補助スイッチ素子Q1はオンする。制御パルスVgbがローレベルに反転してから制御パルスVgcがハイレベルに反転するまでの若干の遅れは、同期整流素子SR1が実質的にオフしてから補助スイッチ素子Q1が実質的にオンするタイミングが逆転しないようにするために設けるものであり、同期整流素子SR1や補助スイッチ素子Q1の動作速度、および、配線パターンに存在する寄生インダクタンスや寄生容量を加味して決定される値であり、ゼロからΔtdの範囲で調整される。従って、図3(e)に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し放電する(図2では上向き方向)。このとき、補助コンデンサC1は所定の値以上の容量を備えているので、上記の放電により電荷が一部放出されても両端電圧は所定の電圧以上に保持される。これにより、補助コンデンサC1が放電動作を続けることになり、寄生ダイオードDSR1には、リカバリ電流の原因となる順方向電流は流れない。
【0047】
そして、上記期間A〜Eの動作を繰り返すことによって、入力電圧Vinを所定の出力電圧Voutに変換し、負荷に出力電力を供給する動作が行われる。
【0048】
以上説明したように、スイッチング電源装置20によれば、同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの期間Eに、補助コンデンサC1が放電動作を行なうため寄生ダイオードDSR1に順方向電流が流れない。そして、その順方向電流が流れていない状態で、その後主発振素子TR1がターンオンするので、リカバリ電流は発生しない。従って、リカバリ電流に起因する電力損失が生じることがない。また、リカバリ電流に起因するサージ電圧の発生も抑制される他、平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路22によって吸収・回生されるので、スイッチングノイズを低減することができる。
【0049】
次に、この発明の第二の実施形態のスイッチング電源装置30について、図4〜図6に基づいて説明する。ここで、上記スイッチング電源装置20と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置30は、図4に示すように、スイッチング電源装置20とほぼ同様の構成であるが、整流補助回路22に代えて、整流補助回路32が設けられている点が異なる。
【0050】
整流補助回路32は、整流補助回路22の補助コンデンサC1に、時定数切換回路34が直列に挿入された構成を持つものである。時定数切換回路34は、抵抗R1とダイオードD1との直列回路と、その直列回路に並列に接続された抵抗R2とで構成され、ダイオードD1は、インダクタLoに向けて順方向電流を流すことが可能な向きに配置されている。ここでは、抵抗R1は抵抗R2よりも十分小さな抵抗値に設定されている。なお、抵抗R1は短絡除去した構成であってもよい。
【0051】
次に、スイッチング電源装置30の動作について、図5、図6に基づいて説明する。制御回路PW2が生成する制御パルスVga,Vgb,Vgcの電圧レベルが変化するタイミングは、スイッチング電源装置20における制御パルスVga,Vgb,Vgcのタイミングと同様である。従って、図5に示すように、スイッチング電源装置30の動作状態も同様に、期間A〜Eに分解することができる。この新たに付加された時定数切換回路34は、補助コンデンサC1に電流が流れる期間である期間A,Eに作用する。
【0052】
期間Aにおいて、図6(a)に示すように、入力電源Eは、主発振素子TR1、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1を通る経路に電流Ic1を供給し、補助コンデンサC1を充電する。そして電流Ic1は、時定数切換回路34を通過する際、ダイオードD1に阻止されて抵抗R1に流れず、全て抵抗R2を流れる。すなわち、この補助コンデンサC1を含む電流経路の時定数は、ほぼ抵抗R2と補助コンデンサC1によって決定される。
【0053】
従って、例えば、抵抗R2の抵抗値を相対的に大きな値に設定しておけば、期間Aにおける電流Ic1のピーク値を低くすることができ、主発振素子TR1の電流ストレスを軽減することができる。なお、抵抗R2の抵抗値を大きな値に設定すると、補助コンデンサC1の充電が完了するまでの時間(期間A)が長くなるが、補助スイッチ素子Q1がターンオフする前に補助コンデンサC1の充電が完了できれば、特に弊害はない。
【0054】
期間B,C,Dの各期間の動作は、スイッチング電源装置20と同様であるため、説明を省略する。
【0055】
期間Eにおいて、図6(b)に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に放電電流を供給する。ここで、抵抗R1は抵抗R2よりも十分小さな抵抗値に設定されているため、電流Ic1が時定数切換回路34を通過する際は、ほとんどが抵抗R1を流れる。
【0056】
以上述べたように、この実施形態のスイッチング電源装置30にあっては、補助コンデンサC1を含む電流経路の時定数を電流の向きに応じて切り換える時定数切換回路34が付加されているので、寄生ダイオードDSR1に順方向電流が流れるのを防止してリカバリ電流の発生を阻止するとともに、主発振素子TR1等に加わる電流ストレスを軽減することができる。
【0057】
次に、この発明の第三の実施形態のスイッチング電源装置40について、図7、図8に基づいて説明する。ここで、上記スイッチング電源装置30と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置40は、図7に示すように、スイッチング電源装置30とほぼ同様の構成であるが、整流補助回路32に代えて整流補助回路42が設けられている点で異なっている。
【0058】
整流補助回路42は、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1の直列回路を備え、さらに、補助スイッチ素子Q1の両端に、主発振素子TR1から補助コンデンサC1に向けて電流を流すことが可能な向きに、補助ダイオードDQ1が並列接続されている。ここでは、補助スイッチ素子Q1は、例えばNch−FETと、補助ダイオードDQ1は、該Nch−FETのドレイン・ソース間に形成された寄生ダイオードを用いて構成されている。
【0059】
次に、スイッチング電源装置40の動作について、図8に基づいて説明する。スイッチング電源装置40の動作状態は、図8に示すように、期間A,C,D,Eに分解することができる。スイッチング電源装置30と動作が異なるのは、期間Aである。また、スイッチング電源装置30における期間Bに相当する動作状態は存在しない。
【0060】
期間Aは、制御パルスVgcがハイレベルからローレベルに反転するタイミングを境に、さらに期間A1と期間A2とに分解することができる。期間A1は、前述したスイッチング電源装置30における期間Aと同じ動作状態であって、図6(a)に示すように、入力電源Eは、主発振素子TR1、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1を通る経路に電流Ic1を供給し、補助コンデンサC1を充電する。そして、コンデンサC1の充電されている途中で、期間A1が終了する。
【0061】
制御パルスVgcがハイレベルからローレベルに反転し、期間A2に移ると、補助スイッチ素子Q1がオフする。しかし、補助スイッチ素子Q1と並列接続されている補助ダイオードDQ1が導通し、コンデンサC1の充電は継続される。
【0062】
すなわち、この実施形態のスイッチング電源装置40における期間Aの動作は、上述の第二実施形態のスイッチング電源装置30の期間Aの動作に比べ、コンデンサC1の充電電流の経路が、充電の途中で、補助スイッチ素子Q1から補助ダイオードDQ1に切り換えられる違いがあるが、リカバリ電流の抑制に関する電気的作用については全く同様である。
【0063】
しかしながら、第二実施形態のスイッチング電源装置30にあっては、補助ダイオードDQ1を備えていないため、期間EからコンデンサC1の充電が開始されて完了するまでの期間Aにかけて、比較的長い期間、制御パルスVgcのハイレベルを維持する必要があった。それに対して、スイッチング電源装置40では、制御パルスVgcを、少なくとも期間Eを超えるごく短い時間であるΔtcだけハイレベルに維持すればよく、かつ、ローレベルに反転するタイミングも厳密である必要がないため、制御回路PW2における補助スイッチ素子Q1の駆動に関する回路部分の構成を簡素化することができる。
【0064】
期間C,D,Eの各期間の動作は、スイッチング電源装置30と同様であるため、説明を省略する。
【0065】
以上述べたように、スイッチング電源装置40は、スイッチング電源装置30にさらに改善を加えたものであって、補助スイッチ素子Q1の両端に補助ダイオードDQ1が付加されているので、制御回路PW2内部の回路構成を簡素化することができる。 次に、この発明の第四の実施形態のスイッチング電源装置50について、図9、図10に基づいて説明する。ここで、上記スイッチング電源装置40と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置50は、図9に示すように、スイッチング電源装置40とほぼ同様の構成であるが、制御回路PW2に代えて制御回路PW3が設けられている点で異なっている。
【0066】
制御回路PW3は、制御パルスVga,Vgbを生成する動作について、同期整流素子SR1がターンオフして主発振素子TR1がターンオンするまでの遅延時間Δtdの設定方法に特徴がある。また、制御パルスVgcを生成する動作について、補助スイッチ素子がターンオフするタイミングが、制御回路PW2と異なる。制御回路PW3の動作については、スイッチング電源装置50の動作説明の中で詳しく述べる。
【0067】
また、図9の回路図においては、制御回路PW3の作用効果を説明するため、Nch−FETを用いた主発振素子TR1の半導体チップ内部に存在するコンデンサC2を図示している。なお、このコンデンサC2は、主発振素子TR1に印加されるサージ電圧を吸収する目的で並列接続されたコンデンサであってもよい。
【0068】
次に、スイッチング電源装置50の動作について、図10、図11に基づいて説明する。スイッチング電源装置50の動作状態は、図10に示すように、期間A,C,D,Eに分解することができる。スイッチング電源装置40と動作が異なるのは期間Eである。よって、期間A,C,Dの各期間の説明は省略し、期間Eの動作に絞って説明する。
【0069】
期間Eにおいて、図11に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に放電電流を供給する。これは、スイッチング電源装置40における期間Eの動作と同様である。スイッチング電源装置50においては、さらに、コンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、主発振素子TR1のコンデンサC2、入力電源Eを通る経路にも放電電流を供給する。そして、コンデンサC2の両端の電圧Vc2は、この放電電流と電流経路が有する所定の時定数に従って低下する。
【0070】
この実施形態の制御回路PW3は、同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの遅延時間Δtdが、電圧Vc2が所定の低い電圧値まで低下する時間(好ましくは入力電圧Vin以下に低下するまでの時間に、より好ましくは可及的にゼロボルトまで低下するまでの時間)に設定されている。従って、電圧Vc2が十分低い電圧値までに低下してからコンデンサC2の両端が主発振素子TR1で短絡されるので、放電損失を大幅に低減することが可能である。特に、遅延時間ΔTdを、電圧Vc2がゼロボルトまで低下する時間に設定すれば、コンデンサC2の放電損失を無くすことも可能である。
【0071】
この放電損失は、スイッチング周波数が高くなると一層顕著になるものであるため、従来のスイッチング電源装置において効率低下の原因となっていたが、上記の制御回路PW3を用いることによって、この問題が解決される。
【0072】
以上述べたように、スイッチング電源装置50は、スイッチング電源装置40にさらに改善を加えたものであって、制御回路PW3は、遅延時間Δtdを適宜に設定することでコンデンサC2放電損失を大幅に低減することが可能となり、スイッチング電源装置の高効率化、小型化に寄与することができる。
【0073】
次に、この発明の他の実施形態について、図12〜図15に基づいて説明する。ここで、上記スイッチング電源装置50と同様の構成は、同一の符号を付して説明を省略する。図12は、第五の実施形態である昇圧チョッパ方式のスイッチング電源装置である。図13は、第六の実施形態である極性反転昇降圧チョッパ方式のスイッチング電源装置である。図14は、第七の実施形態であるシングルエンディッドフォワード方式のスイッチング電源装置である。そして、図15は、第八の実施形態であるフライバック方式のスイッチング電源装置である。上記第五〜第八の実施形態に係るスイッチング電源装置は、いずれも、制御回路PW3を備え、同期整流素子SR1および寄生ダイオードDSR1と並列に整流補助回路42が接続された構成を備えている。そして、いずれも、上記スイッチング電源装置50と同様に、寄生ダイオードDSR1のリカバリ電流が抑制される等の作用効果を奏する。
【0074】
なお、本発明は上記実施形態に限定されるものではない。同期整流素子は、寄生ダイオードを有しない他の半導体スイッチ素子などでもよく、整流回路は、上記実施形態の寄生ダイオードDQ1に相当するダイオード素子を別個に付加して構成したものであってもよい。
【0075】
制御回路は、制御パルスを出力電圧Voutに基づいて生成する動作を行うものに限定されない。例えば、出力電流、出力電力、温度等に基づくものであってもよく、スイッチング電源装置の用途や使用状態に応じて自由に選択可能である。
【0076】
また、制御回路は、同期整流素子のターンオフと前記補助スイッチ素子のターンオンが連動して行われるタイミングは、この発明の目的とする効果を発揮できる期間内であればよく、実質的にある程度のタイミングの幅を有するものでも良い。さらに、主発振素子TR1、同期整流素子SR1、補助スイッチ素子Q1以外のスイッチ素子も同時に制御するものであってもよく、例えば、アクティブクランプ用のスイッチ素子や主発振素子と同位相でオン・オフする同期整流素子等も合わせて制御するものであってもよい。制御パルスも、パルス幅変調の他、周波数変調したものでも良い。
【図面の簡単な説明】
【0077】
【図1】この発明のスイッチング電源装置の第一の実施形態を示す回路図である。
【図2】第一の実施形態の動作を示すタイムチャートである。
【図3】第一の実施形態における期間A,B,C,D,Eの動作を説明する回路図(a)(b)(c)(d)(e)である。
【図4】この発明のスイッチング電源装置の第二の実施形態を示す回路図である。
【図5】第二の実施形態の動作を示すタイムチャートである。
【図6】第二の実施形態における期間A,Eの動作を説明する回路図(a)(b)である。
【図7】この発明のスイッチング電源装置の第三の実施形態を示す回路図である。
【図8】第三の実施形態の動作を示すタイムチャートである。
【図9】この発明のスイッチング電源装置の第四の実施形態を示す回路図である。
【図10】第四の実施形態の動作を示すタイムチャートである。
【図11】第四の実施形態における期間Eの動作を説明する回路図である。
【図12】この発明のスイッチング電源装置の第五の実施形態を示す回路図である。
【図13】この発明のスイッチング電源装置の第六の実施形態を示す回路図である。
【図14】この発明のスイッチング電源装置の第七の実施形態を示す回路図である。
【図15】この発明のスイッチング電源装置の第八の実施形態を示す回路図である。
【図16】従来のスイッチング電源装置の一例を示す回路図である。
【図17】この従来例の動作を示すタイムチャートである。
【図18】この従来例における期間I,II,III,IVの動作を説明する回路図(a)(b)(c)(d)である。
【図19】従来の非絶縁型スイッチング電源装置の他の例を示す回路図(a)(b)である。
【図20】従来の絶縁型スイッチング電源装置の他の例を示す回路図(a)(b)である。
【符号の説明】
【0078】
10,20,30,40,50 スイッチング電源装置
12 インバータ回路
14 整流回路
16 平滑回路
22,32,42 整流補助回路
34 時定数切換回路
C1 補助コンデンサ
DQ1 補助ダイオード
DSR1 寄生ダイオード
E 入力電源
PW1,PW2,PW3 制御回路
Q1 補助スイッチ素子
SR1 同期整流素子
TR1 主発振素子
【技術分野】
【0001】
この発明は、入力電圧を所望の直流電圧に変換して電子機器に電力供給するスイッチング電源装置に関し、特に主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置に関する。
【背景技術】
【0002】
従来、入力電源に直列に接続された主発振素子と、主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置として、例えば、図16に示す降圧チョッパ方式のスイッチング電源装置10がある。
【0003】
まず、スイッチング電源装置10の回路構成について説明する。入力電圧Vinを供給する入力電源Eのプラス側に一方の端子が接続された主発振素子TR1を有するインバータ回路12を備え、主発振素子TR1のオン・オフによって主発振素子TR1の他方の端子に所定の断続電圧が発生する。この主発振素子TR1は、例えば、NチャネルのMOS型電界効果トランジスタ(以下、Nch−FETと称す。)であって、一方の端子はドレイン端子であり入力電源Eのプラス側に接続され、他方の端子はソース端子であり、断続電圧の出力である。
【0004】
インバータ回路12の出力と入力電源Eのマイナス側との間には、上記断続電圧を整流する同期整流素子SR1を有する整流回路14を備え、上記断続電圧を整流した整流電圧を、同期整流素子SR1の両端に出力する。この同期整流素子SR1は例えば、Nch−FETであって、ドレイン端子は主発振素子TR1のソース端子に接続され、ソース端子は入力電源Eのマイナス側に接続されている。また、一般に、Nch−FETの内部には、ソースからドレインに向けてPN接合型の寄生ダイオードDSR1が形成されている。従って、上記整流回路は、実質的に同期整流素子SR1と寄生ダイオードDSR1の並列回路で構成されている。
【0005】
同期整流素子SR1の両端には、インダクタLoとコンデンサCoを直列接続した平滑回路16が接続され、コンデンサCoの両端に、上記整流電圧が平滑された出力電圧Voutが発生する。そして、コンデンサCoの両端に接続された負荷LDに所定の電力が供給される。
【0006】
また、主発振素子TR1および同期整流素子SR1が有するゲート端子には、制御回路PW1によって生成され相補的にオン・オフする制御パルスVga,Vgbが各々入力される。制御パルスVga,Vgbは、入力電圧Vinと出力電圧Voutに基づいてパルス幅変調されて生成されている。また、その制御パルスVga,Vgbの動作には、同期整流素子SR1がターンオフしてから一定時間後に主発振素子TR1をターンオンさせる遅延時間Δtdが設定されている。
【0007】
次に、スイッチング電源装置10の動作について、図17,18に基づいて説明する。期間Iにおいては、制御パルスVgaはハイレベルの状態にあり、主発振素子TR1はオンしている。一方、制御パルスVgbはローレベルの状態にあり、同期整流素子SR1はオフしている。従って、図18(a)に示すように、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給すると同時に、インダクタLoに励磁エネルギーを蓄積する。
【0008】
期間IIにおいては、制御パルスVgaはローレベルを示し、主発振素子TR1はオフしている。一方、制御パルスVgbはハイレベルを示し、同期整流素子SR1はオンしている。従って、図18(b)に示すように、インダクタLoに発生する逆起電力によって、コンデンサCoおよび負荷LD、同期整流素子SR1を通る経路に電流が流れ、インダクタLoに蓄積された励磁エネルギーが放出される。このとき、同期整流素子SR1の導通抵抗は十分小さいため、寄生ダイオードDSR1には電流が流れない。
【0009】
期間IIIは、上述した同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの遅延時間Δtdの期間である。この遅延時間Δtdは、主発振素子TR1と同期整流素子SR1が同時にオンして、入力電源Eの両端を実質的に短絡してサージ電流が流れるのを防止するために設定されるものである。この期間IIIにおいては、制御パルスVgaはローレベルを示し、主発振素子TR1はオフしている。一方、制御パルスVgbもローレベルを示し、同期整流素子SR1もオフしている。従って、図18(c)に示すように、インダクタLoに発生する逆起電力による電流は、コンデンサCoおよび負荷LD、寄生ダイオードDSR1を通る経路に流れる。
【0010】
期間IVに入ると、制御パルスVgaはハイレベルに反転し、主発振素子TR1がオンする。一方、制御パルスVgbはローレベルを維持し、同期整流素子SR1はオフしている。主発振素子TR1がオンすると、それまで順方向電流が流れていた寄生ダイオードDSR1の両端に逆電圧が印加され、カソード端子からアノード端子の方向にリカバリ電流が流れ得る状態となる。従って、図18(d)に示すように、入力電源Eから主発振素子TR1、寄生ダイオードDSR1を通る経路に電流が流れる。なお、リカバリ電流については後述する。
【0011】
以上のように、スイッチング電源装置10は、上記期間I〜IVの動作を繰り返すことによって入力電圧Vinを所定の出力電圧Voutに変換し、負荷LDに出力電力を供給する動作を行う。
【0012】
また、特許文献1に開示されているように、転流素子の両端に、ダイオードとトランジスタの並列回路にコンデンサを直列接続した回生スナバ回路を備え、主発振素子がターンオンし、同時に転流素子がターンオフすると、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを、該ダイオードを介して該コンデンサに吸収し、一定時間経過後に該トランジスタをターンオンすることによって、吸収したエネルギーを二次側転流回路内に回生する構成を備えたスイッチング電源装置がある。なお、このスイッチング電源装置における転流素子の具体的な形態について言及されていないが、一般的なPN接合型ダイオードのほか、寄生ダイオードを有するNch−FETを用いた場合においても、特許文献1に記載された作用効果を奏するものと解される。
【特許文献1】特開2005−27394号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記スイッチング電源装置10にあっては、期間IVにおいて、PN接合型の寄生ダイオードDSR1に流れるリカバリ電流に起因して、電力損失が増大するという問題があった。
【0014】
PN接合型ダイオードは、理想的には、順バイアスの印加によって順方向電流を流し、逆バイアスが印加されても逆方向には電流を流さないという、いわゆる順方向に整流作用を有する素子である。しかし、印加される電圧の向きが急激に反転したとき、一時的に逆方向電流が流れるという性質がある。
【0015】
順バイアスが印加されたダイオードは、カソード側電極から内部のN型半導体に電子が供給され、アノード側電極からは内部のP型半導体にホールが供給されている。そして、バイアス電圧によって生じる電界の影響によって、カソード側電極から供給された電子はアノード側へ、アノード側電極から供給されたホールはカソード側へ半導体内部を移動する。この電子とホールの移動が順方向電流である。順方向電流が流れているときのダイオードは、N型半導体部分が電子で満たされた状態となり、P型半導体部分がホールで満たされた状態となっている。
【0016】
この順バイアスが印加された状態から瞬時に逆バイアスに電圧の向き反転すると、両電極の外部からのホールと電子の供給は停止され、半導体内部の電子とホールは、各々順バイアス印加時に半導体内部を移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア(電子とホール)の反対方向の移動によって逆方向の電流が生じる。
【0017】
キャリアの移動によって、ホールの多くはアノード側電極に、電子の多くはカソード側電極に引き寄せられ、一定時間が経過すると、P型半導体とN型半導体の接合部近くはキャリア濃度が低くなった空乏層と呼ばれる層を形成し、ダイオードは電流を流さない状態となる。
【0018】
このように、PN接合型ダイオードに順バイアスが印加されて順方向電流が流れている状態から、逆バイアス印加の状態に急激に変化したとき、半導体内に蓄積されたキャリアによって逆方向電流が流れる期間が一定時間存在する。この逆方向電流をリカバリ電流、リカバリ電流が流れる時間をリカバリ時間、そして、一連のキャリアの挙動をリカバリ動作という。
【0019】
図18(d)に示すように、期間IVにおいては、入力電源Eから主発振素子TR1、寄生ダイオードDSR1を通る経路にリカバリ電流が流れるが、このリカバリ電流の電流値を制限するものは、主発振素子TR1の導通抵抗や配線抵抗などのごく小さなインピーダンスであるため、非常に大きなリカバリ電流が流れる。そして、このリカバリ電流は、大きな電力損失となって主発振素子TR1や寄生ダイオードDSR1で消費される。従って、このリカバリ電流の発生は、スイッチング電源装置の高効率化を阻害する大きな要因であった。
【0020】
また、このリカバリ電流に起因する電力損失は、スイッチングの一周期ごとに発生する性格上、スイッチング周波数が高くなると一層顕著になるため、スイチング周波数を高周波化することができず、スイッチング電源装置の磁性部品や平滑回路等の小型化を妨げていた。
【0021】
また、従来、Nch−FETを用いた同期整流回路は、ダイオードを用いた整流回路の導通損失を低減する効果を有する周知の技術であり、例えば5V以下といった比較的出力電圧の低いスイッチング電源装置に多く使用されているが、比較的出力電圧の高いスイッチング電源装置にはほとんど使用されていなかった。
【0022】
出力電圧の高いスイッチング電源装置では、出力電圧の低いスイッチング電源装置に比べ、ドレイン・ソース間の定格電圧が高いNch−FETを選択する必要がある。しかし、一般に該定格電圧が高いNch−FETほど寄生ダイオードのリカバリ時間が格段に長いため、上述したリカバリ動作に起因する問題が一層顕著になる傾向がある。従って、特に出力電圧の高いスイッチング電源装置にあっては、Nch−FETを用いた同期整流回路を採用しても、Nch−FETによる導通損失が低減される以上にリカバリ動作に起因する電力損失が増加し、全体として電力損失を低減することができなかった。また、例えばリカバリ時間が短く設計されたファスト・リカバリ・ダイオードを該Nch−FETの外部に並列接続し、寄生ダイオードのリカバリ動作をマスクして対策する方法も考えられるが、ファスト・リカバリ・ダイオードであっても十分な効果は得られず、上記リカバリ動作に起因する問題を解決することができなかった。
【0023】
また、図16に示すスイッチング電源装置10は降圧チョッパ方式であるが、例えば、非絶縁型スイッチング電源装置である図19(a)に示す極性反転昇降圧チョッパ方式、図19(b)に示す昇圧チョッパ方式や、絶縁型スイッチング電源装置である図20(a)に示すシングルエンディッドフォワード方式、図20(b)に示すフライバック方式など、他の回路方式のスイッチング電源装置も存在する。しかし、これらを含む多くの回路方式は、入力電源Eに直列に接続されたNch−FETを用いた主発振素子TR1と、主発振素子TR1と相補的にオン・オフするNch−FETを用いた同期整流素子SR1を有し、所定の遅延時間Δtdが設定された制御パルスVga,Vgbによって各々駆動されるという構成を備えており、スイッチング電源装置10と同様に、寄生ダイオードDSR1のリカバリ動作に起因して、上述の問題が生じていた。
【0024】
一方、特許文献1に開示されたスイッチング電源装置にあっては、例えば転流素子としてPN接合型ダイオードであるファスト・リカバリ・ダイオードを用いた場合、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを回生する動作が行われるが、ファスト・リカバリ・ダイオードのリカバリ電流の発生を妨げる動作は行わないので、上述した効率低下などの問題が生じる。また、転流素子に寄生ダイオードを有するNch−FETを用いた場合でも、スイッチング電源装置10と同様に、図18(d)に示す期間IVにおいて寄生ダイオードにリカバリ電流が発生し、上述した効率低下などの問題が生じていた。
【0025】
また、整流用のダイオードのリカバリ電流を抑制する技術としては、該ダイオードの周辺に、チョークコイルとコンデンサ等で構成された対策回路を付加する方法が実用化された事例があるが、磁性部品を含む対策回路等の場合は比較的大きな電力損失が伴うほか、コンパクトに構成することが困難である等の問題があり、さらなる改善が求められていた。
【0026】
この発明は、上記背景技術に鑑みて成されたものであって、同期整流素子の両端に並列に接続されたダイオードや同期整流用のNch−FETが有する寄生ダイオードのリカバリ電流の発生を、簡単な回路を付加することによって抑制し、高効率化や小型化が容易に可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0027】
この発明は、入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、前記主発振素子と相補的にオン・オフする同期整流素子と、前記断続電圧を整流する整流回路と、前記整流回路によって整流された電圧を平滑し負荷に出力電力を供給する平滑回路と、前記同期整流素子の両端に接続され前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置であって、前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、前記制御回路は、前記同期整流素子のターンオフに連動して、同時もしくは若干遅れて前記補助スイッチ素子をターンオンさせ、その後、主発振素子をターンオンさせ、主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動するスイッチング電源装置である。
【0028】
また、前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたスイッチング電源装置である。
【0029】
また、前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された寄生ダイオードを含む補助ダイオードが設けられたスイッチング電源装置である。
【0030】
さらに、前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内であるところの、前記両端電圧が前記入力電源の電圧以下に低下するまでの時間に、好ましくは可及的にゼロボルトまで低下するまでの時間に設定されたスイッチング電源装置である。
【発明の効果】
【0031】
この発明のスイッチング電源装置によれば、簡単な構成の整流補助回路を付加することによって、従来の同期整流素子と並列に接続されたダイオードに発生していたリカバリ電流を抑制することができるので、リカバリ動作に起因する電力損失がほとんど生じない。従って、スイッチング電源装置の高効率化、小型化に寄与することができる。
【0032】
また、リカバリ電流に起因するサージ電圧の発生も同時に抑制され、さらに、トランスや平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路によって吸収可能であるため、スイッチング電源装置の外部へ放出されるスイッチングノイズが低減され、ノイズ対策用のフィルタ回路等を削減することができる。
【0033】
また、整流補助回路は、補助コンデンサを含む電流経路の時定数を、電流の向きに応じて切り換える時定数切換回路が付加されているので、同期整流素子と並列に接続されたダイオードのリカバリ動作を確実に防止しつつ、主発振素子等に加わる電流ストレスを軽減することができる。
【0034】
また、補助スイッチ素子の両端に補助ダイオードを並列接続することによって、補助スイッチ素子の駆動制御が容易になるので、制御回路内部の補助スイッチ素子の駆動に関する回路部分の構成を簡素化することができる。
【0035】
さらに、同期整流素子がターンオフしてから主発振素子がターンオンするまでの遅延時間を、主発振素子の両端電圧がゼロボルトまで低下するまでの時間内に設定することによって、主発振素子の損失を低減することができ、また、主発振素子によるスイッチングノイズの発生を抑制することができる。
【発明を実施するための最良の形態】
【0036】
以下、この発明の第一の実施形態のスイッチング電源装置20について、図1〜図3に基づいて説明する。ここで、上記スイッチング電源装置10と同様の構成は、同一の符号を付して説明する。
【0037】
スイッチング電源装置20は、図1に示すように、スイッチング電源装置10と同様の降圧チョッパ方式に構成され、入力電圧Vinを供給する入力電源Eのプラス側に一方の端子が接続された主発振素子TR1を有するインバータ回路12を備え、主発振素子TR1のオン・オフによって主発振素子TR1の他方の端子に所定の断続電圧が発生する。主発振素子TR1は、例えば、Nch−FETであって、ドレイン端子は入力電源Eのプラス側に接続され、ソース端子が断続電圧の出力となる。
【0038】
インバータ回路12の出力と入力電源Eのマイナス側との間には、上記断続電圧を整流する同期整流素子SR1を有する整流回路14を備え、断続電圧を整流した整流電圧を、同期整流素子SR1の両端に出力する。同期整流素子SR1は、例えば、Nch−FETであって、ドレイン端子は主発振素子TR1のソース端子に接続され、ソース端子は入力電源Eのマイナス側に接続されている。また、Nch−FETの内部には、ソースからドレインに向けてPN接合型の寄生ダイオードDSR1が形成されており、整流回路14は、実質的に同期整流素子SR1と寄生ダイオードDSR1の並列回路で構成されている。そして、同期整流素子SR1の両端に、インダクタLoとコンデンサCoを直列接続した平滑回路16が接続され、コンデンサCoの両端に、上記整流電圧が平滑された出力電圧Voutが発生する。
【0039】
さらに、同期整流素子SR1の両端には、補助スイッチ素子Q1と補助コンデンサC1の直列回路で構成された整流補助回路22が並列接続されている。ここでは、補助スイッチ素子Q1は、寄生ダイオードを有さないトランジスタ等の能動素子が用いられている。
【0040】
また、主発振素子TR1、同期整流素子SR1および補助スイッチ素子Q1を駆動するための制御端子には、制御回路PW2によって生成された制御パルスVga,Vgb,Vgcが各々入力されている。制御パルスVga,Vgb,Vgcは、入力電圧Vinと出力電圧Voutに基づいてパルス幅変調されて生成される。制御パルスVga,Vgb,Vgcの動作については、スイッチング電源装置20の動作説明の中で詳しく述べる。
【0041】
このように、スイッチング電源装置20は、上述の背景技術におけるスイッチング電源装置10に整流補助回路22が付加され、さらに、2つの制御パルスを出力する制御回路PW1に代えて、3つの制御パルスを出力する制御回路PW2を備えた構成を有している。
【0042】
次に、この実施形態のスイッチング電源装置20の動作について、図2、図3に基づいて説明する。先ず、期間Aにおいては、制御パルスVgaはハイレベルであり、主発振素子TR1はオンしている。また、制御パルスVgbは、基本的に制御パルスVgaに対して相補的にオン・オフ動作するもので、この期間はローレベルの状態にあり、同期整流素子SR1はオフしている。そして、制御パルスVgcはハイレベルの状態にあり、補助スイッチ素子Q1はオンしている。従って、図3(a)に示すように、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し、インダクタLoに励磁エネルギーが蓄積される。同時に、主発振素子TR1、補助スイッチ素子Q1、補助コンデンサC1を通る経路にも電流Ic1(図2では下向き方向)を供給し、補助コンデンサC1を充電する。
【0043】
期間Aでの補助コンデンサC1の充電が完了した後の期間Bにおいて、図2に示すように、制御パルスVga,Vgb,Vgcは期間Aの状態を維持している。従って、期間Aと同様に、入力電源Eは、主発振素子TR1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し、インダクタLoに励磁エネルギーを蓄積される動作が継続する(図3(b))。一方、補助スイッチ素子Q1、補助コンデンサC1の経路の電流Ic1は、既に補助コンデンサC1の両端が入力電圧Vinと略等しい電圧に達して充電が完了しているので、ほぼゼロアンペアの状態となっている。
【0044】
期間Cにおいては、図2に示すように、制御パルスVga,Vgbは期間Bの状態を維持しているが、制御パルスVgcがローレベルに反転し、補助スイッチ素子Q1はオフする。補助スイッチ素子Q1のターンオフは、期間Aおよび期間Bの動作で説明した補助コンデンサC1を充電する動作が完了した後であって、後述する期間Dにおける主発振素子TR1がターンオフする前の期間内のいずれかのタイミングに設定されている。このタイミングであれば、補助スイッチ素子Q1の電流Ic1がゼロの状態でターンオフされるので、実質的な電気的作用が生じることなく、期間Bの動作がそのまま継続される(図3(c))。なお、補助スイッチ素子Q1がオフすることによって、補助コンデンサC1に蓄積された電荷が保持され、その両端電圧は入力電圧Vinと略等しい電圧で保持される。
【0045】
期間Dにおいては、図2に示すように、制御パルスVgaはローレベルになり、主発振素子TR1はオフするとともに、制御パルスVgbはハイレベルに反転し、同期整流素子SR1がターンオンする。また、制御パルスVgcはローレベルを継続し、補助スイッチ素子Q1はオフしている。従って、図3(d)に示すように、インダクタLoに発生する逆起電力によって、コンデンサCoおよび負荷LD、同期整流素子SR1を通る経路に電流が流れ、インダクタLoに蓄積された励磁エネルギーが放出される。このとき、同期整流素子SR1の導通抵抗は十分小さいため、寄生ダイオードDSR1にはリカバリ電流の原因となる順方向電流は流れない。
【0046】
期間Eにおいては、制御パルスVgaはローレベルのままで、主発振素子TR1はオフしている状態を維持したままで、制御パルスVgbはローレベルになり、同期整流素子SR1がターンオフする。一方、制御パルスVgcは、制御パルスVgbがローレベルに反転するタイミングに連動して、同時もしくは若干遅れてハイレベルに反転し、補助スイッチ素子Q1はオンする。制御パルスVgbがローレベルに反転してから制御パルスVgcがハイレベルに反転するまでの若干の遅れは、同期整流素子SR1が実質的にオフしてから補助スイッチ素子Q1が実質的にオンするタイミングが逆転しないようにするために設けるものであり、同期整流素子SR1や補助スイッチ素子Q1の動作速度、および、配線パターンに存在する寄生インダクタンスや寄生容量を加味して決定される値であり、ゼロからΔtdの範囲で調整される。従って、図3(e)に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給し放電する(図2では上向き方向)。このとき、補助コンデンサC1は所定の値以上の容量を備えているので、上記の放電により電荷が一部放出されても両端電圧は所定の電圧以上に保持される。これにより、補助コンデンサC1が放電動作を続けることになり、寄生ダイオードDSR1には、リカバリ電流の原因となる順方向電流は流れない。
【0047】
そして、上記期間A〜Eの動作を繰り返すことによって、入力電圧Vinを所定の出力電圧Voutに変換し、負荷に出力電力を供給する動作が行われる。
【0048】
以上説明したように、スイッチング電源装置20によれば、同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの期間Eに、補助コンデンサC1が放電動作を行なうため寄生ダイオードDSR1に順方向電流が流れない。そして、その順方向電流が流れていない状態で、その後主発振素子TR1がターンオンするので、リカバリ電流は発生しない。従って、リカバリ電流に起因する電力損失が生じることがない。また、リカバリ電流に起因するサージ電圧の発生も抑制される他、平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路22によって吸収・回生されるので、スイッチングノイズを低減することができる。
【0049】
次に、この発明の第二の実施形態のスイッチング電源装置30について、図4〜図6に基づいて説明する。ここで、上記スイッチング電源装置20と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置30は、図4に示すように、スイッチング電源装置20とほぼ同様の構成であるが、整流補助回路22に代えて、整流補助回路32が設けられている点が異なる。
【0050】
整流補助回路32は、整流補助回路22の補助コンデンサC1に、時定数切換回路34が直列に挿入された構成を持つものである。時定数切換回路34は、抵抗R1とダイオードD1との直列回路と、その直列回路に並列に接続された抵抗R2とで構成され、ダイオードD1は、インダクタLoに向けて順方向電流を流すことが可能な向きに配置されている。ここでは、抵抗R1は抵抗R2よりも十分小さな抵抗値に設定されている。なお、抵抗R1は短絡除去した構成であってもよい。
【0051】
次に、スイッチング電源装置30の動作について、図5、図6に基づいて説明する。制御回路PW2が生成する制御パルスVga,Vgb,Vgcの電圧レベルが変化するタイミングは、スイッチング電源装置20における制御パルスVga,Vgb,Vgcのタイミングと同様である。従って、図5に示すように、スイッチング電源装置30の動作状態も同様に、期間A〜Eに分解することができる。この新たに付加された時定数切換回路34は、補助コンデンサC1に電流が流れる期間である期間A,Eに作用する。
【0052】
期間Aにおいて、図6(a)に示すように、入力電源Eは、主発振素子TR1、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1を通る経路に電流Ic1を供給し、補助コンデンサC1を充電する。そして電流Ic1は、時定数切換回路34を通過する際、ダイオードD1に阻止されて抵抗R1に流れず、全て抵抗R2を流れる。すなわち、この補助コンデンサC1を含む電流経路の時定数は、ほぼ抵抗R2と補助コンデンサC1によって決定される。
【0053】
従って、例えば、抵抗R2の抵抗値を相対的に大きな値に設定しておけば、期間Aにおける電流Ic1のピーク値を低くすることができ、主発振素子TR1の電流ストレスを軽減することができる。なお、抵抗R2の抵抗値を大きな値に設定すると、補助コンデンサC1の充電が完了するまでの時間(期間A)が長くなるが、補助スイッチ素子Q1がターンオフする前に補助コンデンサC1の充電が完了できれば、特に弊害はない。
【0054】
期間B,C,Dの各期間の動作は、スイッチング電源装置20と同様であるため、説明を省略する。
【0055】
期間Eにおいて、図6(b)に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に放電電流を供給する。ここで、抵抗R1は抵抗R2よりも十分小さな抵抗値に設定されているため、電流Ic1が時定数切換回路34を通過する際は、ほとんどが抵抗R1を流れる。
【0056】
以上述べたように、この実施形態のスイッチング電源装置30にあっては、補助コンデンサC1を含む電流経路の時定数を電流の向きに応じて切り換える時定数切換回路34が付加されているので、寄生ダイオードDSR1に順方向電流が流れるのを防止してリカバリ電流の発生を阻止するとともに、主発振素子TR1等に加わる電流ストレスを軽減することができる。
【0057】
次に、この発明の第三の実施形態のスイッチング電源装置40について、図7、図8に基づいて説明する。ここで、上記スイッチング電源装置30と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置40は、図7に示すように、スイッチング電源装置30とほぼ同様の構成であるが、整流補助回路32に代えて整流補助回路42が設けられている点で異なっている。
【0058】
整流補助回路42は、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1の直列回路を備え、さらに、補助スイッチ素子Q1の両端に、主発振素子TR1から補助コンデンサC1に向けて電流を流すことが可能な向きに、補助ダイオードDQ1が並列接続されている。ここでは、補助スイッチ素子Q1は、例えばNch−FETと、補助ダイオードDQ1は、該Nch−FETのドレイン・ソース間に形成された寄生ダイオードを用いて構成されている。
【0059】
次に、スイッチング電源装置40の動作について、図8に基づいて説明する。スイッチング電源装置40の動作状態は、図8に示すように、期間A,C,D,Eに分解することができる。スイッチング電源装置30と動作が異なるのは、期間Aである。また、スイッチング電源装置30における期間Bに相当する動作状態は存在しない。
【0060】
期間Aは、制御パルスVgcがハイレベルからローレベルに反転するタイミングを境に、さらに期間A1と期間A2とに分解することができる。期間A1は、前述したスイッチング電源装置30における期間Aと同じ動作状態であって、図6(a)に示すように、入力電源Eは、主発振素子TR1、補助スイッチ素子Q1、時定数切換回路34、補助コンデンサC1を通る経路に電流Ic1を供給し、補助コンデンサC1を充電する。そして、コンデンサC1の充電されている途中で、期間A1が終了する。
【0061】
制御パルスVgcがハイレベルからローレベルに反転し、期間A2に移ると、補助スイッチ素子Q1がオフする。しかし、補助スイッチ素子Q1と並列接続されている補助ダイオードDQ1が導通し、コンデンサC1の充電は継続される。
【0062】
すなわち、この実施形態のスイッチング電源装置40における期間Aの動作は、上述の第二実施形態のスイッチング電源装置30の期間Aの動作に比べ、コンデンサC1の充電電流の経路が、充電の途中で、補助スイッチ素子Q1から補助ダイオードDQ1に切り換えられる違いがあるが、リカバリ電流の抑制に関する電気的作用については全く同様である。
【0063】
しかしながら、第二実施形態のスイッチング電源装置30にあっては、補助ダイオードDQ1を備えていないため、期間EからコンデンサC1の充電が開始されて完了するまでの期間Aにかけて、比較的長い期間、制御パルスVgcのハイレベルを維持する必要があった。それに対して、スイッチング電源装置40では、制御パルスVgcを、少なくとも期間Eを超えるごく短い時間であるΔtcだけハイレベルに維持すればよく、かつ、ローレベルに反転するタイミングも厳密である必要がないため、制御回路PW2における補助スイッチ素子Q1の駆動に関する回路部分の構成を簡素化することができる。
【0064】
期間C,D,Eの各期間の動作は、スイッチング電源装置30と同様であるため、説明を省略する。
【0065】
以上述べたように、スイッチング電源装置40は、スイッチング電源装置30にさらに改善を加えたものであって、補助スイッチ素子Q1の両端に補助ダイオードDQ1が付加されているので、制御回路PW2内部の回路構成を簡素化することができる。 次に、この発明の第四の実施形態のスイッチング電源装置50について、図9、図10に基づいて説明する。ここで、上記スイッチング電源装置40と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置50は、図9に示すように、スイッチング電源装置40とほぼ同様の構成であるが、制御回路PW2に代えて制御回路PW3が設けられている点で異なっている。
【0066】
制御回路PW3は、制御パルスVga,Vgbを生成する動作について、同期整流素子SR1がターンオフして主発振素子TR1がターンオンするまでの遅延時間Δtdの設定方法に特徴がある。また、制御パルスVgcを生成する動作について、補助スイッチ素子がターンオフするタイミングが、制御回路PW2と異なる。制御回路PW3の動作については、スイッチング電源装置50の動作説明の中で詳しく述べる。
【0067】
また、図9の回路図においては、制御回路PW3の作用効果を説明するため、Nch−FETを用いた主発振素子TR1の半導体チップ内部に存在するコンデンサC2を図示している。なお、このコンデンサC2は、主発振素子TR1に印加されるサージ電圧を吸収する目的で並列接続されたコンデンサであってもよい。
【0068】
次に、スイッチング電源装置50の動作について、図10、図11に基づいて説明する。スイッチング電源装置50の動作状態は、図10に示すように、期間A,C,D,Eに分解することができる。スイッチング電源装置40と動作が異なるのは期間Eである。よって、期間A,C,Dの各期間の説明は省略し、期間Eの動作に絞って説明する。
【0069】
期間Eにおいて、図11に示すように、入力電圧Vinと略等しい電圧に充電されているコンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に放電電流を供給する。これは、スイッチング電源装置40における期間Eの動作と同様である。スイッチング電源装置50においては、さらに、コンデンサC1は、時定数切換回路34、補助スイッチ素子Q1、主発振素子TR1のコンデンサC2、入力電源Eを通る経路にも放電電流を供給する。そして、コンデンサC2の両端の電圧Vc2は、この放電電流と電流経路が有する所定の時定数に従って低下する。
【0070】
この実施形態の制御回路PW3は、同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの遅延時間Δtdが、電圧Vc2が所定の低い電圧値まで低下する時間(好ましくは入力電圧Vin以下に低下するまでの時間に、より好ましくは可及的にゼロボルトまで低下するまでの時間)に設定されている。従って、電圧Vc2が十分低い電圧値までに低下してからコンデンサC2の両端が主発振素子TR1で短絡されるので、放電損失を大幅に低減することが可能である。特に、遅延時間ΔTdを、電圧Vc2がゼロボルトまで低下する時間に設定すれば、コンデンサC2の放電損失を無くすことも可能である。
【0071】
この放電損失は、スイッチング周波数が高くなると一層顕著になるものであるため、従来のスイッチング電源装置において効率低下の原因となっていたが、上記の制御回路PW3を用いることによって、この問題が解決される。
【0072】
以上述べたように、スイッチング電源装置50は、スイッチング電源装置40にさらに改善を加えたものであって、制御回路PW3は、遅延時間Δtdを適宜に設定することでコンデンサC2放電損失を大幅に低減することが可能となり、スイッチング電源装置の高効率化、小型化に寄与することができる。
【0073】
次に、この発明の他の実施形態について、図12〜図15に基づいて説明する。ここで、上記スイッチング電源装置50と同様の構成は、同一の符号を付して説明を省略する。図12は、第五の実施形態である昇圧チョッパ方式のスイッチング電源装置である。図13は、第六の実施形態である極性反転昇降圧チョッパ方式のスイッチング電源装置である。図14は、第七の実施形態であるシングルエンディッドフォワード方式のスイッチング電源装置である。そして、図15は、第八の実施形態であるフライバック方式のスイッチング電源装置である。上記第五〜第八の実施形態に係るスイッチング電源装置は、いずれも、制御回路PW3を備え、同期整流素子SR1および寄生ダイオードDSR1と並列に整流補助回路42が接続された構成を備えている。そして、いずれも、上記スイッチング電源装置50と同様に、寄生ダイオードDSR1のリカバリ電流が抑制される等の作用効果を奏する。
【0074】
なお、本発明は上記実施形態に限定されるものではない。同期整流素子は、寄生ダイオードを有しない他の半導体スイッチ素子などでもよく、整流回路は、上記実施形態の寄生ダイオードDQ1に相当するダイオード素子を別個に付加して構成したものであってもよい。
【0075】
制御回路は、制御パルスを出力電圧Voutに基づいて生成する動作を行うものに限定されない。例えば、出力電流、出力電力、温度等に基づくものであってもよく、スイッチング電源装置の用途や使用状態に応じて自由に選択可能である。
【0076】
また、制御回路は、同期整流素子のターンオフと前記補助スイッチ素子のターンオンが連動して行われるタイミングは、この発明の目的とする効果を発揮できる期間内であればよく、実質的にある程度のタイミングの幅を有するものでも良い。さらに、主発振素子TR1、同期整流素子SR1、補助スイッチ素子Q1以外のスイッチ素子も同時に制御するものであってもよく、例えば、アクティブクランプ用のスイッチ素子や主発振素子と同位相でオン・オフする同期整流素子等も合わせて制御するものであってもよい。制御パルスも、パルス幅変調の他、周波数変調したものでも良い。
【図面の簡単な説明】
【0077】
【図1】この発明のスイッチング電源装置の第一の実施形態を示す回路図である。
【図2】第一の実施形態の動作を示すタイムチャートである。
【図3】第一の実施形態における期間A,B,C,D,Eの動作を説明する回路図(a)(b)(c)(d)(e)である。
【図4】この発明のスイッチング電源装置の第二の実施形態を示す回路図である。
【図5】第二の実施形態の動作を示すタイムチャートである。
【図6】第二の実施形態における期間A,Eの動作を説明する回路図(a)(b)である。
【図7】この発明のスイッチング電源装置の第三の実施形態を示す回路図である。
【図8】第三の実施形態の動作を示すタイムチャートである。
【図9】この発明のスイッチング電源装置の第四の実施形態を示す回路図である。
【図10】第四の実施形態の動作を示すタイムチャートである。
【図11】第四の実施形態における期間Eの動作を説明する回路図である。
【図12】この発明のスイッチング電源装置の第五の実施形態を示す回路図である。
【図13】この発明のスイッチング電源装置の第六の実施形態を示す回路図である。
【図14】この発明のスイッチング電源装置の第七の実施形態を示す回路図である。
【図15】この発明のスイッチング電源装置の第八の実施形態を示す回路図である。
【図16】従来のスイッチング電源装置の一例を示す回路図である。
【図17】この従来例の動作を示すタイムチャートである。
【図18】この従来例における期間I,II,III,IVの動作を説明する回路図(a)(b)(c)(d)である。
【図19】従来の非絶縁型スイッチング電源装置の他の例を示す回路図(a)(b)である。
【図20】従来の絶縁型スイッチング電源装置の他の例を示す回路図(a)(b)である。
【符号の説明】
【0078】
10,20,30,40,50 スイッチング電源装置
12 インバータ回路
14 整流回路
16 平滑回路
22,32,42 整流補助回路
34 時定数切換回路
C1 補助コンデンサ
DQ1 補助ダイオード
DSR1 寄生ダイオード
E 入力電源
PW1,PW2,PW3 制御回路
Q1 補助スイッチ素子
SR1 同期整流素子
TR1 主発振素子
【特許請求の範囲】
【請求項1】
入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、
前記主発振素子と相補的にオン・オフする同期整流素子と、
前記断続電圧を整流する整流回路と、
前記整流回路によって整流された電圧を平滑し、負荷に出力電力を供給する平滑回路と、
前記同期整流素子の両端に接続され、前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、
前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置において、
前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、
前記制御回路は、前記同期整流素子のターンオフに連動して前記補助スイッチ素子をターンオンさせ、その後、前記主発振素子をターンオンさせ、前記主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動することを特徴とするスイッチング電源装置。
【請求項2】
前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたことを特徴とする請求項1記載のスイッチング電源装置。
【請求項3】
前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された補助ダイオードが設けられたことを特徴とする請求項1または2記載のスイッチング電源装置。
【請求項4】
前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内に設定されたことを特徴とする請求項1乃至3記載のスイッチング電源装置。
【請求項1】
入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、
前記主発振素子と相補的にオン・オフする同期整流素子と、
前記断続電圧を整流する整流回路と、
前記整流回路によって整流された電圧を平滑し、負荷に出力電力を供給する平滑回路と、
前記同期整流素子の両端に接続され、前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、
前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置において、
前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、
前記制御回路は、前記同期整流素子のターンオフに連動して前記補助スイッチ素子をターンオンさせ、その後、前記主発振素子をターンオンさせ、前記主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動することを特徴とするスイッチング電源装置。
【請求項2】
前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたことを特徴とする請求項1記載のスイッチング電源装置。
【請求項3】
前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された補助ダイオードが設けられたことを特徴とする請求項1または2記載のスイッチング電源装置。
【請求項4】
前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内に設定されたことを特徴とする請求項1乃至3記載のスイッチング電源装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2009−273230(P2009−273230A)
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願番号】特願2008−121286(P2008−121286)
【出願日】平成20年5月7日(2008.5.7)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願日】平成20年5月7日(2008.5.7)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
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