不揮発性半導体メモリ素子
【目的】 一素子で多ビットを記憶でき、かつ、素子占有面積が小さな不揮発性半導体メモリ素子を提供する。
【構成】 基板１の主面上に、表面がチャネル形成領域23となっている半導体台状部９を形成する。半導体台状部９の表面上に電荷蓄積部材６を設ける。電荷蓄積部材６をそれぞれ所定の幅W1，W2，W3の各実効電荷蓄積領域に分けるため、それぞれに対応する幅W1，W2，W3の第一、第二、第三ゲート電極51，52，53を設ける。これらゲート電極の中、少なくともいくつか、例えば第一、第二ゲート電極51，52は、半導体台状部９の側面に沿うように設ける。
【構成】 基板１の主面上に、表面がチャネル形成領域23となっている半導体台状部９を形成する。半導体台状部９の表面上に電荷蓄積部材６を設ける。電荷蓄積部材６をそれぞれ所定の幅W1，W2，W3の各実効電荷蓄積領域に分けるため、それぞれに対応する幅W1，W2，W3の第一、第二、第三ゲート電極51，52，53を設ける。これらゲート電極の中、少なくともいくつか、例えば第一、第二ゲート電極51，52は、半導体台状部９の側面に沿うように設ける。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ素子に関し、特に単位の素子中に二つ以上の多ビットないし多状態を記憶可能にすると共に、素子占有面積を小型化するための改良に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ素子自体は公知であり、これまでにも構造的、動作機構的にそれぞれ特徴を有する各種の素子が提案されてきた。それらを記憶内容の消去ないし書換え方法に関して分類すれば、電気的にプログラム可能な読出し専用メモリ（ＥＰＲＯＭ）と、プログラム（書込み）のみならず、消去ないし書換えも電気的に可能な読出し専用メモリ（ＥＥＰＲＯＭまたはＥＡＲＯＭ）とに分けることができる。周知のように、前者は書込みこそ電気的に行なえるが、消去は紫外線照射等、他の消去操作によらねばならないから、これら両者を記憶内容の操作に関して比べる限りにおいては、将来的に見ても後者が勝っていることは明らかである。
【０００３】一方、ＥＰＲＯＭ、ＥＥＰＲＯＭの別なく、電荷蓄積部材がどのように構成されているかに関して分類すれば、例えばいわゆるＭＮＯＳ構造中のシリコン窒化膜とシリコン酸化膜との重合構造に代表されるように、少なくとも一つの絶縁膜が有する電荷の蓄積トラップを利用するものと、例えばＦＡＭＯＳ構造等に代表されるように、絶縁膜中に埋設され、どこにも放電経路を形成しない導電性浮遊ゲートを用いるものがある。一般にこうした部材とかその中の電荷蓄積トラップは、総称的に“電荷蓄積構造”等と称されることが多いが、本書ではこれを一つの物的な構造部材として捕え、以下、“電荷蓄積部材”と称すると共に、この電荷蓄積部材中にあって実際に電荷蓄積に関与し、その下のチャネル形成や、あるいは形成されているチャネル状態の変更に関与する部分は“実効電荷蓄積領域”と称する。ただしいずれも、電荷が蓄積可能な部材、実効的に電荷を蓄積可能な領域という意味であり、現に蓄積されているか否かにはかかわりない。
【０００４】しかるに、“実効電荷蓄積領域”と“電荷蓄積部材”とが物としての面積寸法ないし幾何形状において一致しないことがあるのは明らかである。例えば上記したＦＡＭＯＳ構造等では、電荷蓄積部材としての浮遊ゲートに対し、素子のメモリ動作に関与する実効電荷蓄積領域は、ほぼ当該浮遊ゲートの占める面積領域そのものに一致するが、ＭＮＯＳ構造等では、当該異種絶縁膜重合構造としてのシリコン酸化膜と窒化膜の重合膜等は、ソース、ドレイン間のチャネル形成領域間にのみ設けられるものではなく、一般には基板全面に付されるから、実際に不揮発的なメモリ動作に関与する実効電荷蓄積領域は、その中の一部のチャネル形成領域上の面積領域に限られる。さらに、このように定義される実効電荷蓄積領域への選択された電荷（電子または正孔）の注入メカニズムの相違に関しての分類もまた可能で、雪崩注入、トンネル注入、チャネル注入等の各原理が選択的に採用されている。
【０００５】特にＥＥＰＲＯＭ等、電気的に消去も可能なものでは、例えば電子の蓄積状態を論理“１”に、対して正孔の蓄積状態または正孔の注入による蓄積電子の中和状態、あるいは蓄積電子の放出状態を論理“０”に対応させるような場合には、それぞれ当該電子の注入と正孔の注入とで異なる注入メカニズムを採るものもある。なお、これらの不揮発性メモリ素子では、一般に電荷蓄積部材または電荷注入経路に対して所要のバイアス電圧ないし電界を印加可能なように、また読出し時に所定のゲート電圧を印加可能なように、実効電荷蓄積領域上にゲート電極が設けられることが多いが、上記したいずれの構造ないし分類に従う不揮発性半導体メモリ素子も、電荷蓄積部材中に所定のキャリアが保持されているか否か、つまりは現在の素子記憶内容がいずれの論理値にあるかの判別は、一般には、そしてまた簡単には、あるゲート電圧でチャネルが“導通”であるか“非導通”であるかによりなすことができる。
【０００６】
【発明が解決しようとする課題】以上のように、これまでにも実に数多くの不揮発性半導体メモリ素子が提案されてきたが、そのいずれも、ないしはそのほとんどが、単位の素子あたりには１ビットしか記憶できないものであった。そのため、こうした素子を多数二次元アレイに用いたり、さらには昨今流行りの三次元集積化するに際しても、おのずからビット密度には制限があった。
【０００７】本発明はこうした観点から既存の不揮発性半導体メモリ素子を見直すことにより、まず、同じ単位の素子としても二つ以上の多ビットないし多くの状態を記憶可能な不揮発性半導体メモリ素子を提供できないかとの目的意識に従って成されたものである。そのようになれば、既述のＥＰＲＯＭであるとかＥＥＰＲＯＭであるとかは問わず、別の次元の問題として、従来に比し、定められたメモリ形成用の幾何的面積（ないし体積）領域内におけるビット密度は大きく向上し得るはずである。
【０００８】さらに本発明では、上述のように少なくとも２ビット以上に多ビット化するに際しても、素子の占有面積を大いに小型化できる構造の提供もまた、併せて達成すべき目的としている。
【０００９】
【課題を解決するための手段】本発明では、上記目的を達成するため、(a) 互いに離間したソース、ドレイン間に選択的に形成されるチャネル形成領域上に設けられる実効電荷蓄積領域を、ソース、ドレイン間を結ぶ方向であるチャネル長方向に対して直交するチャネル幅方向に沿い、互いに独立に複数個設けるようにし、(b) かつ、チャネル形成領域を有する半導体領域を、バルク半導体基板の主面上か、またはバルク絶縁物基板上に形成された半導体層の主面上にあって、当該バルク半導体基板または半導体層の主面平面に対して起立した側面を有するように隆起的に形成された半導体台状部の表面領域の少なくとも一部から構成すると共に、(c) 複数個の実効電荷蓄積領域の中、少なくともそのいくつかは、半導体台状部の上記起立した側面に沿って設ける。
【００１０】
【実施例】以下、図１から図７に即し、本発明による不揮発性半導体メモリ素子の各実施例につき詳記するが、その前に、本発明に至る過程で本発明者により考察された参考素子につき、図８から図１０に即して説明する。
【００１１】図８(A),(B) は、本発明に至る過程で提案、検討された、多ビット記憶型不揮発性メモリ素子としての参考素子の一例を示している。この参考素子は、本願のいわゆる親出願中に開示のものであるが、以下、これを第一参考素子と呼ぶ。この第一参考素子は、既存の単ビット記憶素子であるＭＮＯＳ構造素子ないしこれに類似の構造を採るＥＥＰＲＯＭ素子を改良するに都合の良いものである。説明すると、基板１はこの場合、第一の導電型のバルク半導体基板11で構成されており、図８R>８(A) の平面投影構造に良く示されているように、当該半導体基板11の表面領域には、所定の距離を置いて離間したソース21、ドレイン22が形成されている。
【００１２】これらソース21、ドレイン22は、こうしたバルク半導体基板11の表面領域に対し、通常の仕方で構成されていて良く、一般には基板11とは逆導電型の領域として形成される。ただし、他よりも低抵抗な領域として形成されるならば、半導体基板11と同一導電型の領域であっても良い。ソース21、ドレイン22間の半導体基板表面領域は、通常の不揮発性半導体メモリ素子と同様、所定のゲート電圧印加条件の下でチャネルを選択的に形成可能なチャネル形成領域23として観念することができるが、こうした半導体基板表面上にはまた、図８(A) 中の断面線8B−8Bに沿う断面図である図８(B) に良く示されているように、通常ゲート絶縁膜８と呼ばれる絶縁膜構造８が設けられる。ここでは一例として、既存のＭＮＯＳ型ないしこれに類似の単ビット記憶型不揮発性半導体メモリ素子の改良を指向しているため、これらの在来構造に認められるように、当該ゲート絶縁膜８は電荷蓄積部材６をも兼ね、少なくとも一つの絶縁膜62中に電荷蓄積トラップを有する異種絶縁膜61，62の重合構造となっている。
【００１３】周知のように、従来のＭＮＯＳ構造においては、第一絶縁膜61は半導体基板11の表面からのキャリアのトンネリングが可能な程に薄いシリコン酸化膜であり、またこれに重なる第二の絶縁膜62は電荷の蓄積トラップを含むシリコン窒化膜であるが、同様の機能を営み得る限り、これまでに報告されている、そしてまた将来報告されるであろう任意の組合せの異種絶縁膜重合構造を採用することもできる。例えば第一絶縁膜61としては上記の外、シリコン直接窒化膜、シリコン窒化酸化膜等があり、第二の絶縁膜62としてはタンタル酸化膜、アルミ酸化膜等がある。さらに、三種以上の組合せ重合構造も用い得、例えば従来からも第一の絶縁膜として薄いシリコン酸化膜、第二絶縁膜としてシリコン窒化膜、第三絶縁膜として再びシリコン酸化膜を用いたようないわゆるＭＯＮＯＳ構造等があり、これは低電圧で書換え可能な特徴を有するので、これを採用することもできる。このような各種構造によって良いゲート絶縁膜８を兼ねる電荷蓄積部材６はまた、本来ならばソース21、ドレイン22間にのみ、形成されていれば良いのであるが、通常は製作の容易性から基板表面の全面に一連に形成される。以上の諸点は、後述する本発明の実施例においても同様に適用できる。
【００１４】しかるに、図８に示されている第一参考素子では、ゲート絶縁膜８ないし電荷蓄積部材６の上のソース、ドレイン間に相当する領域範囲に、多結晶シリコン、金属、シリサイド等、適宜な導電材料製ゲート電極が複数個（図示の場合、51，52，53の三個）、形成されている。これら各ゲート電極51，52，53は、図８(A)中に明示されているように、ソース、ドレイン間を結ぶ方向を長さ方向と規定すると（これは通常のチャネル長、チャネル幅という概念を規定する場合に対応する）、幅方向に沿い互いに離間し、独立に存在するものとなっている。
【００１５】ただ、この第一参考素子においては、単に複数あるというだけではなく、それらゲート電極51，52，53の各個の幅W1，W2，W3は全て互いに異なっており、しかも、ある意味で望ましい配慮として、最も狭い幅W1の第一ゲート電極51に対し、第二ゲート電極52の幅W2は2W1,最も広幅の第三ゲート電極53の当該幅W3は4W1,と設定されている。
【００１６】この理由自体は後述するが、あらかじめ述べて置くと、この各ゲート電極の幅相互の関係は、２以上の整数ｎ個のゲート電極を用いると一般化した場合、互いの幅関係が最も狭いものを基準として広いものへｎを１づつ増す関係で2n-1倍の級数関係(1,2,4,8,・・・・)、いわゆる倍々関係となっていると言うことである。ただし幅方向への配置順序は、何も図示のように最も狭い幅W1の第一ゲート電極51から最も広い幅W3の第三ゲート電極53に向けて順番に並設する必要はなく、任意である。
【００１７】しかるに、上記の通り、一対のソース、ドレイン間に複数個のゲート電極51，52，53を設けるということは、実は部材としては単一、連続な部材として形成されている電荷蓄積部材６を、その機能に鑑みると、複数の各ゲート電極幅に対応した幅の複数の互いに独立な実効電荷蓄積領域に分割したことになる，ということである。換言すれば、この第一参考素子の場合には、ソース、ドレイン間の幅方向に沿い、複数の互いに独立な実効電荷蓄積領域を設けるための手段として、電荷蓄積部材６上に複数個のゲート電極51，52，53を設けるという手法を採用したのである。
【００１８】ところで、一般にＭＯＳ電界効果トランジスタの動作は、ドレイン電圧VDが小さい領域では下記1)式のように表され、飽和領域では下記2)，3)式のように表される。
ID≒（Ｗ／Ｌ)・μ・Ci・[(VG−VT) VD−(VD2/2)] ・・・・・・・・ 1) ID≒（Ｗ／２Ｌ)・μ・Ci・VDsat2 ・・・・・・・・ 2) VDsat ≒VG−VT’ ・・・・・・・・ 3) ここで上記1)〜3)式中、IDはドレイン電流，VGはゲート電圧，VTは閾値電圧，VT’は実効閾値電圧，Ｌはチャネル長，Ｗはチャネル幅，μはキャリア表面移動度，Ciはゲート絶縁膜容量，である。
【００１９】上記1)，2)式は、与えられたドレイン電圧VD、ゲート電圧VGおよび閾値電圧VTないしはVT’に対し、ドレイン電流IDはチャネル幅Ｗに比例していることを示している。しかるに、この第一参考素子では、各ゲート電極51，52，53の下の半導体基板表面のチャネル形成領域23には、それら各ゲート電極の下にそれぞれ形成されている各実効電荷蓄積領域に電荷が蓄積されているか否かにより、所定の共通ゲート電圧印加条件下でそれぞれ選択的にチャネルC1，C2，C3を誘起ないし消滅可能である。具体的には例えば、選択したゲート電極に所定値以上の相対的な高電圧を印加すると、電荷蓄積部材６中、そのゲート電極の面積ないし形状に対応した部分にのみ、半導体基板表面側から電子または正孔が注入されるか、またはそこから追い出すことができるので、これに応じ、当該高電圧を除去した後の所定の共通ゲート電圧印加条件下ではチャネル形成領域23中の当該対応部分にのみ、チャネルが誘起される。
【００２０】図８(B) 中にはこの模様を模式的に示すため、上記のように所定の共通ゲート電圧印加条件下で当該各ゲート電極およびそれら各ゲート電極に対応する各実効電荷蓄積領域の下に誘起される各チャネルC1，C2，C3は、チャネル形成領域23中にあってそれぞれ点線で示してある。
【００２１】ここでまず簡単のため、各チャネルC1，C2，C3の幅が、対応する各ゲート電極51，52，53の幅と同じW1，W2，W3であって、当然、それら相互の幅関係も同じ比率の１：２：４であったとすると、それら全てのチャネルに関しその両端電極であるソース21、ドレイン22が共通となっている第一参考素子では、上記1)，2)式における値Ｗは、所定の共通ゲート電圧印加条件下で現にチャネル形成領域23に誘起されているチャネルの幅や数、その組合せの如何に応じて可変となる。例えば最も狭いチャネルC1のみが所定の共通ゲート電圧印加条件下で誘起ないし“導通”しているときに対し、その四倍という最も広い幅のチャネルC3のみが導通しているときには、当然、チャネル幅Ｗも4W1 となり、同じ印加電圧値条件下ならば、得られるドレイン電流IDもまた、四倍となる。
【００２２】こうしたことから、図８(A),(B) に示される第一参考素子のように、三つの個別、独立のゲート電極51，52，53を有して成る不揮発性半導体メモリ素子においては、所定の共通ゲート電圧印加条件下で全チャネルC1，C2，C3が“非導通”となっているときと、同じ共通ゲート電圧印加条件下でも逆に全チャネルC1，C2，C3が“導通”となっているときを含めて、このような素子に見込まれる代表的な電流−電圧特性の模式図である図９R>９に示されるように、計八つのチャネル形成状態０〜７を具現できる。同図中、チャネルの“導通”は論理値“１”で、“非導通”は論理値“０”で表している。
【００２３】すなわち、ある一定の共通ゲート電圧VGを各ゲート51，52，53に印加し、所定のドレイン電圧VDを与えた状態においては、それ以前の書込み操作により、チャネルを誘起可能な電荷を蓄積している実効電荷蓄積領域に対応した当該チャネルのみが導通するので、計八通りのドレイン電流レベルが電流ステップΔIDで重複することなく弁別可能に得られ、したがってまた、要すれば適当なる値の負荷抵抗を付すことにより、八通りの弁別可能な電圧情報を得ることができる。
【００２４】これから推して容易に一般化し得るように、実効電荷蓄積領域（ないしこれを形成するためのゲート電極）をｎ個とし、それらｎ個の実効電荷蓄積領域の幅を2n-1：2n-2：・・・・・・：2 ：1 という級数関係にすれば、二進数で“１”づつインクリメントするかディクリメントするたびに、ほぼ一定の変化幅ΔIDでドレイン電流IDが変化するｎビット不揮発性記憶素子を実現することができる。
【００２５】もっとも、確かに上記のように、二進数で記憶内容が数“１”づつ変化するたびに、当該記憶内容読出し結果としてのドレイン電流IDがほぼ一定の変化幅ΔIDで変化することは、例えばこれを電圧値に変換した後、各記憶論理値を各隣接する記憶論理値間の丁度真ん中程度に設定されている (n-1)個の基準電圧レベルとの上下の比較で判別するような場合、当該比較基準電圧に許容される弁別マージンを最も大きく採ることができるために望ましいが、原理的な観点からすれば、各記憶論理値ごとに弁別可能な、重複することのない異なる値のドレイン電流IDが得られれば、変化幅ΔIDは一定でなくとも良いことになる。
【００２６】また上記においては、所定の共通ゲート電圧印加条件下で選択的に形成されるチャネルの各幅と、それを形成するための各ゲート電極の幅ないし実効電荷蓄積領域の幅は全て等しいとし、符号W1，W2，W3で示したが、実際に作成される素子においては、必ずしもそれらの関係が全ては一致しないこともある。そうした場合にはもちろん、所定の共通ゲート電圧印加条件下において形成され得るチャネルの幅が所望の幅関係となるように、ゲート電極の幅やこれに伴う実効電荷蓄積領域の幅を設計することになる。なお、図８(A) 中に示されているように、共通のソース21および共通のドレイン22には、通常の技術により、それぞれにソース電極３、ドレイン電極４が付される。また、図８(B) 中、仮想線で示されるように、基板１がこれまで述べたきたようなバルク半導体基板11ではなく、例えばサファイア、スピネル等の絶縁物基板12の上に単結晶シリコン等の半導体層13をヘテロエピタキシャル成長させたもの等、一般的に言って絶縁物基板12上に半導体層13を持つものであっても良く、そのような場合には当該半導体層13にチャネル形成領域を設けることもできる。
【００２７】図１０(A) は、既述してきたように、一素子で多ビットを取扱えるようにするとの考えに即しながら、電荷蓄積部材６としていわゆる浮遊ゲート構成を採用するＥＥＰＲＯＭ型の不揮発性メモリ素子を構築した参考例を示している。すなわち、この参考例（第二参考素子と呼ぶ）においては、ソース、ドレインを結ぶ方向と直交するチャネル幅方向に複数の実効電荷蓄積領域を形成するために、当該浮遊ゲート６を、それぞれが実質的にそのまま実効電荷蓄積領域となる、各々所定幅W1，W2，W3の複数個63-1，63-2，63-3から成るものとしている。
【００２８】そのため、各実効電荷蓄積領域の幅としての各浮遊ゲート63-1，63-2，63-3の幅W1，W2，W3を規定すれば、これに応じて、所定の共通ゲート電圧印加条件下でチャネル形成領域23中に選択的に形成される各対応チャネルC1，C2，C3の幅も定まり、その結果、三つの浮遊ゲート63-1，63-2，63-3の全てに電荷を蓄積させる場合とさせない場合を含み、そのいくつに電荷を蓄積させるかによって得られる計八種類の記憶内容の読出しに係る電流ドレインIDの値も、やはり図９に示されるような、対応的にそれぞれの値となる。
【００２９】なお、この第二参考素子の場合にも、少なくとも浮遊ゲート６を中心に見て半導体基板との間とゲート電極との間は同じ絶縁膜により構成されていなくても良く、二種あるいはそれ以上の多種絶縁膜重合構造となっていても良い。さらに、この図１０(A) に示す構造は、実はＥＥＰＲＯＭでなくＥＰＲＯＭであっても、構造的には同様な形で表し得、専ら各部材の材質や厚味、その他のパラメータにより、それぞれの浮遊ゲート63-i(i=1,2,3,・・・・・n)に電気的には一種の電荷の蓄積のみしかさせ得ないか、あるいは蓄積されている電荷を電気的に追い出し得るようにもするか、あるいはまた逆極性の電荷をも注入し得るようにするかによって、ＥＰＲＯＭに留めるかＥＥＰＲＯＭとするかが定まる。どちらにするかは、古典的なＦＡＭＯＳにおける雪崩注入の外、その注入メカニズムの選択も含め、公知既存の技術により必要とする手法を選択すれば良い。
【００３０】浮遊ゲート６の分割に認められるように、実効電荷蓄積領域６を「物」としても実際に分割的に形成するという概念は、第一参考素子で用いた異種絶縁膜構造61，62に関しても原理的には適用可能であり、図１０R>０(B) に示すような構成とすることができる。すなわち、第一絶縁膜61と第二絶縁膜62とから成る電荷蓄積部材６を、それぞれ所定の幅W1，W2，W3の各独立な部分64-1，64-2，64-3から構成するのである。この図１０(B) の第三参考素子においてはまた、これら複数個の個々の異種絶縁膜重合構造64-1，64-2，64-3をさらに適当なる保護絶縁膜81で埋設した後、その上に電荷の注入のみに寄与するか、または両極性の電荷の注入ないし蓄積電荷の追い出しにも寄与する各ゲート電極51，52，53を設けている。ただ、この参考素子の場合には、上述の通り、各実効電荷蓄積領域は分離的に形成された各異種絶縁膜重合構造64-1，64-2，64-3に設定されている幅W1，W2，W3により、それぞれその幅が規定されるから、その上に形成される各ゲート電極51，52，53は、互いに重なり合うことがなければ、自身に対応する実効電荷蓄積領域ないし重合構造の幅W1，W2，W3に対し、少しく横方向にはみ出すような寸法関係になっていても良い。なお、この第三参考素子の構造を得るには、図８(A),(B)に示す第一参考素子におけるように、基板表面に平行かつ一様に異種絶縁膜重合構造を形成した後、エッチング等の手法により、各個別部分64-1，64-2，64-3を切り出せば良い。
【００３１】もっとも、異種絶縁膜重合構造を電荷蓄積部材６として用いる場合には、むしろ、基板表面に一様にこれを形成できるということが一つの長所である。換言すれば、製作工程の簡単化という意味では、電荷蓄積部材６として図８(A),(B) に示すように全面形成した異種絶縁膜61，62の重合構造を用いる方が、第二参考素子におけるような浮遊ゲート63-iを用いるよりも利点がある。浮遊ゲート63-iでは、注入された電荷は当該浮遊ゲート内で横方向（基板表面に平行な方向）にも動き得るので、一つの浮遊ゲートの上に各幅に規定されたゲート電極51，52，53を個別に設けるだけでは足りず、所定幅W1，W2，W3の実効電荷蓄積領域を形成するには、どうしても図１０(A) に示すように、複数の浮遊ゲート63-iを個別に形成する必要がある。
【００３２】以上、本発明に至る過程で検討された各参考素子につき、その動作共々詳記したが、これらにはまだ、次のような問題が残っている。すなわち、従来の単ビット記憶型のメモリ素子に比せば、既述した各参考素子に認められるように、一素子で多ビットないし多状態を記憶できるように改変することは極めて有意義である。しかし、単位の素子としての占有面積の低減化に鑑みると、上記のように全てのゲート51，52，53を基板主面と平行に単に並設するだけでは、未だ十分でない場合がある。
【００３３】例えば、得るべきドレイン電流IDの大きさを大きく取りたかったり、あるいは三個以上もっと多くのゲートを並設したい場合には、結局、各ゲートの大きさが大きくなったり、個々には十分小さくても多数個のゲートが二次元平面内で並設される結果、全体として見るとその占有面積が増し、単一の素子とはいえ、小型な素子とは言えなくなる場合も考えられる。
【００３４】そこで本発明では、このような参考素子に対し、さらに構造的な改変を施し、本願要旨構成中に規定されるような素子を提案するのである。ただし、図１〜７に即して説明する以下のいずれの実施例においても、図８〜図１０に即して既述した各参考素子における不揮発性メモリ素子としての基本的な構造や動作原理はそのままに踏襲でき、また各種部材の変更例等の配慮についても、特に適用不能な旨を明記しない限り、同様に適用できる。そこで、重複を避けるため、特に本発明の各実施例に個別の事項を除き、各参考素子に関して述べた動作説明や各部材に関する説明、それらの変更例等は、最早、再掲を省く。
【００３５】さらに、簡単のため、本発明により２以上の整数ｎに一般化される数の実効電荷蓄積領域も、先の参考素子におけると同様、三つ示すに留める外、以降の各実施例においても、それら第一、第二、第三ゲート電極51，52，53の幅W1，W2，W3の関係は１：２：４と示してある。したがって当然、すでに図８(A),(B) に示す第一参考素子に代表させて説明した多ビット記憶型不揮発性メモリ素子としての動作及びこれを証明する既掲の式1)〜3)や、記憶内容とその読出し関係等の説明は、本発明の各実施例素子においてもそのままに援用することができる。
【００３６】図１(A),(B) に示すように、本発明により形成される複数個の実効電荷蓄積領域は、これまで各参考素子に関し述べてきたように、その全てを基板１（この場合、バルク半導体基板11）の主面に平行な面内にのみ形成するのではなく、少なくともそのいくつか（少なくとも一つ以上）は、基板主面に対して相対的に隆起した半導体台状部９の側面に設けられる。すなわち、半導体基板11の表面をエッチング等により、例えば図１(A) に示すように平面投影的には四辺形状の台状部９を残すと共に、図１(A) 中の断面線1B−1Bに沿う断面図である図１(B) 中に明示のように、当該台状部９の表面に異種絶縁膜重合構造61，62より成る電荷蓄積部材６を一様に形成した後、本発明の趣旨に従い、当該台状部９の上平面のみならず、基板主面平面に対して相対的にある角度を置いて起立した関係にある台状部の側面にも、例えばゲート電極51，52に見られるように、いくつかのゲート電極を形成する。その結果、単位素子としての占有面積という二次元的な概念からすると、極めて小型な素子が提供できる。つまり、台状部９の側面に形成される第一、第二ゲート電極51，52の平面的な占有面積は、それらの実際の幅W1，W2よりも低減されるのである。
【００３７】特にこの実施例に認められるように、最も広い幅W3の第三ゲート電極53を台状部９の上面に付せば、この第三ゲート電極53の幅W3を仮に従来の単ビット記憶型不揮発性半導体メモリ素子に用いられているのとほぼ同じ程度に留めた場合、他の第一、第二ゲート電極51，52の各幅W1，W2はこれより幅狭であって良いのであるから、台状部９の厚味もそれ程には必要なくなり、二次元平面的な寸法のみならず、高さ方向の寸法大型化も伴わないで済む。なお、ソース、ドレインの各領域21，22及びそれらに導通を採るための電極３，４は、図１(A) 中に明示のように、ゲート電極51，52が設けられている台状部側面とは直交する一対の台状部側面に各形成すれば良い。
【００３８】さらに、同じくこの第一実施例素子の構成を採用するにしても、図３に示す実施例素子のように、当該台状部９の側面を基板主面に対し、直角に立ち上げるように形成すれば、素子としての占有面積寸法は最も節約することができる。
【００３９】また、こうした図１(A),(B) 及び図３に示された実施例素子においても、電荷蓄積部材６を図１０(A) に示したような複数の浮遊ゲート構成に変えることもできる。ただしその場合、半導体台状部９の当該各浮遊ゲートの中、例えば第一、第二の浮遊ゲート63-1，63-2を添付する側面が垂直に近く立ち上がっていると、むしろこれら浮遊ゲート63-1，63-2を絶縁膜８内に埋設形成するには不向きとなる。少なくともいくらかの傾斜を持つようにした方が製造上は楽である。もちろん、傾斜を持たせたにしても、全くにして平らな平面内に複数のゲート電極を並設した図８〜図１０の各参考素子に比せば、当然、占有面積の低減効果は十分期待することができる。
【００４０】さらに、図１(B) 中に仮想線による分離線で示すように、これも先に参考素子に関して説明したと同様、本実施例素子の活性領域もバルク絶縁物基板12の上に形成された半導体層13に関して構成されていて良く、この場合また、図中右手に一部の水平仮想線で模式的に示すように、当該半導体層のみが台状部９を有するように形成されていても良いし、逆に連続する仮想線で示すように、その下の絶縁物基板12にも台形加工が施され、あたかも台状部９の内部にこの絶縁物基板12の隆起部分が食い込んでいるかのようになっていても良い。この点は、切り立った側面を有する図３に示す実施例においても、図示はしていないが全く同様である。
【００４１】むしろ、半導体台状部９は、これだけを個別に設けるという考えに従うのもまた良い。つまり、絶縁物基板12上にいわゆる半導体アイランドを形成し、これを既述の半導体台状部９として用いると、以下、適宜な個所でその都度述べるように、各種付帯的な効果をも期待できる。
【００４２】図２(A),(B) はそうした実施例の代表例を示している。両図の関係は図１(A),(B) と同様で、図２(A) 中の断面線2B−2Bに従うものが図２(B) である。説明すると、基板１は絶縁物基板12であり、例えばサファイア、スピネル等で良い。こうした絶縁物基板12上には、これも良く知られているヘテロエピタキシャル成長技術等により、良質な単結晶シリコンを成長させることができる。こうして成長ないし形成した単結晶シリコン膜に対し、適当なるドライエッチング処理ないしウエットエッチング処理を施し、“半導体島”９を形成する。こうして形成される半導体島９は、本書で一連に呼称する半導体台状部９に相当する。その平面形状については、図２(A) に示されているように、この実施例でも四辺形となっている。
【００４３】この半導体台状部９の基板主面に対して相対的にある角度をもって起立した側面の中、平面的に見て一方向に対向する側面には、当該半導体台状部９とは逆の導電型、または他よりも低抵抗なソース21、ドレイン22が形成され、各々に専用の電極３，４が付されている。ソース21、ドレイン22とそれらへの導通を採る電極３，４との接続部分を除き、半導体台状部９の表面（側面を含む）には一連に異種絶縁膜61，62の重合構造から成る電荷蓄積部材６が設けられている。
【００４４】一方、平面的に見てソース、ドレインを結ぶ方向とは直交する方向には、電荷蓄積部材６を兼ねるゲート絶縁膜８の上に第一、第二、第三ゲート電極51，52，53が設けられている。この中、既述した図１，３の実施例素子と同様、最も広い幅W3の第三ゲート電極53は台状部９の平らな上面上に沿って平行に形成されているが、最も狭い幅W1と中間の幅W2の第一、第二ゲート電極51，52は台状部の側面に平行に形成されている。最も広い幅W3の第三ゲート電極53を台状部９の上面に形成することは、既述したように、台状部９の厚味を最小に抑え得ることをも意味しており、実際上、絶縁物基板12上に良好な制御性をもってエピタキシャル成長させ得る程度の厚さの半導体層でも、台状部９の形成のために十分な厚さとすることができ、素子の厚さ方向の大型化を阻むことができる。
【００４５】また、この実施例の場合、台状部９の側面に形成されている第一、第二ゲート電極51，52は、絶縁物基板12の表面に沿ってはみ出す部分51’, 52’を有しているが、このはみ出し部分51’, 52’は、実効電荷蓄積領域の形成ないし選択的なチャネルC1，C2の形成に関しては無効な部分であるので、先に1)〜3)式に即して説明した式に基づき、この実施例の不揮発性半導体メモリ素子の動作を同様に理解する上では、このはみ出し部分51’, 52’は考慮に入れなくて良い。と言うよりも、この実施例に示されるように、チャネル形成領域23を作るために半導体台状部９を絶縁物基板12上に形成した場合には、当該台状部側面に形成するゲート電極51，52や、さらにはまたソース電極３、ドレイン電極４等に上述のはみ出し部分51’, 52’に代表されるようなはみ出しがあっても、それは絶縁基板上に載るだけなので何等問題が生じず、したがってこの部分の寸法精度が緩くて済み、製作が楽になる利点が生まれる。また、これに加え、隣接する素子間に特殊な分離手段を必要としない利点や、相互配線部の基板に接する面部分においての絶縁処理等を特には必要としない利点も得られる。
【００４６】さらに、本発明に従う不揮発性半導体メモリ素子が絶縁基板上に形成されていると、図４に示される実施例のように、半導体台状部９の下側を覆う導電性部材54を絶縁基板12中に埋設的に形成することもでき、こうした導電性部材54を設けた場合、それは様々な使い方をすることができる。一つには電磁シールドとして用い得ることがある。すなわち、通常のシールド構造と同様、本発明の不揮発性半導体メモリ素子に対し、基板の下ないし厚味の側から回り込んでくることがある妨害電磁波に対しての電磁障壁を、この導電性部材54により形成することができる。もちろん、図示していないが、この導電性部材54は適当なる個所から公知既存の電極接続法を採用し、外部に接続を採り得る電極ないし端子を付し、これを接地ないし基準電位に落として用いる。
【００４７】一方、この導電性部材54を一種の補助制御ゲートとして用い、これに適当なるバイアスを印加すると、本発明不揮発性半導体メモリ素子をより詳細に制御することもできる。例えば、台状部９の側面に設けられることにより、絶縁物基板12に近くなっている第一、第二ゲート電極51，52のそれぞれの幅W1，W2に対応するチャネルC1，C2の実効チャネル幅W1，W2の微調整を可能としたり、あるいはまた各実効電荷蓄積領域における記憶内容のいかんにかかわらず、当該導電性部材54への適当なるバイアス印加によってチャネルが誘起されないように、ないしチャネル内を電流が流れないようにする動作等も可能となる。実際上、後者の場合、導電性部材54は、特殊な応用として、読出し禁止条件成立に伴う読出し禁止指令信号の印加電極として用いることができる。これはまた換言すれば、すでに形成されているチャネルに関して各実効電荷蓄積領域内の記憶内容に応じ、当該チャネルの状態を変更するように本発明の不揮発性半導体メモリ素子を構成した場合には、記憶内容の如何にかかわらず、全チャネルの導通状態を再現する命令に従うようにすることもできる。
【００４８】このように、種々の機能のために選択的に用い得る導電性部材54は、既述の実施例中、最下層に絶縁物基板ないし絶縁物層を有する実施例では同様に適用することができるし、また、図２(A),(B) 及び図４に示された実施例でも、半導体島ないし台状部９の側面形状が、先の図３に示された実施例と同様に、図５に示される通り絶縁物基板12の基板表面に対して垂直に近く切り立っている程、素子としての占有面積は小型化でき、逆に言えば従来の単ビット記憶型不揮発性半導体メモリ素子と同程度の素子作成面積内に本発明の多ビットないし多状態記憶機能を実現できるものとなる。
【００４９】さらに、既述の参考素子に関し説明したと同様に、電荷蓄積部材６としては図６に示されるように、複数の浮遊ゲート63-iを用いることもでき、さらにこの図６に示される実施例や上述の図５に示される実施例においても、図中、仮想線で示してあるように、図４に示された補助導電性部材54を組込むことができる。
【００５０】なお、図２(B) 中に仮想線の分離線で示されているように、当該図２から上記図６に示される実施例までに関し、半導体アイランドと呼ばれるような半導体台状部９を形成するに際しては、基板そのものがバルク絶縁物基板12ではなく、逆に適当なる半導体基板11等であっても、その表面領域が適当深さに亘り酸化されているとか、あるいは意図的に別途成長される等してその表面に絶縁層14が形成されていれば良い。すなわち、基板としては絶縁物基板ではなく、表面絶縁性基板であっても良いのである。特にアモルファス材料であるシリコン酸化膜等は、適当なるビームアニール技術を援用すると、その上に良質な単結晶シリコン膜を形成できるので、こうしたアモルファスシリコン酸化膜を下地絶縁層14として利用し、その上に形成した当該単結晶シリコン膜に対し、台状部９を形成するべき加工手続を採っても良い。
【００５１】さらに、バルク絶縁物基板であるか表面絶縁性基板であるかはともかく、少なくとも分離的に形成された半導体台状部９の一つずつに本発明の不揮発性半導体メモリ素子が各個形成されるようになっていると、上記した当該絶縁性に起因する各種の付帯的な効果に加え、三次元積層構造を得るのも容易であるという、将来的に見るとかなり大きな効果も期待することができる。図７に示される実施例はそうした場合の一概念構成を示している。
【００５２】すなわち、これまで述べたきたように、バルク絶縁物基板12から成るか、または表面に絶縁層14を有する第一の基板１-1上に本発明に従う複数の実効電荷蓄積領域を有する不揮発性半導体メモリ素子をまず一層分、形成したならば、その上面を適当なる絶縁物層１-2で被覆して当該素子を埋め込み、この絶縁層１-2を第二の絶縁物基板ないし第二の表面絶縁層と考えて、これに、その下に埋蔵されている不揮発性半導体メモリ素子と同様の構成の不揮発性半導体メモリ素子を再度形成する、という工程を必要積層段数に亘って繰返すのである。このようにすれば、表面内の隣接素子間の分離に気を付かわなくて良いのと同様、上下層間の絶縁分離も必然的に可能となり、極めて簡単な工程の繰返しで極めて高密度ビットの不揮発性メモリ装置を提供できることになる。
【００５３】もちろんこの実施例においても、当該図７中にあっては図面の煩雑化を避けるために詳しくは示していないが、一対の同一のソース、ドレイン間に複数の実効電荷蓄積領域を形成するための電荷蓄積部材６-1，６-2は、異種絶縁膜61，62、ないしさらに多くの積層絶縁膜を有する異種絶縁膜重合構造であっても良いし、メモリの書込み、読出しの双方ないし少なくとも一方に寄与する複数のゲート電極51-1，52-1，53-1：51-2，52-2，53-2の下に設けた浮遊ゲート構造であっても良い。
【００５４】ところで上述の説明は、ＥＰＲＯＭとするかＥＥＰＲＯＭとするかはどちらも可能であるが、いずれにしても本発明素子を最終的にはデジタル値を取扱う場合に限定し、具体的には上記実施例では３ビット二進数値の読出しを行なうような説明をしてきた。しかし明らかなように、本発明の不揮発性半導体メモリ素子によれば、単にデジタル的にｎビットに拡張可能なだけではなく、一対のソース、ドレイン間にｎ個形成される実効電荷蓄積領域の電荷蓄積状態に応じ、図９に示される通り、ｎ段階のドレイン電流IDを得ることができるのであるから、これをそのまま見れば、本発明の不揮発性半導体メモリ素子は、本質的に一種のデジタル−アナログ変換器がその出力段に内蔵された、アナログ変換出力付き多ビット不揮発性半導体メモリ素子と言うこともでき、その場合、再生アナログ出力のダイナミックレンジは周知の定義式に従い、最大で(6n+1.8)dB、得られることになる。
【００５５】そこで例えば、本発明に従って一対のソース、ドレイン間に形成される実効電荷蓄積領域の数を８とし、最大チャネル数を８とした場合（すなわち８ビット記憶素子とした場合）、既述の実施例中に見られるように、一番幅の狭いチャネルから倍々関係で最大幅のチャネルに至るようにして直線量子化を図っても、そのダイナミックレンジは50dB弱程度は得られるし、実効電荷蓄積領域ないしチャネル幅を適当な関係で倍々関係から意図的に外し、公知の適当なる非直線量子化に従えば、すでに市販されているＰＣＭデジタル録音技術におけると同様、90dBにも及ぶダイナミックレンジを得ることができる。これはもとより、十分な値である。
【００５６】なお、先の半導体台状部９を用いる各実施例においては、当該台状部９の平面形状を四辺形として示したが、これに限られることはもちろんない。任意形状であっても、対向するソース、ドレインと、このソース、ドレインを結ぶ方向に直交する幅方向に複数の実効電荷蓄積領域を形成することができる。また、これに関連するが、当該幅方向とは、実際上、一水平面内にてのみ規定されるものではない。台状部の側面をも利用する型のものに明らかなように、ソース、ドレインが形成されている各部分ごとにおける平面、したがって場合によっては台状部の側面をも含む概念である。
【００５７】
【発明の効果】ＥＰＲＯＭとして構成しようがＥＥＰＲＯＭとして構成しようが、それらに必要な他の構成部分は既存の構成のままではあっても、本発明に従う限り、少なくとも互いに対応する一つのソースと一つのドレイン間に規定されるチャネル形成領域に臨んで従来は単一の実効電荷蓄積領域しか形成し得なかった電荷蓄積部材を、チャネル幅方向に沿って分離し、互いに独立な複数個から構成するため、当該チャネルの数ないしは状態に応じ、ソース、ドレイン間には離散的で弁別可能な複数の値の電流出力ないし電圧出力を得ることができる。換言すれば、本発明の不揮発性半導体メモリ素子は、一つの素子で多くの状態ないし多ビットを記憶できるものとなる。これはもちろん、本発明素子を集積化したメモリ装置として見ると、従来素子を用いた場合に比し、より高いビット密度の実現を容易にするのみならず、多ビットを一度に取扱う一種の並行処理が可能なことも意味し、メモリに係る各種処理動作の高速化にも寄与し得るものとなる。さらに、従来の１素子１ビット型の不揮発性半導体メモリ素子を用いた場合に比し、素子間または各素子と入出力間、電源、バイアス間に必要な配線数も大いに低減することができる。
【００５８】そして、本発明のさらに重要な特徴によれば、複数の実効電荷蓄積領域の中、少なくともそのいくつか（少なくとも一つ以上）は基板主面平面に対して起立した側面を持つ半導体台状部の当該側面に沿って設けられるので、多ビット記憶型としたにもかかわらず、単一素子としての専有面積の増大を抑えることができ、至上、従来の単ビット記憶型不揮発性半導体メモリ素子の一素子分の形成に要したとほとんど変わらない大きさに留めることも可能である。換言すれば、二次元平面に関してのビット密度は、本発明により大いに向上する。
【図面の簡単な説明】
【図１】本発明による多ビットないし多状態記憶型不揮発性半導体メモリ素子の基本的な第一実施例の概略構成図である。
【図２】本発明の第二実施例素子の概略構成図である。
【図３】本発明第一実施例素子の改変構造を示す概略構成図である。
【図４】本発明第二実施例素子の改変構造を示す概略構成図である。
【図５】本発明第二実施例素子の他の改変構造を示す概略構成図である。
【図６】本発明のさらに他の実施例素子の概略構成図である。
【図７】本発明により構成される不揮発性半導体メモリ素子を三次元積層構造に展開する場合の一概念構成を示す説明図である。
【図８】本発明に至る過程で提案された第一参考素子としての多ビット記憶型不揮発性メモリ素子の概略構成図である。
【図９】第一参考素子及び本発明各実施例素子に関し適用可能な、メモリ内容読出し結果の説明図である。
【図１０】本発明に至る過程で提案された他の参考素子の概略構成図である。
【符号の説明】
１ 基板，
３ ソース電極，
４ ドレイン電極，
６ 電荷蓄積部材，
８ ゲート絶縁膜，
９ 台状部，
11 バルク半導体基板，
12 バルク絶縁基板，
13 半導体層，
14 絶縁層，
21 ソース，
22 ドレイン，
23 チャネル形成領域，
51 第一ゲート電極，
52 第二ゲート電極，
53 第三ゲート電極，
61 第一絶縁膜，
62 第二絶縁膜，
63-1，63-2，63-3 浮遊ゲート，
C1， C2 ，C3 チャネル．
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ素子に関し、特に単位の素子中に二つ以上の多ビットないし多状態を記憶可能にすると共に、素子占有面積を小型化するための改良に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ素子自体は公知であり、これまでにも構造的、動作機構的にそれぞれ特徴を有する各種の素子が提案されてきた。それらを記憶内容の消去ないし書換え方法に関して分類すれば、電気的にプログラム可能な読出し専用メモリ（ＥＰＲＯＭ）と、プログラム（書込み）のみならず、消去ないし書換えも電気的に可能な読出し専用メモリ（ＥＥＰＲＯＭまたはＥＡＲＯＭ）とに分けることができる。周知のように、前者は書込みこそ電気的に行なえるが、消去は紫外線照射等、他の消去操作によらねばならないから、これら両者を記憶内容の操作に関して比べる限りにおいては、将来的に見ても後者が勝っていることは明らかである。
【０００３】一方、ＥＰＲＯＭ、ＥＥＰＲＯＭの別なく、電荷蓄積部材がどのように構成されているかに関して分類すれば、例えばいわゆるＭＮＯＳ構造中のシリコン窒化膜とシリコン酸化膜との重合構造に代表されるように、少なくとも一つの絶縁膜が有する電荷の蓄積トラップを利用するものと、例えばＦＡＭＯＳ構造等に代表されるように、絶縁膜中に埋設され、どこにも放電経路を形成しない導電性浮遊ゲートを用いるものがある。一般にこうした部材とかその中の電荷蓄積トラップは、総称的に“電荷蓄積構造”等と称されることが多いが、本書ではこれを一つの物的な構造部材として捕え、以下、“電荷蓄積部材”と称すると共に、この電荷蓄積部材中にあって実際に電荷蓄積に関与し、その下のチャネル形成や、あるいは形成されているチャネル状態の変更に関与する部分は“実効電荷蓄積領域”と称する。ただしいずれも、電荷が蓄積可能な部材、実効的に電荷を蓄積可能な領域という意味であり、現に蓄積されているか否かにはかかわりない。
【０００４】しかるに、“実効電荷蓄積領域”と“電荷蓄積部材”とが物としての面積寸法ないし幾何形状において一致しないことがあるのは明らかである。例えば上記したＦＡＭＯＳ構造等では、電荷蓄積部材としての浮遊ゲートに対し、素子のメモリ動作に関与する実効電荷蓄積領域は、ほぼ当該浮遊ゲートの占める面積領域そのものに一致するが、ＭＮＯＳ構造等では、当該異種絶縁膜重合構造としてのシリコン酸化膜と窒化膜の重合膜等は、ソース、ドレイン間のチャネル形成領域間にのみ設けられるものではなく、一般には基板全面に付されるから、実際に不揮発的なメモリ動作に関与する実効電荷蓄積領域は、その中の一部のチャネル形成領域上の面積領域に限られる。さらに、このように定義される実効電荷蓄積領域への選択された電荷（電子または正孔）の注入メカニズムの相違に関しての分類もまた可能で、雪崩注入、トンネル注入、チャネル注入等の各原理が選択的に採用されている。
【０００５】特にＥＥＰＲＯＭ等、電気的に消去も可能なものでは、例えば電子の蓄積状態を論理“１”に、対して正孔の蓄積状態または正孔の注入による蓄積電子の中和状態、あるいは蓄積電子の放出状態を論理“０”に対応させるような場合には、それぞれ当該電子の注入と正孔の注入とで異なる注入メカニズムを採るものもある。なお、これらの不揮発性メモリ素子では、一般に電荷蓄積部材または電荷注入経路に対して所要のバイアス電圧ないし電界を印加可能なように、また読出し時に所定のゲート電圧を印加可能なように、実効電荷蓄積領域上にゲート電極が設けられることが多いが、上記したいずれの構造ないし分類に従う不揮発性半導体メモリ素子も、電荷蓄積部材中に所定のキャリアが保持されているか否か、つまりは現在の素子記憶内容がいずれの論理値にあるかの判別は、一般には、そしてまた簡単には、あるゲート電圧でチャネルが“導通”であるか“非導通”であるかによりなすことができる。
【０００６】
【発明が解決しようとする課題】以上のように、これまでにも実に数多くの不揮発性半導体メモリ素子が提案されてきたが、そのいずれも、ないしはそのほとんどが、単位の素子あたりには１ビットしか記憶できないものであった。そのため、こうした素子を多数二次元アレイに用いたり、さらには昨今流行りの三次元集積化するに際しても、おのずからビット密度には制限があった。
【０００７】本発明はこうした観点から既存の不揮発性半導体メモリ素子を見直すことにより、まず、同じ単位の素子としても二つ以上の多ビットないし多くの状態を記憶可能な不揮発性半導体メモリ素子を提供できないかとの目的意識に従って成されたものである。そのようになれば、既述のＥＰＲＯＭであるとかＥＥＰＲＯＭであるとかは問わず、別の次元の問題として、従来に比し、定められたメモリ形成用の幾何的面積（ないし体積）領域内におけるビット密度は大きく向上し得るはずである。
【０００８】さらに本発明では、上述のように少なくとも２ビット以上に多ビット化するに際しても、素子の占有面積を大いに小型化できる構造の提供もまた、併せて達成すべき目的としている。
【０００９】
【課題を解決するための手段】本発明では、上記目的を達成するため、(a) 互いに離間したソース、ドレイン間に選択的に形成されるチャネル形成領域上に設けられる実効電荷蓄積領域を、ソース、ドレイン間を結ぶ方向であるチャネル長方向に対して直交するチャネル幅方向に沿い、互いに独立に複数個設けるようにし、(b) かつ、チャネル形成領域を有する半導体領域を、バルク半導体基板の主面上か、またはバルク絶縁物基板上に形成された半導体層の主面上にあって、当該バルク半導体基板または半導体層の主面平面に対して起立した側面を有するように隆起的に形成された半導体台状部の表面領域の少なくとも一部から構成すると共に、(c) 複数個の実効電荷蓄積領域の中、少なくともそのいくつかは、半導体台状部の上記起立した側面に沿って設ける。
【００１０】
【実施例】以下、図１から図７に即し、本発明による不揮発性半導体メモリ素子の各実施例につき詳記するが、その前に、本発明に至る過程で本発明者により考察された参考素子につき、図８から図１０に即して説明する。
【００１１】図８(A),(B) は、本発明に至る過程で提案、検討された、多ビット記憶型不揮発性メモリ素子としての参考素子の一例を示している。この参考素子は、本願のいわゆる親出願中に開示のものであるが、以下、これを第一参考素子と呼ぶ。この第一参考素子は、既存の単ビット記憶素子であるＭＮＯＳ構造素子ないしこれに類似の構造を採るＥＥＰＲＯＭ素子を改良するに都合の良いものである。説明すると、基板１はこの場合、第一の導電型のバルク半導体基板11で構成されており、図８R>８(A) の平面投影構造に良く示されているように、当該半導体基板11の表面領域には、所定の距離を置いて離間したソース21、ドレイン22が形成されている。
【００１２】これらソース21、ドレイン22は、こうしたバルク半導体基板11の表面領域に対し、通常の仕方で構成されていて良く、一般には基板11とは逆導電型の領域として形成される。ただし、他よりも低抵抗な領域として形成されるならば、半導体基板11と同一導電型の領域であっても良い。ソース21、ドレイン22間の半導体基板表面領域は、通常の不揮発性半導体メモリ素子と同様、所定のゲート電圧印加条件の下でチャネルを選択的に形成可能なチャネル形成領域23として観念することができるが、こうした半導体基板表面上にはまた、図８(A) 中の断面線8B−8Bに沿う断面図である図８(B) に良く示されているように、通常ゲート絶縁膜８と呼ばれる絶縁膜構造８が設けられる。ここでは一例として、既存のＭＮＯＳ型ないしこれに類似の単ビット記憶型不揮発性半導体メモリ素子の改良を指向しているため、これらの在来構造に認められるように、当該ゲート絶縁膜８は電荷蓄積部材６をも兼ね、少なくとも一つの絶縁膜62中に電荷蓄積トラップを有する異種絶縁膜61，62の重合構造となっている。
【００１３】周知のように、従来のＭＮＯＳ構造においては、第一絶縁膜61は半導体基板11の表面からのキャリアのトンネリングが可能な程に薄いシリコン酸化膜であり、またこれに重なる第二の絶縁膜62は電荷の蓄積トラップを含むシリコン窒化膜であるが、同様の機能を営み得る限り、これまでに報告されている、そしてまた将来報告されるであろう任意の組合せの異種絶縁膜重合構造を採用することもできる。例えば第一絶縁膜61としては上記の外、シリコン直接窒化膜、シリコン窒化酸化膜等があり、第二の絶縁膜62としてはタンタル酸化膜、アルミ酸化膜等がある。さらに、三種以上の組合せ重合構造も用い得、例えば従来からも第一の絶縁膜として薄いシリコン酸化膜、第二絶縁膜としてシリコン窒化膜、第三絶縁膜として再びシリコン酸化膜を用いたようないわゆるＭＯＮＯＳ構造等があり、これは低電圧で書換え可能な特徴を有するので、これを採用することもできる。このような各種構造によって良いゲート絶縁膜８を兼ねる電荷蓄積部材６はまた、本来ならばソース21、ドレイン22間にのみ、形成されていれば良いのであるが、通常は製作の容易性から基板表面の全面に一連に形成される。以上の諸点は、後述する本発明の実施例においても同様に適用できる。
【００１４】しかるに、図８に示されている第一参考素子では、ゲート絶縁膜８ないし電荷蓄積部材６の上のソース、ドレイン間に相当する領域範囲に、多結晶シリコン、金属、シリサイド等、適宜な導電材料製ゲート電極が複数個（図示の場合、51，52，53の三個）、形成されている。これら各ゲート電極51，52，53は、図８(A)中に明示されているように、ソース、ドレイン間を結ぶ方向を長さ方向と規定すると（これは通常のチャネル長、チャネル幅という概念を規定する場合に対応する）、幅方向に沿い互いに離間し、独立に存在するものとなっている。
【００１５】ただ、この第一参考素子においては、単に複数あるというだけではなく、それらゲート電極51，52，53の各個の幅W1，W2，W3は全て互いに異なっており、しかも、ある意味で望ましい配慮として、最も狭い幅W1の第一ゲート電極51に対し、第二ゲート電極52の幅W2は2W1,最も広幅の第三ゲート電極53の当該幅W3は4W1,と設定されている。
【００１６】この理由自体は後述するが、あらかじめ述べて置くと、この各ゲート電極の幅相互の関係は、２以上の整数ｎ個のゲート電極を用いると一般化した場合、互いの幅関係が最も狭いものを基準として広いものへｎを１づつ増す関係で2n-1倍の級数関係(1,2,4,8,・・・・)、いわゆる倍々関係となっていると言うことである。ただし幅方向への配置順序は、何も図示のように最も狭い幅W1の第一ゲート電極51から最も広い幅W3の第三ゲート電極53に向けて順番に並設する必要はなく、任意である。
【００１７】しかるに、上記の通り、一対のソース、ドレイン間に複数個のゲート電極51，52，53を設けるということは、実は部材としては単一、連続な部材として形成されている電荷蓄積部材６を、その機能に鑑みると、複数の各ゲート電極幅に対応した幅の複数の互いに独立な実効電荷蓄積領域に分割したことになる，ということである。換言すれば、この第一参考素子の場合には、ソース、ドレイン間の幅方向に沿い、複数の互いに独立な実効電荷蓄積領域を設けるための手段として、電荷蓄積部材６上に複数個のゲート電極51，52，53を設けるという手法を採用したのである。
【００１８】ところで、一般にＭＯＳ電界効果トランジスタの動作は、ドレイン電圧VDが小さい領域では下記1)式のように表され、飽和領域では下記2)，3)式のように表される。
ID≒（Ｗ／Ｌ)・μ・Ci・[(VG−VT) VD−(VD2/2)] ・・・・・・・・ 1) ID≒（Ｗ／２Ｌ)・μ・Ci・VDsat2 ・・・・・・・・ 2) VDsat ≒VG−VT’ ・・・・・・・・ 3) ここで上記1)〜3)式中、IDはドレイン電流，VGはゲート電圧，VTは閾値電圧，VT’は実効閾値電圧，Ｌはチャネル長，Ｗはチャネル幅，μはキャリア表面移動度，Ciはゲート絶縁膜容量，である。
【００１９】上記1)，2)式は、与えられたドレイン電圧VD、ゲート電圧VGおよび閾値電圧VTないしはVT’に対し、ドレイン電流IDはチャネル幅Ｗに比例していることを示している。しかるに、この第一参考素子では、各ゲート電極51，52，53の下の半導体基板表面のチャネル形成領域23には、それら各ゲート電極の下にそれぞれ形成されている各実効電荷蓄積領域に電荷が蓄積されているか否かにより、所定の共通ゲート電圧印加条件下でそれぞれ選択的にチャネルC1，C2，C3を誘起ないし消滅可能である。具体的には例えば、選択したゲート電極に所定値以上の相対的な高電圧を印加すると、電荷蓄積部材６中、そのゲート電極の面積ないし形状に対応した部分にのみ、半導体基板表面側から電子または正孔が注入されるか、またはそこから追い出すことができるので、これに応じ、当該高電圧を除去した後の所定の共通ゲート電圧印加条件下ではチャネル形成領域23中の当該対応部分にのみ、チャネルが誘起される。
【００２０】図８(B) 中にはこの模様を模式的に示すため、上記のように所定の共通ゲート電圧印加条件下で当該各ゲート電極およびそれら各ゲート電極に対応する各実効電荷蓄積領域の下に誘起される各チャネルC1，C2，C3は、チャネル形成領域23中にあってそれぞれ点線で示してある。
【００２１】ここでまず簡単のため、各チャネルC1，C2，C3の幅が、対応する各ゲート電極51，52，53の幅と同じW1，W2，W3であって、当然、それら相互の幅関係も同じ比率の１：２：４であったとすると、それら全てのチャネルに関しその両端電極であるソース21、ドレイン22が共通となっている第一参考素子では、上記1)，2)式における値Ｗは、所定の共通ゲート電圧印加条件下で現にチャネル形成領域23に誘起されているチャネルの幅や数、その組合せの如何に応じて可変となる。例えば最も狭いチャネルC1のみが所定の共通ゲート電圧印加条件下で誘起ないし“導通”しているときに対し、その四倍という最も広い幅のチャネルC3のみが導通しているときには、当然、チャネル幅Ｗも4W1 となり、同じ印加電圧値条件下ならば、得られるドレイン電流IDもまた、四倍となる。
【００２２】こうしたことから、図８(A),(B) に示される第一参考素子のように、三つの個別、独立のゲート電極51，52，53を有して成る不揮発性半導体メモリ素子においては、所定の共通ゲート電圧印加条件下で全チャネルC1，C2，C3が“非導通”となっているときと、同じ共通ゲート電圧印加条件下でも逆に全チャネルC1，C2，C3が“導通”となっているときを含めて、このような素子に見込まれる代表的な電流−電圧特性の模式図である図９R>９に示されるように、計八つのチャネル形成状態０〜７を具現できる。同図中、チャネルの“導通”は論理値“１”で、“非導通”は論理値“０”で表している。
【００２３】すなわち、ある一定の共通ゲート電圧VGを各ゲート51，52，53に印加し、所定のドレイン電圧VDを与えた状態においては、それ以前の書込み操作により、チャネルを誘起可能な電荷を蓄積している実効電荷蓄積領域に対応した当該チャネルのみが導通するので、計八通りのドレイン電流レベルが電流ステップΔIDで重複することなく弁別可能に得られ、したがってまた、要すれば適当なる値の負荷抵抗を付すことにより、八通りの弁別可能な電圧情報を得ることができる。
【００２４】これから推して容易に一般化し得るように、実効電荷蓄積領域（ないしこれを形成するためのゲート電極）をｎ個とし、それらｎ個の実効電荷蓄積領域の幅を2n-1：2n-2：・・・・・・：2 ：1 という級数関係にすれば、二進数で“１”づつインクリメントするかディクリメントするたびに、ほぼ一定の変化幅ΔIDでドレイン電流IDが変化するｎビット不揮発性記憶素子を実現することができる。
【００２５】もっとも、確かに上記のように、二進数で記憶内容が数“１”づつ変化するたびに、当該記憶内容読出し結果としてのドレイン電流IDがほぼ一定の変化幅ΔIDで変化することは、例えばこれを電圧値に変換した後、各記憶論理値を各隣接する記憶論理値間の丁度真ん中程度に設定されている (n-1)個の基準電圧レベルとの上下の比較で判別するような場合、当該比較基準電圧に許容される弁別マージンを最も大きく採ることができるために望ましいが、原理的な観点からすれば、各記憶論理値ごとに弁別可能な、重複することのない異なる値のドレイン電流IDが得られれば、変化幅ΔIDは一定でなくとも良いことになる。
【００２６】また上記においては、所定の共通ゲート電圧印加条件下で選択的に形成されるチャネルの各幅と、それを形成するための各ゲート電極の幅ないし実効電荷蓄積領域の幅は全て等しいとし、符号W1，W2，W3で示したが、実際に作成される素子においては、必ずしもそれらの関係が全ては一致しないこともある。そうした場合にはもちろん、所定の共通ゲート電圧印加条件下において形成され得るチャネルの幅が所望の幅関係となるように、ゲート電極の幅やこれに伴う実効電荷蓄積領域の幅を設計することになる。なお、図８(A) 中に示されているように、共通のソース21および共通のドレイン22には、通常の技術により、それぞれにソース電極３、ドレイン電極４が付される。また、図８(B) 中、仮想線で示されるように、基板１がこれまで述べたきたようなバルク半導体基板11ではなく、例えばサファイア、スピネル等の絶縁物基板12の上に単結晶シリコン等の半導体層13をヘテロエピタキシャル成長させたもの等、一般的に言って絶縁物基板12上に半導体層13を持つものであっても良く、そのような場合には当該半導体層13にチャネル形成領域を設けることもできる。
【００２７】図１０(A) は、既述してきたように、一素子で多ビットを取扱えるようにするとの考えに即しながら、電荷蓄積部材６としていわゆる浮遊ゲート構成を採用するＥＥＰＲＯＭ型の不揮発性メモリ素子を構築した参考例を示している。すなわち、この参考例（第二参考素子と呼ぶ）においては、ソース、ドレインを結ぶ方向と直交するチャネル幅方向に複数の実効電荷蓄積領域を形成するために、当該浮遊ゲート６を、それぞれが実質的にそのまま実効電荷蓄積領域となる、各々所定幅W1，W2，W3の複数個63-1，63-2，63-3から成るものとしている。
【００２８】そのため、各実効電荷蓄積領域の幅としての各浮遊ゲート63-1，63-2，63-3の幅W1，W2，W3を規定すれば、これに応じて、所定の共通ゲート電圧印加条件下でチャネル形成領域23中に選択的に形成される各対応チャネルC1，C2，C3の幅も定まり、その結果、三つの浮遊ゲート63-1，63-2，63-3の全てに電荷を蓄積させる場合とさせない場合を含み、そのいくつに電荷を蓄積させるかによって得られる計八種類の記憶内容の読出しに係る電流ドレインIDの値も、やはり図９に示されるような、対応的にそれぞれの値となる。
【００２９】なお、この第二参考素子の場合にも、少なくとも浮遊ゲート６を中心に見て半導体基板との間とゲート電極との間は同じ絶縁膜により構成されていなくても良く、二種あるいはそれ以上の多種絶縁膜重合構造となっていても良い。さらに、この図１０(A) に示す構造は、実はＥＥＰＲＯＭでなくＥＰＲＯＭであっても、構造的には同様な形で表し得、専ら各部材の材質や厚味、その他のパラメータにより、それぞれの浮遊ゲート63-i(i=1,2,3,・・・・・n)に電気的には一種の電荷の蓄積のみしかさせ得ないか、あるいは蓄積されている電荷を電気的に追い出し得るようにもするか、あるいはまた逆極性の電荷をも注入し得るようにするかによって、ＥＰＲＯＭに留めるかＥＥＰＲＯＭとするかが定まる。どちらにするかは、古典的なＦＡＭＯＳにおける雪崩注入の外、その注入メカニズムの選択も含め、公知既存の技術により必要とする手法を選択すれば良い。
【００３０】浮遊ゲート６の分割に認められるように、実効電荷蓄積領域６を「物」としても実際に分割的に形成するという概念は、第一参考素子で用いた異種絶縁膜構造61，62に関しても原理的には適用可能であり、図１０R>０(B) に示すような構成とすることができる。すなわち、第一絶縁膜61と第二絶縁膜62とから成る電荷蓄積部材６を、それぞれ所定の幅W1，W2，W3の各独立な部分64-1，64-2，64-3から構成するのである。この図１０(B) の第三参考素子においてはまた、これら複数個の個々の異種絶縁膜重合構造64-1，64-2，64-3をさらに適当なる保護絶縁膜81で埋設した後、その上に電荷の注入のみに寄与するか、または両極性の電荷の注入ないし蓄積電荷の追い出しにも寄与する各ゲート電極51，52，53を設けている。ただ、この参考素子の場合には、上述の通り、各実効電荷蓄積領域は分離的に形成された各異種絶縁膜重合構造64-1，64-2，64-3に設定されている幅W1，W2，W3により、それぞれその幅が規定されるから、その上に形成される各ゲート電極51，52，53は、互いに重なり合うことがなければ、自身に対応する実効電荷蓄積領域ないし重合構造の幅W1，W2，W3に対し、少しく横方向にはみ出すような寸法関係になっていても良い。なお、この第三参考素子の構造を得るには、図８(A),(B)に示す第一参考素子におけるように、基板表面に平行かつ一様に異種絶縁膜重合構造を形成した後、エッチング等の手法により、各個別部分64-1，64-2，64-3を切り出せば良い。
【００３１】もっとも、異種絶縁膜重合構造を電荷蓄積部材６として用いる場合には、むしろ、基板表面に一様にこれを形成できるということが一つの長所である。換言すれば、製作工程の簡単化という意味では、電荷蓄積部材６として図８(A),(B) に示すように全面形成した異種絶縁膜61，62の重合構造を用いる方が、第二参考素子におけるような浮遊ゲート63-iを用いるよりも利点がある。浮遊ゲート63-iでは、注入された電荷は当該浮遊ゲート内で横方向（基板表面に平行な方向）にも動き得るので、一つの浮遊ゲートの上に各幅に規定されたゲート電極51，52，53を個別に設けるだけでは足りず、所定幅W1，W2，W3の実効電荷蓄積領域を形成するには、どうしても図１０(A) に示すように、複数の浮遊ゲート63-iを個別に形成する必要がある。
【００３２】以上、本発明に至る過程で検討された各参考素子につき、その動作共々詳記したが、これらにはまだ、次のような問題が残っている。すなわち、従来の単ビット記憶型のメモリ素子に比せば、既述した各参考素子に認められるように、一素子で多ビットないし多状態を記憶できるように改変することは極めて有意義である。しかし、単位の素子としての占有面積の低減化に鑑みると、上記のように全てのゲート51，52，53を基板主面と平行に単に並設するだけでは、未だ十分でない場合がある。
【００３３】例えば、得るべきドレイン電流IDの大きさを大きく取りたかったり、あるいは三個以上もっと多くのゲートを並設したい場合には、結局、各ゲートの大きさが大きくなったり、個々には十分小さくても多数個のゲートが二次元平面内で並設される結果、全体として見るとその占有面積が増し、単一の素子とはいえ、小型な素子とは言えなくなる場合も考えられる。
【００３４】そこで本発明では、このような参考素子に対し、さらに構造的な改変を施し、本願要旨構成中に規定されるような素子を提案するのである。ただし、図１〜７に即して説明する以下のいずれの実施例においても、図８〜図１０に即して既述した各参考素子における不揮発性メモリ素子としての基本的な構造や動作原理はそのままに踏襲でき、また各種部材の変更例等の配慮についても、特に適用不能な旨を明記しない限り、同様に適用できる。そこで、重複を避けるため、特に本発明の各実施例に個別の事項を除き、各参考素子に関して述べた動作説明や各部材に関する説明、それらの変更例等は、最早、再掲を省く。
【００３５】さらに、簡単のため、本発明により２以上の整数ｎに一般化される数の実効電荷蓄積領域も、先の参考素子におけると同様、三つ示すに留める外、以降の各実施例においても、それら第一、第二、第三ゲート電極51，52，53の幅W1，W2，W3の関係は１：２：４と示してある。したがって当然、すでに図８(A),(B) に示す第一参考素子に代表させて説明した多ビット記憶型不揮発性メモリ素子としての動作及びこれを証明する既掲の式1)〜3)や、記憶内容とその読出し関係等の説明は、本発明の各実施例素子においてもそのままに援用することができる。
【００３６】図１(A),(B) に示すように、本発明により形成される複数個の実効電荷蓄積領域は、これまで各参考素子に関し述べてきたように、その全てを基板１（この場合、バルク半導体基板11）の主面に平行な面内にのみ形成するのではなく、少なくともそのいくつか（少なくとも一つ以上）は、基板主面に対して相対的に隆起した半導体台状部９の側面に設けられる。すなわち、半導体基板11の表面をエッチング等により、例えば図１(A) に示すように平面投影的には四辺形状の台状部９を残すと共に、図１(A) 中の断面線1B−1Bに沿う断面図である図１(B) 中に明示のように、当該台状部９の表面に異種絶縁膜重合構造61，62より成る電荷蓄積部材６を一様に形成した後、本発明の趣旨に従い、当該台状部９の上平面のみならず、基板主面平面に対して相対的にある角度を置いて起立した関係にある台状部の側面にも、例えばゲート電極51，52に見られるように、いくつかのゲート電極を形成する。その結果、単位素子としての占有面積という二次元的な概念からすると、極めて小型な素子が提供できる。つまり、台状部９の側面に形成される第一、第二ゲート電極51，52の平面的な占有面積は、それらの実際の幅W1，W2よりも低減されるのである。
【００３７】特にこの実施例に認められるように、最も広い幅W3の第三ゲート電極53を台状部９の上面に付せば、この第三ゲート電極53の幅W3を仮に従来の単ビット記憶型不揮発性半導体メモリ素子に用いられているのとほぼ同じ程度に留めた場合、他の第一、第二ゲート電極51，52の各幅W1，W2はこれより幅狭であって良いのであるから、台状部９の厚味もそれ程には必要なくなり、二次元平面的な寸法のみならず、高さ方向の寸法大型化も伴わないで済む。なお、ソース、ドレインの各領域21，22及びそれらに導通を採るための電極３，４は、図１(A) 中に明示のように、ゲート電極51，52が設けられている台状部側面とは直交する一対の台状部側面に各形成すれば良い。
【００３８】さらに、同じくこの第一実施例素子の構成を採用するにしても、図３に示す実施例素子のように、当該台状部９の側面を基板主面に対し、直角に立ち上げるように形成すれば、素子としての占有面積寸法は最も節約することができる。
【００３９】また、こうした図１(A),(B) 及び図３に示された実施例素子においても、電荷蓄積部材６を図１０(A) に示したような複数の浮遊ゲート構成に変えることもできる。ただしその場合、半導体台状部９の当該各浮遊ゲートの中、例えば第一、第二の浮遊ゲート63-1，63-2を添付する側面が垂直に近く立ち上がっていると、むしろこれら浮遊ゲート63-1，63-2を絶縁膜８内に埋設形成するには不向きとなる。少なくともいくらかの傾斜を持つようにした方が製造上は楽である。もちろん、傾斜を持たせたにしても、全くにして平らな平面内に複数のゲート電極を並設した図８〜図１０の各参考素子に比せば、当然、占有面積の低減効果は十分期待することができる。
【００４０】さらに、図１(B) 中に仮想線による分離線で示すように、これも先に参考素子に関して説明したと同様、本実施例素子の活性領域もバルク絶縁物基板12の上に形成された半導体層13に関して構成されていて良く、この場合また、図中右手に一部の水平仮想線で模式的に示すように、当該半導体層のみが台状部９を有するように形成されていても良いし、逆に連続する仮想線で示すように、その下の絶縁物基板12にも台形加工が施され、あたかも台状部９の内部にこの絶縁物基板12の隆起部分が食い込んでいるかのようになっていても良い。この点は、切り立った側面を有する図３に示す実施例においても、図示はしていないが全く同様である。
【００４１】むしろ、半導体台状部９は、これだけを個別に設けるという考えに従うのもまた良い。つまり、絶縁物基板12上にいわゆる半導体アイランドを形成し、これを既述の半導体台状部９として用いると、以下、適宜な個所でその都度述べるように、各種付帯的な効果をも期待できる。
【００４２】図２(A),(B) はそうした実施例の代表例を示している。両図の関係は図１(A),(B) と同様で、図２(A) 中の断面線2B−2Bに従うものが図２(B) である。説明すると、基板１は絶縁物基板12であり、例えばサファイア、スピネル等で良い。こうした絶縁物基板12上には、これも良く知られているヘテロエピタキシャル成長技術等により、良質な単結晶シリコンを成長させることができる。こうして成長ないし形成した単結晶シリコン膜に対し、適当なるドライエッチング処理ないしウエットエッチング処理を施し、“半導体島”９を形成する。こうして形成される半導体島９は、本書で一連に呼称する半導体台状部９に相当する。その平面形状については、図２(A) に示されているように、この実施例でも四辺形となっている。
【００４３】この半導体台状部９の基板主面に対して相対的にある角度をもって起立した側面の中、平面的に見て一方向に対向する側面には、当該半導体台状部９とは逆の導電型、または他よりも低抵抗なソース21、ドレイン22が形成され、各々に専用の電極３，４が付されている。ソース21、ドレイン22とそれらへの導通を採る電極３，４との接続部分を除き、半導体台状部９の表面（側面を含む）には一連に異種絶縁膜61，62の重合構造から成る電荷蓄積部材６が設けられている。
【００４４】一方、平面的に見てソース、ドレインを結ぶ方向とは直交する方向には、電荷蓄積部材６を兼ねるゲート絶縁膜８の上に第一、第二、第三ゲート電極51，52，53が設けられている。この中、既述した図１，３の実施例素子と同様、最も広い幅W3の第三ゲート電極53は台状部９の平らな上面上に沿って平行に形成されているが、最も狭い幅W1と中間の幅W2の第一、第二ゲート電極51，52は台状部の側面に平行に形成されている。最も広い幅W3の第三ゲート電極53を台状部９の上面に形成することは、既述したように、台状部９の厚味を最小に抑え得ることをも意味しており、実際上、絶縁物基板12上に良好な制御性をもってエピタキシャル成長させ得る程度の厚さの半導体層でも、台状部９の形成のために十分な厚さとすることができ、素子の厚さ方向の大型化を阻むことができる。
【００４５】また、この実施例の場合、台状部９の側面に形成されている第一、第二ゲート電極51，52は、絶縁物基板12の表面に沿ってはみ出す部分51’, 52’を有しているが、このはみ出し部分51’, 52’は、実効電荷蓄積領域の形成ないし選択的なチャネルC1，C2の形成に関しては無効な部分であるので、先に1)〜3)式に即して説明した式に基づき、この実施例の不揮発性半導体メモリ素子の動作を同様に理解する上では、このはみ出し部分51’, 52’は考慮に入れなくて良い。と言うよりも、この実施例に示されるように、チャネル形成領域23を作るために半導体台状部９を絶縁物基板12上に形成した場合には、当該台状部側面に形成するゲート電極51，52や、さらにはまたソース電極３、ドレイン電極４等に上述のはみ出し部分51’, 52’に代表されるようなはみ出しがあっても、それは絶縁基板上に載るだけなので何等問題が生じず、したがってこの部分の寸法精度が緩くて済み、製作が楽になる利点が生まれる。また、これに加え、隣接する素子間に特殊な分離手段を必要としない利点や、相互配線部の基板に接する面部分においての絶縁処理等を特には必要としない利点も得られる。
【００４６】さらに、本発明に従う不揮発性半導体メモリ素子が絶縁基板上に形成されていると、図４に示される実施例のように、半導体台状部９の下側を覆う導電性部材54を絶縁基板12中に埋設的に形成することもでき、こうした導電性部材54を設けた場合、それは様々な使い方をすることができる。一つには電磁シールドとして用い得ることがある。すなわち、通常のシールド構造と同様、本発明の不揮発性半導体メモリ素子に対し、基板の下ないし厚味の側から回り込んでくることがある妨害電磁波に対しての電磁障壁を、この導電性部材54により形成することができる。もちろん、図示していないが、この導電性部材54は適当なる個所から公知既存の電極接続法を採用し、外部に接続を採り得る電極ないし端子を付し、これを接地ないし基準電位に落として用いる。
【００４７】一方、この導電性部材54を一種の補助制御ゲートとして用い、これに適当なるバイアスを印加すると、本発明不揮発性半導体メモリ素子をより詳細に制御することもできる。例えば、台状部９の側面に設けられることにより、絶縁物基板12に近くなっている第一、第二ゲート電極51，52のそれぞれの幅W1，W2に対応するチャネルC1，C2の実効チャネル幅W1，W2の微調整を可能としたり、あるいはまた各実効電荷蓄積領域における記憶内容のいかんにかかわらず、当該導電性部材54への適当なるバイアス印加によってチャネルが誘起されないように、ないしチャネル内を電流が流れないようにする動作等も可能となる。実際上、後者の場合、導電性部材54は、特殊な応用として、読出し禁止条件成立に伴う読出し禁止指令信号の印加電極として用いることができる。これはまた換言すれば、すでに形成されているチャネルに関して各実効電荷蓄積領域内の記憶内容に応じ、当該チャネルの状態を変更するように本発明の不揮発性半導体メモリ素子を構成した場合には、記憶内容の如何にかかわらず、全チャネルの導通状態を再現する命令に従うようにすることもできる。
【００４８】このように、種々の機能のために選択的に用い得る導電性部材54は、既述の実施例中、最下層に絶縁物基板ないし絶縁物層を有する実施例では同様に適用することができるし、また、図２(A),(B) 及び図４に示された実施例でも、半導体島ないし台状部９の側面形状が、先の図３に示された実施例と同様に、図５に示される通り絶縁物基板12の基板表面に対して垂直に近く切り立っている程、素子としての占有面積は小型化でき、逆に言えば従来の単ビット記憶型不揮発性半導体メモリ素子と同程度の素子作成面積内に本発明の多ビットないし多状態記憶機能を実現できるものとなる。
【００４９】さらに、既述の参考素子に関し説明したと同様に、電荷蓄積部材６としては図６に示されるように、複数の浮遊ゲート63-iを用いることもでき、さらにこの図６に示される実施例や上述の図５に示される実施例においても、図中、仮想線で示してあるように、図４に示された補助導電性部材54を組込むことができる。
【００５０】なお、図２(B) 中に仮想線の分離線で示されているように、当該図２から上記図６に示される実施例までに関し、半導体アイランドと呼ばれるような半導体台状部９を形成するに際しては、基板そのものがバルク絶縁物基板12ではなく、逆に適当なる半導体基板11等であっても、その表面領域が適当深さに亘り酸化されているとか、あるいは意図的に別途成長される等してその表面に絶縁層14が形成されていれば良い。すなわち、基板としては絶縁物基板ではなく、表面絶縁性基板であっても良いのである。特にアモルファス材料であるシリコン酸化膜等は、適当なるビームアニール技術を援用すると、その上に良質な単結晶シリコン膜を形成できるので、こうしたアモルファスシリコン酸化膜を下地絶縁層14として利用し、その上に形成した当該単結晶シリコン膜に対し、台状部９を形成するべき加工手続を採っても良い。
【００５１】さらに、バルク絶縁物基板であるか表面絶縁性基板であるかはともかく、少なくとも分離的に形成された半導体台状部９の一つずつに本発明の不揮発性半導体メモリ素子が各個形成されるようになっていると、上記した当該絶縁性に起因する各種の付帯的な効果に加え、三次元積層構造を得るのも容易であるという、将来的に見るとかなり大きな効果も期待することができる。図７に示される実施例はそうした場合の一概念構成を示している。
【００５２】すなわち、これまで述べたきたように、バルク絶縁物基板12から成るか、または表面に絶縁層14を有する第一の基板１-1上に本発明に従う複数の実効電荷蓄積領域を有する不揮発性半導体メモリ素子をまず一層分、形成したならば、その上面を適当なる絶縁物層１-2で被覆して当該素子を埋め込み、この絶縁層１-2を第二の絶縁物基板ないし第二の表面絶縁層と考えて、これに、その下に埋蔵されている不揮発性半導体メモリ素子と同様の構成の不揮発性半導体メモリ素子を再度形成する、という工程を必要積層段数に亘って繰返すのである。このようにすれば、表面内の隣接素子間の分離に気を付かわなくて良いのと同様、上下層間の絶縁分離も必然的に可能となり、極めて簡単な工程の繰返しで極めて高密度ビットの不揮発性メモリ装置を提供できることになる。
【００５３】もちろんこの実施例においても、当該図７中にあっては図面の煩雑化を避けるために詳しくは示していないが、一対の同一のソース、ドレイン間に複数の実効電荷蓄積領域を形成するための電荷蓄積部材６-1，６-2は、異種絶縁膜61，62、ないしさらに多くの積層絶縁膜を有する異種絶縁膜重合構造であっても良いし、メモリの書込み、読出しの双方ないし少なくとも一方に寄与する複数のゲート電極51-1，52-1，53-1：51-2，52-2，53-2の下に設けた浮遊ゲート構造であっても良い。
【００５４】ところで上述の説明は、ＥＰＲＯＭとするかＥＥＰＲＯＭとするかはどちらも可能であるが、いずれにしても本発明素子を最終的にはデジタル値を取扱う場合に限定し、具体的には上記実施例では３ビット二進数値の読出しを行なうような説明をしてきた。しかし明らかなように、本発明の不揮発性半導体メモリ素子によれば、単にデジタル的にｎビットに拡張可能なだけではなく、一対のソース、ドレイン間にｎ個形成される実効電荷蓄積領域の電荷蓄積状態に応じ、図９に示される通り、ｎ段階のドレイン電流IDを得ることができるのであるから、これをそのまま見れば、本発明の不揮発性半導体メモリ素子は、本質的に一種のデジタル−アナログ変換器がその出力段に内蔵された、アナログ変換出力付き多ビット不揮発性半導体メモリ素子と言うこともでき、その場合、再生アナログ出力のダイナミックレンジは周知の定義式に従い、最大で(6n+1.8)dB、得られることになる。
【００５５】そこで例えば、本発明に従って一対のソース、ドレイン間に形成される実効電荷蓄積領域の数を８とし、最大チャネル数を８とした場合（すなわち８ビット記憶素子とした場合）、既述の実施例中に見られるように、一番幅の狭いチャネルから倍々関係で最大幅のチャネルに至るようにして直線量子化を図っても、そのダイナミックレンジは50dB弱程度は得られるし、実効電荷蓄積領域ないしチャネル幅を適当な関係で倍々関係から意図的に外し、公知の適当なる非直線量子化に従えば、すでに市販されているＰＣＭデジタル録音技術におけると同様、90dBにも及ぶダイナミックレンジを得ることができる。これはもとより、十分な値である。
【００５６】なお、先の半導体台状部９を用いる各実施例においては、当該台状部９の平面形状を四辺形として示したが、これに限られることはもちろんない。任意形状であっても、対向するソース、ドレインと、このソース、ドレインを結ぶ方向に直交する幅方向に複数の実効電荷蓄積領域を形成することができる。また、これに関連するが、当該幅方向とは、実際上、一水平面内にてのみ規定されるものではない。台状部の側面をも利用する型のものに明らかなように、ソース、ドレインが形成されている各部分ごとにおける平面、したがって場合によっては台状部の側面をも含む概念である。
【００５７】
【発明の効果】ＥＰＲＯＭとして構成しようがＥＥＰＲＯＭとして構成しようが、それらに必要な他の構成部分は既存の構成のままではあっても、本発明に従う限り、少なくとも互いに対応する一つのソースと一つのドレイン間に規定されるチャネル形成領域に臨んで従来は単一の実効電荷蓄積領域しか形成し得なかった電荷蓄積部材を、チャネル幅方向に沿って分離し、互いに独立な複数個から構成するため、当該チャネルの数ないしは状態に応じ、ソース、ドレイン間には離散的で弁別可能な複数の値の電流出力ないし電圧出力を得ることができる。換言すれば、本発明の不揮発性半導体メモリ素子は、一つの素子で多くの状態ないし多ビットを記憶できるものとなる。これはもちろん、本発明素子を集積化したメモリ装置として見ると、従来素子を用いた場合に比し、より高いビット密度の実現を容易にするのみならず、多ビットを一度に取扱う一種の並行処理が可能なことも意味し、メモリに係る各種処理動作の高速化にも寄与し得るものとなる。さらに、従来の１素子１ビット型の不揮発性半導体メモリ素子を用いた場合に比し、素子間または各素子と入出力間、電源、バイアス間に必要な配線数も大いに低減することができる。
【００５８】そして、本発明のさらに重要な特徴によれば、複数の実効電荷蓄積領域の中、少なくともそのいくつか（少なくとも一つ以上）は基板主面平面に対して起立した側面を持つ半導体台状部の当該側面に沿って設けられるので、多ビット記憶型としたにもかかわらず、単一素子としての専有面積の増大を抑えることができ、至上、従来の単ビット記憶型不揮発性半導体メモリ素子の一素子分の形成に要したとほとんど変わらない大きさに留めることも可能である。換言すれば、二次元平面に関してのビット密度は、本発明により大いに向上する。
【図面の簡単な説明】
【図１】本発明による多ビットないし多状態記憶型不揮発性半導体メモリ素子の基本的な第一実施例の概略構成図である。
【図２】本発明の第二実施例素子の概略構成図である。
【図３】本発明第一実施例素子の改変構造を示す概略構成図である。
【図４】本発明第二実施例素子の改変構造を示す概略構成図である。
【図５】本発明第二実施例素子の他の改変構造を示す概略構成図である。
【図６】本発明のさらに他の実施例素子の概略構成図である。
【図７】本発明により構成される不揮発性半導体メモリ素子を三次元積層構造に展開する場合の一概念構成を示す説明図である。
【図８】本発明に至る過程で提案された第一参考素子としての多ビット記憶型不揮発性メモリ素子の概略構成図である。
【図９】第一参考素子及び本発明各実施例素子に関し適用可能な、メモリ内容読出し結果の説明図である。
【図１０】本発明に至る過程で提案された他の参考素子の概略構成図である。
【符号の説明】
１ 基板，
３ ソース電極，
４ ドレイン電極，
６ 電荷蓄積部材，
８ ゲート絶縁膜，
９ 台状部，
11 バルク半導体基板，
12 バルク絶縁基板，
13 半導体層，
14 絶縁層，
21 ソース，
22 ドレイン，
23 チャネル形成領域，
51 第一ゲート電極，
52 第二ゲート電極，
53 第三ゲート電極，
61 第一絶縁膜，
62 第二絶縁膜，
63-1，63-2，63-3 浮遊ゲート，
C1， C2 ，C3 チャネル．
【特許請求の範囲】
【請求項１】 互いに離間したソース、ドレイン間にチャネル形成領域を有する半導体領域と，該チャネル形成領域に対し、絶縁性を保ちながらこれを覆うように設けられ、所定の実効電荷蓄積領域に選択的に電荷を蓄積することにより、上記ソース、ドレイン間の上記チャネル形成領域表面に該実効電荷蓄積領域の平面的な形状に応じた形状、寸法のチャネルを選択的に形成するか、または該チャネルの状態を変える電荷蓄積部材と，を有する電気的に書込み可能な、または電気的に書込み、消去可能な不揮発性半導体メモリ素子であって；上記実効電荷蓄積領域を、上記ソース、ドレイン間を結ぶ方向であるチャネル長方向に対して直交するチャネル幅方向に沿い、互いに独立に複数個設けるようにし；かつ、上記チャネル形成領域を有する半導体領域を、バルク半導体基板の主面上、またはバルク絶縁物基板上に形成された半導体層の主面上にあって、該バルク半導体基板または上記半導体層の主面平面に対して起立した側面を有するように隆起的に形成された半導体台状部の表面領域の少なくとも一部から構成すると共に；上記複数個の実効電荷蓄積領域の中、少なくともそのいくつかは、該半導体台状部の上記起立した側面に沿って設けたこと；を特徴とする不揮発性半導体メモリ素子。
【請求項２】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は、少なくともそのいくつかが互いに異なる幅を有すること；を特徴とする不揮発性半導体メモリ素子。
【請求項３】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は全て異なる幅を持ち、最も狭いものから広いものへ、その幅が倍々関係になっていること；を特徴とする不揮発性半導体メモリ素子。
【請求項４】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は、記憶論理値のアナログ変換再生に関し非直線量子化に対応するべく、最も狭いものから広いものへ、その幅が倍々関係から意図的に外されていること；を特徴とする不揮発性半導体メモリ素子。
【請求項１】 互いに離間したソース、ドレイン間にチャネル形成領域を有する半導体領域と，該チャネル形成領域に対し、絶縁性を保ちながらこれを覆うように設けられ、所定の実効電荷蓄積領域に選択的に電荷を蓄積することにより、上記ソース、ドレイン間の上記チャネル形成領域表面に該実効電荷蓄積領域の平面的な形状に応じた形状、寸法のチャネルを選択的に形成するか、または該チャネルの状態を変える電荷蓄積部材と，を有する電気的に書込み可能な、または電気的に書込み、消去可能な不揮発性半導体メモリ素子であって；上記実効電荷蓄積領域を、上記ソース、ドレイン間を結ぶ方向であるチャネル長方向に対して直交するチャネル幅方向に沿い、互いに独立に複数個設けるようにし；かつ、上記チャネル形成領域を有する半導体領域を、バルク半導体基板の主面上、またはバルク絶縁物基板上に形成された半導体層の主面上にあって、該バルク半導体基板または上記半導体層の主面平面に対して起立した側面を有するように隆起的に形成された半導体台状部の表面領域の少なくとも一部から構成すると共に；上記複数個の実効電荷蓄積領域の中、少なくともそのいくつかは、該半導体台状部の上記起立した側面に沿って設けたこと；を特徴とする不揮発性半導体メモリ素子。
【請求項２】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は、少なくともそのいくつかが互いに異なる幅を有すること；を特徴とする不揮発性半導体メモリ素子。
【請求項３】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は全て異なる幅を持ち、最も狭いものから広いものへ、その幅が倍々関係になっていること；を特徴とする不揮発性半導体メモリ素子。
【請求項４】 請求項１記載の不揮発性半導体メモリ素子であって；上記複数個の実効電荷蓄積領域は、記憶論理値のアナログ変換再生に関し非直線量子化に対応するべく、最も狭いものから広いものへ、その幅が倍々関係から意図的に外されていること；を特徴とする不揮発性半導体メモリ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開平６−３１８７１２
【公開日】平成６年（１９９４）１１月１５日
【国際特許分類】
【出願番号】特願平６−９５８３３
【分割の表示】特願昭６２−２１７５００の分割
【出願日】昭和６２年（１９８７）８月３１日
【出願人】（０００００１１４４）工業技術院長 (75)
【指定代理人】
【氏名又は名称】工業技術院電子技術総合研究所長
【公開日】平成６年（１９９４）１１月１５日
【国際特許分類】
【分割の表示】特願昭６２−２１７５００の分割
【出願日】昭和６２年（１９８７）８月３１日
【出願人】（０００００１１４４）工業技術院長 (75)
【指定代理人】
【氏名又は名称】工業技術院電子技術総合研究所長
[ Back to top ]