半導体装置及びその製造方法
【課題】Ｓｉ基板を利用し、かつ多層膜構造のバッファ層を具えるＨＥＭＴにおいて、バッファ層内の２ＤＥＧ層を不活性化する。
【解決手段】最上層がＳｉ層である基板１１と、Ｓｉ層上に、第１層１５と第２層１７とが交互に複数層積層されて構成されているバッファ層１３と、バッファ層上に形成されている、電子走行層としての第３層１９と、第３層上に形成されている、電子供給層としての第４層２１とを具える。そして、第１層は、第３層と同一の材料で形成され、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている。
【解決手段】最上層がＳｉ層である基板１１と、Ｓｉ層上に、第１層１５と第２層１７とが交互に複数層積層されて構成されているバッファ層１３と、バッファ層上に形成されている、電子走行層としての第３層１９と、第３層上に形成されている、電子供給層としての第４層２１とを具える。そして、第１層は、第３層と同一の材料で形成され、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特にシリコン基板を利用したＨＥＭＴのバッファ層の構造及びその製造方法に関する。
【背景技術】
【０００２】
従来から、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が周知である。ＨＥＭＴは、基板上に、例えば不純物が導入されていないＧａＮを材料とした電子走行層、及びＡｌＧａＮを材料とした電子供給層が順次形成されることによって構成されている。電子走行層及び電子供給層のヘテロ接合面には、ピエゾ分極と自発分極とのいずれか一方、または両方に基づいて、電子走行層に上述した２ＤＥＧ層が形成される。そして、この２ＤＥＧ層を利用することにより、ＨＥＭＴは、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
【０００３】
ここで、シリコン基板（以下Ｓｉ基板とも称する）上にＨＥＭＴを形成する場合には、Ｓｉ基板と、例えばＧａＮ及びＡｌＧａＮで構成された電子走行層及び電子供給層との熱膨張係数の差に起因して、装置の駆動時において、電子走行層及び電子供給層に引っ張り応力が発生する。そのため、Ｓｉ基板を利用したＨＥＭＴでは、この応力によって例えばクラックや基板の反り等の問題が生じる恐れが大きい。
【０００４】
そこで、この応力を緩和するために、Ｓｉ基板と電子走行層との間に多層膜構造のバッファ層を形成する技術が周知である（例えば、非特許文献１）。以下、非特許文献１による半導体装置を例に挙げて、従来技術による半導体装置について簡単に説明する。
【０００５】
図４は、非特許文献１に開示された従来技術による半導体装置を説明するための概略図であり、従来技術による半導体装置を基板の厚み方向に沿って切り取った切り口を示す端面図である。
【０００６】
非特許文献１による半導体装置では、単結晶シリコン基板１０１上に、バッファ層１０３を介して、電子走行層１０５としてＧａＮを、及び電子供給層１０７としてＡｌＧａＮを順次積層することによって、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを構成している。なお、この非特許文献１による半導体装置では、電子走行層１０５及び電子供給層１０７間にＡｌＮ薄層１０９を挿入することによって、電子走行層１０５に形成される２ＤＥＧ層１１１の電子移動度の向上を図っている。
【０００７】
そして、バッファ層１０３は、上述した応力を緩和するために、多層膜構造を採用している。より具体的には、バッファ層１０３は、電子走行層１０５及び電子供給層１０７を構成するＧａＮ及びＡｌＧａＮとの格子整合性を考慮して、これらＧａＮ及びＡｌＧａＮと格子定数が近似または同一であるＡｌＮ及びＧａＮを材料として構成されている。すなわち、バッファ層１０３は、ＡｌＮ層１１３とＧａＮ層１１５とが交互に複数層積層された多層膜構造によって構成されている。
【０００８】
このような多層膜構造のバッファ層１０３を設けることによって、非特許文献１による半導体装置では上述した応力を緩和することができるため、装置の駆動時において、例えばクラックや基板の反りを防止することができる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】信学技報 ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＥＤ２００７−１６８， ＣＰＭ２００７−９４，ＬＱＥ２００７−６９（２００７−１０）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した非特許文献１による半導体装置では、バッファ層１０３を構成するＡｌＮ層１１３及びＧａＮ層１１５の積層構造において、ＧａＮ層１１５に残留キャリアが発生し、その結果、ＧａＮ層１１５にも上述した２ＤＥＧ層が形成される。そのため、非特許文献１による半導体装置では、Ｓｉ基板１０１及びバッファ層１０３の積層構造における抵抗が低減するため、高周波特性が劣化するという問題がある。
【００１１】
ここで、図５は、図４に示した非特許文献１による半導体装置に対してＣＶ（Capacitance-Voltage（容量−電圧））測定によるキャリアプロファイリングを行って得た、厚み方向に沿ったキャリア濃度分布を示す図である。
【００１２】
このプロファイリングでは、図５に示す構成例において、バッファ層１０３の層厚を、厚み４ｎｍのＡｌＮ層１１３及び厚み１６ｎｍのＧａＮ層１１５を交互に２０層積層させることによって４００ｎｍとし、このバッファ層１０３上に電子走行層１０５を１０００ｎｍ、ＡｌＮ薄層１０９を１ｎｍ、及び電子供給層１０７を２５ｎｍの層厚で順次形成した構造体を試料として用いた。さらに、このプロファイリングに用いた試料では、電子供給層１０７上に、ＧａＮキャップ層を５ｎｍの層厚で形成した。
【００１３】
なお、図５における縦軸はキャリア濃度をｃｍ−３単位で、また、横軸は試料表面すなわち上述したＧａＮキャップ層表面から試料の深さ方向への距離をｎｍ単位で、それぞれ目盛ってある。
【００１４】
図５に示す結果から、非特許文献１による半導体装置では、深さ９０ｎｍ、３００ｎｍ、及び１４００ｎｍの位置にそれぞれキャリアが発生していることがわかる。これら発生したキャリアについて、深さ９０ｎｍ及び３００ｎｍに分布している各キャリア１１７及び１１９は、電子走行層１０５に形成された２ＤＥＧ層１１１によるキャリアである。そして、１４００ｎｍに２．４×１０１５ｃｍ−３の濃度で分布しているキャリア１２１は、上述したバッファ層１０３内のＧａＮ層１１５に発生した２ＤＥＧ層によるキャリアである。
【００１５】
既に説明したように、このバッファ層１０３におけるキャリア１２１の発生は、高周波特性の劣化に繋がる。そのため、従来から、このバッファ層１０３におけるキャリア１２１の発生を抑制する技術が望まれていた。そして、高周波特性の劣化を防止するためには、バッファ層１０３に発生するキャリアを１×１０１５ｃｍ−３以下とするのが好ましい。
【００１６】
そこで、この発明の目的は、Ｓｉ基板を利用し、かつ多層膜構造のバッファ層を具える
ＨＥＭＴにおいて、バッファ層におけるキャリアの発生が抑制され、バッファ層内の２ＤＥＧ層が不活性化された半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上述の目的の達成を図るため、この発明による半導体装置は以下の特徴を有している。
【００１８】
すなわち、この発明による半導体装置は、最上層がＳｉ層である基板と、Ｓｉ層上に第１層と第２層とが交互に複数層積層されて構成されているバッファ層と、バッファ層上に形成されている、電子走行層としての第３層と、第３層上に形成されている、電子供給層としての第４層とを具えている。
【００１９】
そして、第１層は、第３層と同一の材料で形成され、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている。
【００２０】
また、この発明による半導体装置の製造方法は、以下の第１工程及び第２工程の各工程を含んでいる。
【００２１】
すなわち、まず、第１工程では、最上層がＳｉ層である基板のＳｉ層上に、第１層と第２層とを交互に複数層積層することによってバッファ層を形成する。
【００２２】
次に、第２工程では、バッファ層上に電子走行層しての第３層及び電子供給層しての第４層を順次形成する。
【００２３】
また、第１工程では、第１層を、第３層と同一の材料で、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物を導入して形成する。
【発明の効果】
【００２４】
この発明による半導体装置では、上述したように、バッファ層は、第１層と第２層とが交互に複数層積層されて構成されている。そして、第１層にはｐ型不純物が導入されている。そのため、第１層及び第２層の積層構造において、第１層において発生するキャリアを低濃度化することができる。その結果、この発明による半導体装置では、この第１層側に２次元電子ガス層が形成されるのを抑制する、すなわち２次元電子ガス層を不活性化することができる。
【００２５】
また、この発明による半導体装置の製造方法では、上述したように、第１工程において、バッファ層を構成する第１層を、ｐ型不純物を導入して形成する。これによって、この発明による半導体装置の製造方法では、この第１層に形成される２次元電子ガス層が不活性化された半導体装置を製造することができる。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１の実施の形態を説明する概略図であり、第１の実施の形態による半導体装置をゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
【図２】（Ａ）及び（Ｂ）は、ｐ型不純物導入の効果を確認するための実験を説明するための図であり、この実験に試料として用いた構造体を厚み方向に切り取った切り口を示す端面図である。
【図３】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。
【図４】非特許文献１に開示された従来技術による半導体装置を説明するための概略図であり、従来技術による半導体装置を基板の厚み方向に切り取った切り口を示す端面図である。
【図５】非特許文献１による半導体装置に対してＣＶ測定によるキャリアプロファイリングを行って得た、厚み方向に沿ったキャリア濃度分布を示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、この発明の実施の形態に係る半導体装置について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２８】
〈第１の実施の形態〉
第１の実施の形態では、最上層がＳｉ層である基板を利用し、かつ多層膜構造のバッファ層を具えた半導体装置であって、バッファ層を構成する第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている半導体装置、及びその製造方法について説明する。
【００２９】
図１は、この発明の第１の実施の形態を説明する概略図であり、第１の実施の形態による半導体装置をゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
【００３０】
第１の実施の形態による半導体装置１０は、基板１１を具えている。
【００３１】
基板１１は、例えば周知の単結晶Ｓｉ基板、ＳＯＩ基板、またはＳＯＳ基板等の最上層がＳｉ層である半導体基板で構成されている。なお、図１では、基板１１として、単結晶Ｓｉ基板を用いた場合の構成例を示している。
【００３２】
また、この第１の実施の形態では、半導体装置の高周波特性を向上させるために、基板１１が高い抵抗値を有しているのが望ましい。より具体的には、基板１１として、抵抗値が少なくとも１０００Ω以上である、いわゆる半絶縁性の基板を用いるのが好ましい。
【００３３】
また、第１の実施の形態による半導体装置１０は、基板１１のＳｉ層上にバッファ層１３を具えている。なお、図１に示す構成例では、基板１１として、Ｓｉ層で構成された単結晶Ｓｉ基板を用いているため、基板１１の基板面１１ａ上にバッファ層１３が形成されている。
【００３４】
バッファ層１３は、装置の駆動時において発生する、上述した応力を緩和するために、いわゆる多層膜構造で構成されている。
【００３５】
すなわち、バッファ層１３は、第１層１５と第２層１７とが交互に複数層積層されて構成されている。なお、図１では、一例として、３層の第１層１５及び４層の第２層１７の積層構造によってバッファ層１３が構成されている構成例を示している。
【００３６】
また、第１層１５及び第２層１７を構成する各材料は、後述する電子走行層としての第３層１９及び電子供給層としての第４層２１を構成する各材料に応じて決定される。すなわち、バッファ層１３の材料である各結晶と、このバッファ層１３上に形成されている第３層１９及び第４層２１の材料である各結晶とが、良好な格子整合性を以って積層構造を構成するために、また、製造プロセスの容易性を図るために、第１層１５及び第２層１７は、第３層１９及び第４層２１と格子定数が近似または同一な材料によって構成されている必要がある。そこで、第１の実施の形態では、第１層１５は、第３層１９と同一の材料で、また、第２層１７は、これら第１層１９及び第３層１９と格子定数が近似な材料でそれぞれ形成されている。
【００３７】
より具体的には、電子走行層すなわち第３層１９がＧａＮを、また電子供給層すなわち第４層２１がＡｌＧａＮをそれぞれ材料として形成されている場合には、バッファ層１３は、第１層１５はＧａＮを、及び第２層１７はＡｌＮまたはＡｌＧａＮのいずれかを、それぞれ材料として形成されているのが好ましい。
【００３８】
また、電子走行層すなわち第３層１９がＧａＡｓを、また電子供給層すなわち第４層２１がＡｌＧａＡｓをそれぞれ材料として形成されている場合には、バッファ層１３は、第１層１５はＧａＡｓを、及び第２層１７はＡｌＡｓまたはＡｌＧａＡｓのいずれかを、それぞれ材料として形成されているのが好ましい。
【００３９】
ここで、上述したような各材料の組み合わせによって第１層１５及び第２層１７が形成されている場合には、第２層１７を構成する材料のバンドギャップよりも第１層１５を構成する材料のバンドギャップが狭くなる。そして、第１層１５及び第２層１７は、これらがヘテロ接合された熱平衡状態において、両者の電子親和力の差に等しいエネルギー不連続面に隣接する、第１層１５側の伝導帯のエネルギーがフェルミ準位より低くなっている領域に２ＤＥＧ層が形成される条件を満たすエネルギーバンド構造をそれぞれが有している。すなわち、第１層１５内の第２層１７との界面付近にキャリアが発生し、２ＤＥＧ層が形成される恐れがある。
【００４０】
既に説明したように、第１層１５内、すなわちバッファ層１３内における２ＤＥＧ層の発生は、高周波特性の劣化に繋がる。
【００４１】
そこで、この第１の実施の形態では、このような第１層１５及び第２層１７の積層構造において、第１層１５側に形成される２ＤＥＧ層の発生を抑制する、すなわち不活性化するために、第１層１５は、ｐ型不純物が導入されている。
【００４２】
このように、ｐ型不純物が導入されていることにより、第１層１５は、第２層１７との積層構造において生じるキャリアの濃度が低減される。その結果、第１層１５内における２ＤＥＧ層の発生を抑制することができる。
【００４３】
なお、この第１の実施の形態では、キャリア濃度を低減するために、ｐ型不純物として好ましくは例えばＺｎを用いるのがよい。そして、第１層１５内において２ＤＥＧ層を不活性化するためには、好ましくはキャリア濃度を１×１０１５ｃｍ−３以下とするのが望ましい。そのために、この第１の実施の形態では、第１層１５にＺｎが例えば少なくとも１×１０１８ｃｍ−３以上、より好適には５×１０１８ｃｍ−３程度の濃度で導入されているのが好ましい。
【００４４】
また、上述した応力緩和を達成するためには、バッファ層１３は、厚み１６ｎｍの第１層１５及び厚み４ｎｍの第２層１７がそれぞれ２０〜４０層程度積層されて形成されているのが好ましい。
【００４５】
また、バッファ層１３を構成する第１層１５及び第２層１７の積層構造は、最下層１３ａ及び最上層１３ｂがともに第２層１７であるのが好ましい。このように、第２層１７をバッファ層１３の最下層１３ａ及び最上層１３ｂにそれぞれ配設することによって、第１層１５に導入されているｐ型不純物が他層へ拡散するのを防止することができる。
【００４６】
ここで、第１の実施の形態では、バッファ層１３を構成する各結晶を、基板１１上に良好に格子整合させて形成するために、基板１１及びバッファ層１３間に、バッファ層１３とは別のバッファ層を設ける構成としてもよい（図示せず）。その場合には、この基板１１及びバッファ層１３間に設けるバッファ層を、第１層１５及び第２層１７と格子定数が近似または同一な材料によって形成するのが好ましい。より具体的には、例えば第１層１５がＧａＮを材料として、また第２層１７がＡｌＮを材料として形成される場合には、基板１１及びバッファ層１３間に、例えばＡｌＮ層及びＡｌＧａＮ層を順次積層して形成したバッファ層を設けるのが好ましい。
【００４７】
また、第１の実施の形態による半導体装置１０は、バッファ層１３上に電子走行層として第３層１９が、また、第３層１９上に電子供給層として第４層２１が形成されている。
【００４８】
既に説明したように、第３層１９及び第４層２１と、上述した第１層１５及び第２層１７とは、それぞれ格子定数が互いに近似または同一な材料によって構成されている。
【００４９】
従って、第１層１５がＧａＮを材料として、及び第２層１７がＡｌＮまたはＡｌＧａＮのいずれかを材料として、それぞれ形成されている場合には、電子走行層すなわち第３層１９がＧａＮ、より詳細にはＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮを材料として、及び電子供給層すなわち第４層２１がＡｌＧａＮ、より詳細にはＵＩＤ−ＡｌＧａＮを材料として構成されているのが好ましい。
【００５０】
また、第１層１５がＧａＡｓを材料として、及び第２層１７がＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として、それぞれ形成されている場合には、電子走行層すなわち第３層１９がＧａＡｓ、より詳細にはＵＩＤ−ＧａＡｓを材料として、及び電子供給層すなわち第４層２１がＡｌＧａＡｓ、より詳細にはＵＩＤ−ＡｌＧａＡｓを材料として構成されているのが好ましい。
【００５１】
このような材料の組み合わせで第３層１９及び第４層２１が積層されることによって、第３層１９と第４層２１との界面１９ａにヘテロ接合面が形成されている。そして、これら第３層１９と第４層２１のエネルギーバンドギャップの違いから、第３層１９内の第４層２１との界面付近には、２ＤＥＧ層２３が形成されている。
【００５２】
なお、この第１の実施の形態による半導体装置１０では、２ＤＥＧ層２３におけるキャリア濃度を増大させ、電子移動度の向上を図るために、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＮ薄層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＡｓ薄層を設けてもよい（図示せず）。
【００５３】
また、第１の実施の形態による半導体装置１０では、電子供給層すなわち第４層２１の表面２１ａが汚染されるのを防止する目的で、第４層２１上に例えばキャップ層を設けてもよい（図示せず）。キャップ層は、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合にはＧａＮを、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合にはＧａＡｓを、それぞれ材料として形成するのが好ましい。
【００５４】
また、第１の実施の形態による半導体装置１０は、基板１１上の素子領域２５を区画する素子分離領域２７を具えている。
【００５５】
素子分離領域２７は、基板１１上の各素子領域２５を電気的に分離するために、例えばＡｒイオン等が、第４層２１の表面２１ａから２ＤＥＧ層２３の下側までイオン注入されることによって形成されている。
【００５６】
そして、素子領域２５には、ゲート電極２９と第１及び第２主電極３１ａ及び３１ｂが設けられている。
【００５７】
ゲート電極２９は、例えばＮｉ及びＡｕを材料として、第４層２１上に形成されている。
【００５８】
また、第１及び第２主電極３１ａ及び３１ｂは、例えばＴｉ及びＡｌを材料として、第４層２１上に形成されている。そして、第１及び第２主電極３１ａ及び３１ｂは、互いに離間し、かつゲート電極２９を挟み込んで対向して配設されている。これら第１及び第２主電極３１ａ及び３１ｂは、電子供給層すなわち第４層２１とオーミック接触を取ることによって、オーミック電極として一方がソース電極、また他方がドレイン電極として機能する。
【００５９】
このような各構成を具えることによって、第１の実施の形態による半導体装置１０では、２ＤＥＧ層２３が、第１及び第２主電極３１ａ及び３１ｂ間を流れる電流の電流通路として機能するＨＥＭＴが構成されている。
【００６０】
そして、第１の実施の形態による半導体装置１０では、上述したように、バッファ層１３を構成する第１層１５及び第２層１７のうち、第１層１５にｐ型不純物が導入されている。そのため、第１層１５及び第２層１７の積層構造において、第１層１５において発生するキャリアを低濃度化することができる。その結果、この第１の実施の形態による半導体装置１０では、この第１層１５側に２ＤＥＧ層が形成されるのを抑制する、すなわち２ＤＥＧ層を不活性化することができる。
【００６１】
ここで、この発明に係る発明者は、ｐ型不純物を導入することによって、２ＤＥＧ層を不活性化できることを確認するために実験を行った。
【００６２】
図２（Ａ）及び（Ｂ）は、ｐ型不純物導入の効果を確認するための実験を説明するための図である。これらの各図は、この実験に試料として用いた構造体を厚み方向に切り取った切り口を示す端面図である。
【００６３】
この実験では、まず、試料として図２（Ａ）及び（Ｂ）に示すような２つの構造体を作成した。
【００６４】
図２（Ａ）に示す構造体４５は、単結晶シリコン基板３３上に、厚み１０００ｎｍのＵＩＤ−ＧａＮ層３５、すなわち不純物無添加のＧａＮ層３５、及び厚み２０ｎｍのＵＩＤ−ＡｌＧａＮ層３７が順次積層されて形成されている。この構造体４５では、ＧａＮ／ＡｌＧａＮヘテロ界面３５ａにおけるバンドギャップエネルギーの差から、ＵＩＤ−ＧａＮ層３５内にキャリアが発生し、２ＤＥＧ層４９が形成されている。
【００６５】
また、図２（Ｂ）に示す構造体４７は、単結晶シリコン基板３９上に、厚み１０００ｎｍで、かつｐ型不純物としてのＺｎが５×１０１８ｃｍ−３の濃度で導入されたＧａＮ層４１、すなわちｐ−ＧａＮ層４１、及び厚み２０ｎｍのＵＩＤ−ＡｌＧａＮ層４３が順次積層されて形成されている。
【００６６】
そして、発明者は、これら図２（Ａ）及び（Ｂ）に示す構造体４５及び４７についてシート抵抗を測定した。
【００６７】
その結果、図２（Ａ）に示す構造体４５、すなわちＵＩＤ−ＧａＮ層３５内に２ＤＥＧ層４９が形成されている構造体では、シート抵抗が７４６Ωであった。これに対して、図２（Ｂ）に示す構造体４７では、シート抵抗が１４６３９８Ωであった。
【００６８】
ここで、シート抵抗ＲＳとキャリア濃度ｎとには、以下に示す式（１）の関係がある。なお、式（１）においてｑは電子電荷、μは電子移動度、ｌは構造体長、Ｓは構造体の厚み方向に沿った断面積をそれぞれ示している。
【００６９】
ＲＳ＝（１／ｎｑμ）（ｌ／Ｓ） ・・・（１）
式（１）から明らかなように、シート抵抗ＲＳの増加は、キャリア濃度ｎが低減したことを意味する。そして、上述した結果から、ＧａＮ層４１にｐ型不純物が導入されている構造体４７では、ＧａＮ層３５にｐ型不純物が導入されていない構造体４５と比して、大きく抵抗が増大している。従って、この結果から、ｐ型不純物の導入が、キャリア濃度の低減、すなわち２ＤＥＧ層の不活性化に有効であることが確認できる。
【００７０】
次に、この第１の実施の形態による半導体装置１０の製造方法について説明する。この製造方法は、第１工程及び第２工程を含んでいる。以下、第１工程から順に各工程につき説明する。
【００７１】
図３（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。これらの各図は、各製造工程で得られた構造体を、基板の厚み方向に切り取った切り口で示してある。
【００７２】
まず第１工程では、最上層がＳｉ層である基板１１のＳｉ層上に、バッファ層１３を形成して図３（Ａ）に示すような構造体を得る。
【００７３】
基板１１は、上述したように例えば周知の単結晶Ｓｉ基板、ＳＯＩ基板、またはＳＯＳ基板等の最上層がＳｉ層である半導体基板で構成されている。なお、図３（Ａ）では、基板１１として、単結晶Ｓｉ基板を用いた場合の構成例を示している。
【００７４】
また、この第１の実施の形態では、半導体装置の高周波特性を向上させるために、高い抵抗値を有している基板１１を用いるのが好ましい。より具体的には、基板１１として、抵抗値が少なくとも１０００Ω以上である、いわゆる半絶縁性の基板を用いるのが好ましい。
【００７５】
そして、このような基板１１のＳｉ層上に、上述した応力緩和の目的で、第１層１５と第２層１７とを交互に複数層積層することによってバッファ層１３を形成する。なお、図３（Ａ）に示す構成例では、基板１１として、Ｓｉ層で構成された単結晶Ｓｉ基板を用いているため、基板１１の基板面１１ａ上にバッファ層１３が形成されている。また、図３（Ａ）では、一例として、基板１１上に３層の第１層１５及び４層の第２層１７を積層させてバッファ層１３を形成した場合の構成例を示している。
【００７６】
また、上述したように第１層１５及び第２層１７を形成する際に用いる材料は、続く第２工程において形成する第３層及び第４層を構成する各材料に応じて決定する。
【００７７】
すなわち、既に説明したように、バッファ層１３の材料である各結晶と、このバッファ層１３上に形成する第３層及び第４層の材料である各結晶とが、良好な格子整合性を以って積層構造を構成するために、また、製造プロセスの容易性を図るために、第１層１５及び第２層１７は、第３層及び第４層と格子定数が近似または同一な材料によって形成する必要がある。そこで、第１工程では、第１層１５を、後述する第３層と同一の材料で、また、第２層１７を、これら第１層１９及び第３層と格子定数が近似な材料でそれぞれ形成する。
【００７８】
より具体的には、ＧａＮを材料として第３層を、またＡｌＧａＮを材料として第４層をそれぞれ形成する場合には、ＧａＮを材料として第１層１５を、及びＡｌＮまたはＡｌＧａＮのいずれかを材料として第２層１７を、それぞれ形成するのが好ましい。
【００７９】
また、ＧａＡｓを材料として第３層を、またＡｌＧａＡｓを材料として第４層をそれぞれ形成する場合には、ＧａＡｓを材料として第１層１５を、及びＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として第２層１７を、それぞれ形成するのが好ましい。
【００８０】
また、この第１工程では、上述した第１層１５及び第２層１７の各材料を組み合わせることによって第１層１５に発生するキャリア濃度を低減するために、また、それによって第１層１５内に形成される２ＤＥＧ層を不活性化するために、第１層１５にｐ型不純物を導入してバッファ層１３を形成する。
【００８１】
なお、この第１の実施の形態では、キャリア濃度を低減するために、ｐ型不純物として好ましくは例えばＺｎを用いるのがよい。そして、第１層１５内において２ＤＥＧ層を不活性化するために、好ましくはキャリア濃度を１×１０１５ｃｍ−３以下に低減するのが望ましい。そのために、この第１工程では、第１層１５にＺｎを例えば少なくとも１×１０１８ｃｍ−３以上、より好適には５×１０１８ｃｍ−３程度の濃度で導入するのが好ましい。
【００８２】
より具体的には、この第１工程では、第１層１５及び第２層１７を、交互に、例えば周知のＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ：有機金属気相成長）法、またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線結晶成長）法を用いて、上述した各材料によって形成する。このとき、第１層１５を形成する際に、上述した材料に、ｐ型不純物として例えばＺｎを好ましくはＤＭＺｎ（ジリメチル亜鉛）ガスの状態で追加する。その結果、第１層１５は、ｐ型不純物が導入されて形成される。
【００８３】
このように、第１層１５を、ｐ型不純物を導入して形成することにより、この第１層１５では、第２層１７との積層構造において生じるキャリアの濃度が低減される。その結果、第１層１５内における２ＤＥＧ層の発生を抑制、すなわち不活性化することができる。
【００８４】
また、この第１工程では、上述した応力緩和を達成するために、バッファ層１３を、厚み１６ｎｍの第１層１５及び厚み４ｎｍの第２層１７をそれぞれ２０〜４０層程度積層して形成するのが好ましい。
【００８５】
また、この第１工程では、バッファ層１３を構成する第１層１５及び第２層１７の積層構造を、最下層１３ａ及び最上層１３ｂがともに第２層１７となるように形成するのが好ましい。このように、第２層１７をバッファ層１３の最下層１３ａ及び最上層１３ｂにそれぞれ配設することによって、第１層１５に導入されているｐ型不純物が他層へ拡散するのを防止することができる。
【００８６】
ここで、上述したように、第１の実施の形態では、バッファ層１３を構成する各結晶を、基板１１上に良好に格子整合させて形成するために、基板１１及びバッファ層１３間に、バッファ層１３とは別のバッファ層を設ける構成としてもよい（図示せず）。その場合には、バッファ層１３を形成する前に、基板１１上に、第１層１５及び第２層１７と格子定数が近似または同一な材料によって、格子整合用のバッファ層を形成しておく。より具体的には、例えばＧａＮを材料として第１層１５を、またＡｌＮを材料として第２層１７を、それぞれ形成する場合には、基板１１上に例えばＡｌＮ層及びＡｌＧａＮ層を順次積層して格子整合用のバッファ層を形成するのが好ましい。その後、この格子整合用のバッファ層上に、上述したバッファ層１３を形成する。
【００８７】
次に、第２工程では、バッファ層１３上に電子走行層としての第３層１９及び電子供給層としての第４層２１を順次形成して図３（Ｂ）に示すような構造体を得る。
【００８８】
既に説明したように、この第１の実施の形態では、これら第３層１９及び第４層２１を、上述した第１層１５及び第２層１７と、それぞれ格子定数が互いに近似または同一な材料を用いて形成する。
【００８９】
そのために、上述した第１工程において、ＧａＮを材料として第１層１５を、及びＡｌＮまたはＡｌＧａＮのいずれかを材料として第２層１７を、それぞれ形成した場合には、この第２工程において、ＧａＮ、より詳細にはＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮを材料として第３層１９を、及びＡｌＧａＮ、より詳細にはＵＩＤ−ＡｌＧａＮを材料として第４層２１を、それぞれ形成するのが好ましい。
【００９０】
また、上述した第１工程において、ＧａＡｓを材料として第１層１５を、及びＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として第２層１７を、それぞれ形成した場合には、この第２工程において、ＧａＡｓ、より詳細にはＵＩＤ−ＧａＡｓを材料として第３層１９を、及びＡｌＧａＡｓ、より詳細にはＵＩＤ−ＡｌＧａＡｓを材料として第４層２１を、それぞれ形成するのが好ましい。
【００９１】
また、この第２工程では、例えば周知のＭＯＣＶＤを用いて、上述した各材料を堆積させて第３層１９及び第４層２１を形成するのが好ましい。
【００９２】
このような材料の組み合わせで第３層１９及び第４層２１を積層することによって、第３層１９と第４層２１との界面１９ａにヘテロ接合面を形成する。その結果、これら第３層１９と第４層２１のエネルギーバンドギャップの違いから、第３層１９内の第４層２１との界面１９ａ付近には、２ＤＥＧ層２３が形成される。
【００９３】
なお、上述したように、この第１の実施の形態による半導体装置では、２ＤＥＧ層２３におけるキャリア濃度を増大させ、電子移動度の向上を図るために、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＮ薄層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＡｓ薄層を設けてもよい（図示せず）。その場合には、第３層１９形成後であって、第４層２１形成前において、例えば周知のＭＯＣＶＤ法を用いて、ＡｌＮ薄層またはＡｌＡｓ薄層を形成する。その後、このＡｌＮ薄層またはＡｌＡｓ薄層上に第４層２１を形成する。
【００９４】
また、上述したように、第１の実施の形態による半導体装置では、電子供給層すなわち第４層２１の表面２１ａが汚染されるのを防止する目的で、第４層２１上に例えばキャップ層を設けてもよい（図示せず）。その場合には、第４層２１形成後に、例えば好ましくは周知のＭＯＣＶＤ法を用いてキャップ層を形成する。なお、既に説明したように、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造として形成した場合には、ＧａＮを材料としてキャップ層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造として形成した場合には、ＧａＡｓを材料としてキャップ層を形成するのが好ましい。
【００９５】
次に、上述した第２工程の後に、素子分離領域２７、ゲート電極２９、第１及び第２主電極３１ａ及び３１ｂをそれぞれ形成して図１に示すような構造体を得る。
【００９６】
既に説明したように、素子分離領域２７は、基板１１上の各素子領域２５を電気的に分離する目的で形成される。そのために、素子分離領域２７を、好ましくは例えばＡｒイオン等を、第４層２１の表面２１ａから２ＤＥＧ層２３の下側までイオン注入することによって形成する。
【００９７】
そして、素子分離領域２７の形成後、素子領域２５に、ゲート電極２９と第１及び第２主電極３１ａ及び３１ｂを形成する。
【００９８】
より詳細には、ゲート電極２９を、例えば周知のＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ：電子線）蒸着を用いて、例えばＮｉ及びＡｕを材料として、第４層２１上に形成するのが好ましい。
【００９９】
また、第１及び第２主電極３１ａ及び３１ｂを、例えば周知のＥＢ蒸着を用いて、例えばＴｉ及びＡｌを材料として、第４層２１上に形成するのが好ましい。これら第１及び第２主電極３１ａ及び３１ｂは、互いに離間し、かつゲート電極２９を挟み込んで対向して配設される。そして、既に説明したように、これら第１及び第２主電極３１ａ及び３１ｂは、電子供給層すなわち第４層２１とオーミック接触を取ることによって、オーミック電極として一方がソース電極、また他方がドレイン電極として機能する。
【０１００】
このように、各構成を形成することによって、第１の実施の形態による製造方法によって製造された半導体装置では、２ＤＥＧ層２３が、第１及び第２主電極３１ａ及び３１ｂ間を流れる電流の電流通路として機能するＨＥＭＴが構成される。
【０１０１】
そして、第１の実施の形態による半導体装置の製造方法では、上述したように、バッファ層１３を構成する第１層１５及び第２層１７のうち、第１層１５にｐ型不純物を導入する。そのため、第１層１５及び第２層１７の積層構造において、第１層１５において発生するキャリアを低濃度化することができる。その結果、この第１の実施の形態による製造方法によって製造された半導体装置では、この第１層１５側に２ＤＥＧ層が形成されるのを抑制する、すなわち２ＤＥＧ層を不活性化することができる。
【０１０２】
なお、この第１の実施の形態による半導体装置、及び半導体装置の製造方法では、第３層１９及び第４層２１をＧａＮ及びＡｌＧａＮで構成したＨＥＭＴ、すなわちＧａＮ／ＡｌＧａＮ−ＨＥＭＴ、及び第３層１９及び第４層２１をＧａＡｓ及びＡｌＧａＡｓで構成したＧａＡｓ／ＡｌＧａＡｓ−ＨＥＭＴの構造及びその製造方法について説明した。しかしながら、この第１の実施の形態は、これらの構成例に限定されるものではなく、最上層がＳｉ層である基板上を利用し、かつ多層膜構造のバッファ層を具える化合物半導体装置であれば、例えばＩｎＰ系ＨＥＭＴ等の、他の化合物半導体装置にも適用することができる。
【符号の説明】
【０１０３】
１０：第１の実施の形態による半導体装置
１１：基板
１３、１０３：バッファ層
１５：第１層
１７：第２層
１９：第３層
２１：第４層
２３、４９、１１１：２ＤＥＧ層
２５：素子領域
２７：素子分離領域
２９：ゲート電極
３１ａ：第１主電極
３１ｂ：第２主電極
３３、３９、１０１：単結晶シリコン基板
３５：ＧａＮ層（ＵＩＤ−ＧａＮ層）
３７、４３：ＵＩＤ−ＡｌＧａＮ層
４１：ＧａＮ層（ｐ−ＧａＮ層）
１０５：電子走行層
１０７：電子供給層
１０９：ＡｌＮ薄層
１１３：ＡｌＮ層
１１５：ＧａＮ層
【技術分野】
【０００１】
この発明は、半導体装置、特にシリコン基板を利用したＨＥＭＴのバッファ層の構造及びその製造方法に関する。
【背景技術】
【０００２】
従来から、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が周知である。ＨＥＭＴは、基板上に、例えば不純物が導入されていないＧａＮを材料とした電子走行層、及びＡｌＧａＮを材料とした電子供給層が順次形成されることによって構成されている。電子走行層及び電子供給層のヘテロ接合面には、ピエゾ分極と自発分極とのいずれか一方、または両方に基づいて、電子走行層に上述した２ＤＥＧ層が形成される。そして、この２ＤＥＧ層を利用することにより、ＨＥＭＴは、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
【０００３】
ここで、シリコン基板（以下Ｓｉ基板とも称する）上にＨＥＭＴを形成する場合には、Ｓｉ基板と、例えばＧａＮ及びＡｌＧａＮで構成された電子走行層及び電子供給層との熱膨張係数の差に起因して、装置の駆動時において、電子走行層及び電子供給層に引っ張り応力が発生する。そのため、Ｓｉ基板を利用したＨＥＭＴでは、この応力によって例えばクラックや基板の反り等の問題が生じる恐れが大きい。
【０００４】
そこで、この応力を緩和するために、Ｓｉ基板と電子走行層との間に多層膜構造のバッファ層を形成する技術が周知である（例えば、非特許文献１）。以下、非特許文献１による半導体装置を例に挙げて、従来技術による半導体装置について簡単に説明する。
【０００５】
図４は、非特許文献１に開示された従来技術による半導体装置を説明するための概略図であり、従来技術による半導体装置を基板の厚み方向に沿って切り取った切り口を示す端面図である。
【０００６】
非特許文献１による半導体装置では、単結晶シリコン基板１０１上に、バッファ層１０３を介して、電子走行層１０５としてＧａＮを、及び電子供給層１０７としてＡｌＧａＮを順次積層することによって、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを構成している。なお、この非特許文献１による半導体装置では、電子走行層１０５及び電子供給層１０７間にＡｌＮ薄層１０９を挿入することによって、電子走行層１０５に形成される２ＤＥＧ層１１１の電子移動度の向上を図っている。
【０００７】
そして、バッファ層１０３は、上述した応力を緩和するために、多層膜構造を採用している。より具体的には、バッファ層１０３は、電子走行層１０５及び電子供給層１０７を構成するＧａＮ及びＡｌＧａＮとの格子整合性を考慮して、これらＧａＮ及びＡｌＧａＮと格子定数が近似または同一であるＡｌＮ及びＧａＮを材料として構成されている。すなわち、バッファ層１０３は、ＡｌＮ層１１３とＧａＮ層１１５とが交互に複数層積層された多層膜構造によって構成されている。
【０００８】
このような多層膜構造のバッファ層１０３を設けることによって、非特許文献１による半導体装置では上述した応力を緩和することができるため、装置の駆動時において、例えばクラックや基板の反りを防止することができる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】信学技報 ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＥＤ２００７−１６８， ＣＰＭ２００７−９４，ＬＱＥ２００７−６９（２００７−１０）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した非特許文献１による半導体装置では、バッファ層１０３を構成するＡｌＮ層１１３及びＧａＮ層１１５の積層構造において、ＧａＮ層１１５に残留キャリアが発生し、その結果、ＧａＮ層１１５にも上述した２ＤＥＧ層が形成される。そのため、非特許文献１による半導体装置では、Ｓｉ基板１０１及びバッファ層１０３の積層構造における抵抗が低減するため、高周波特性が劣化するという問題がある。
【００１１】
ここで、図５は、図４に示した非特許文献１による半導体装置に対してＣＶ（Capacitance-Voltage（容量−電圧））測定によるキャリアプロファイリングを行って得た、厚み方向に沿ったキャリア濃度分布を示す図である。
【００１２】
このプロファイリングでは、図５に示す構成例において、バッファ層１０３の層厚を、厚み４ｎｍのＡｌＮ層１１３及び厚み１６ｎｍのＧａＮ層１１５を交互に２０層積層させることによって４００ｎｍとし、このバッファ層１０３上に電子走行層１０５を１０００ｎｍ、ＡｌＮ薄層１０９を１ｎｍ、及び電子供給層１０７を２５ｎｍの層厚で順次形成した構造体を試料として用いた。さらに、このプロファイリングに用いた試料では、電子供給層１０７上に、ＧａＮキャップ層を５ｎｍの層厚で形成した。
【００１３】
なお、図５における縦軸はキャリア濃度をｃｍ−３単位で、また、横軸は試料表面すなわち上述したＧａＮキャップ層表面から試料の深さ方向への距離をｎｍ単位で、それぞれ目盛ってある。
【００１４】
図５に示す結果から、非特許文献１による半導体装置では、深さ９０ｎｍ、３００ｎｍ、及び１４００ｎｍの位置にそれぞれキャリアが発生していることがわかる。これら発生したキャリアについて、深さ９０ｎｍ及び３００ｎｍに分布している各キャリア１１７及び１１９は、電子走行層１０５に形成された２ＤＥＧ層１１１によるキャリアである。そして、１４００ｎｍに２．４×１０１５ｃｍ−３の濃度で分布しているキャリア１２１は、上述したバッファ層１０３内のＧａＮ層１１５に発生した２ＤＥＧ層によるキャリアである。
【００１５】
既に説明したように、このバッファ層１０３におけるキャリア１２１の発生は、高周波特性の劣化に繋がる。そのため、従来から、このバッファ層１０３におけるキャリア１２１の発生を抑制する技術が望まれていた。そして、高周波特性の劣化を防止するためには、バッファ層１０３に発生するキャリアを１×１０１５ｃｍ−３以下とするのが好ましい。
【００１６】
そこで、この発明の目的は、Ｓｉ基板を利用し、かつ多層膜構造のバッファ層を具える
ＨＥＭＴにおいて、バッファ層におけるキャリアの発生が抑制され、バッファ層内の２ＤＥＧ層が不活性化された半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上述の目的の達成を図るため、この発明による半導体装置は以下の特徴を有している。
【００１８】
すなわち、この発明による半導体装置は、最上層がＳｉ層である基板と、Ｓｉ層上に第１層と第２層とが交互に複数層積層されて構成されているバッファ層と、バッファ層上に形成されている、電子走行層としての第３層と、第３層上に形成されている、電子供給層としての第４層とを具えている。
【００１９】
そして、第１層は、第３層と同一の材料で形成され、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている。
【００２０】
また、この発明による半導体装置の製造方法は、以下の第１工程及び第２工程の各工程を含んでいる。
【００２１】
すなわち、まず、第１工程では、最上層がＳｉ層である基板のＳｉ層上に、第１層と第２層とを交互に複数層積層することによってバッファ層を形成する。
【００２２】
次に、第２工程では、バッファ層上に電子走行層しての第３層及び電子供給層しての第４層を順次形成する。
【００２３】
また、第１工程では、第１層を、第３層と同一の材料で、かつ第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物を導入して形成する。
【発明の効果】
【００２４】
この発明による半導体装置では、上述したように、バッファ層は、第１層と第２層とが交互に複数層積層されて構成されている。そして、第１層にはｐ型不純物が導入されている。そのため、第１層及び第２層の積層構造において、第１層において発生するキャリアを低濃度化することができる。その結果、この発明による半導体装置では、この第１層側に２次元電子ガス層が形成されるのを抑制する、すなわち２次元電子ガス層を不活性化することができる。
【００２５】
また、この発明による半導体装置の製造方法では、上述したように、第１工程において、バッファ層を構成する第１層を、ｐ型不純物を導入して形成する。これによって、この発明による半導体装置の製造方法では、この第１層に形成される２次元電子ガス層が不活性化された半導体装置を製造することができる。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１の実施の形態を説明する概略図であり、第１の実施の形態による半導体装置をゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
【図２】（Ａ）及び（Ｂ）は、ｐ型不純物導入の効果を確認するための実験を説明するための図であり、この実験に試料として用いた構造体を厚み方向に切り取った切り口を示す端面図である。
【図３】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。
【図４】非特許文献１に開示された従来技術による半導体装置を説明するための概略図であり、従来技術による半導体装置を基板の厚み方向に切り取った切り口を示す端面図である。
【図５】非特許文献１による半導体装置に対してＣＶ測定によるキャリアプロファイリングを行って得た、厚み方向に沿ったキャリア濃度分布を示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、この発明の実施の形態に係る半導体装置について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２８】
〈第１の実施の形態〉
第１の実施の形態では、最上層がＳｉ層である基板を利用し、かつ多層膜構造のバッファ層を具えた半導体装置であって、バッファ層を構成する第１層及び第２層の積層構造において、第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている半導体装置、及びその製造方法について説明する。
【００２９】
図１は、この発明の第１の実施の形態を説明する概略図であり、第１の実施の形態による半導体装置をゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
【００３０】
第１の実施の形態による半導体装置１０は、基板１１を具えている。
【００３１】
基板１１は、例えば周知の単結晶Ｓｉ基板、ＳＯＩ基板、またはＳＯＳ基板等の最上層がＳｉ層である半導体基板で構成されている。なお、図１では、基板１１として、単結晶Ｓｉ基板を用いた場合の構成例を示している。
【００３２】
また、この第１の実施の形態では、半導体装置の高周波特性を向上させるために、基板１１が高い抵抗値を有しているのが望ましい。より具体的には、基板１１として、抵抗値が少なくとも１０００Ω以上である、いわゆる半絶縁性の基板を用いるのが好ましい。
【００３３】
また、第１の実施の形態による半導体装置１０は、基板１１のＳｉ層上にバッファ層１３を具えている。なお、図１に示す構成例では、基板１１として、Ｓｉ層で構成された単結晶Ｓｉ基板を用いているため、基板１１の基板面１１ａ上にバッファ層１３が形成されている。
【００３４】
バッファ層１３は、装置の駆動時において発生する、上述した応力を緩和するために、いわゆる多層膜構造で構成されている。
【００３５】
すなわち、バッファ層１３は、第１層１５と第２層１７とが交互に複数層積層されて構成されている。なお、図１では、一例として、３層の第１層１５及び４層の第２層１７の積層構造によってバッファ層１３が構成されている構成例を示している。
【００３６】
また、第１層１５及び第２層１７を構成する各材料は、後述する電子走行層としての第３層１９及び電子供給層としての第４層２１を構成する各材料に応じて決定される。すなわち、バッファ層１３の材料である各結晶と、このバッファ層１３上に形成されている第３層１９及び第４層２１の材料である各結晶とが、良好な格子整合性を以って積層構造を構成するために、また、製造プロセスの容易性を図るために、第１層１５及び第２層１７は、第３層１９及び第４層２１と格子定数が近似または同一な材料によって構成されている必要がある。そこで、第１の実施の形態では、第１層１５は、第３層１９と同一の材料で、また、第２層１７は、これら第１層１９及び第３層１９と格子定数が近似な材料でそれぞれ形成されている。
【００３７】
より具体的には、電子走行層すなわち第３層１９がＧａＮを、また電子供給層すなわち第４層２１がＡｌＧａＮをそれぞれ材料として形成されている場合には、バッファ層１３は、第１層１５はＧａＮを、及び第２層１７はＡｌＮまたはＡｌＧａＮのいずれかを、それぞれ材料として形成されているのが好ましい。
【００３８】
また、電子走行層すなわち第３層１９がＧａＡｓを、また電子供給層すなわち第４層２１がＡｌＧａＡｓをそれぞれ材料として形成されている場合には、バッファ層１３は、第１層１５はＧａＡｓを、及び第２層１７はＡｌＡｓまたはＡｌＧａＡｓのいずれかを、それぞれ材料として形成されているのが好ましい。
【００３９】
ここで、上述したような各材料の組み合わせによって第１層１５及び第２層１７が形成されている場合には、第２層１７を構成する材料のバンドギャップよりも第１層１５を構成する材料のバンドギャップが狭くなる。そして、第１層１５及び第２層１７は、これらがヘテロ接合された熱平衡状態において、両者の電子親和力の差に等しいエネルギー不連続面に隣接する、第１層１５側の伝導帯のエネルギーがフェルミ準位より低くなっている領域に２ＤＥＧ層が形成される条件を満たすエネルギーバンド構造をそれぞれが有している。すなわち、第１層１５内の第２層１７との界面付近にキャリアが発生し、２ＤＥＧ層が形成される恐れがある。
【００４０】
既に説明したように、第１層１５内、すなわちバッファ層１３内における２ＤＥＧ層の発生は、高周波特性の劣化に繋がる。
【００４１】
そこで、この第１の実施の形態では、このような第１層１５及び第２層１７の積層構造において、第１層１５側に形成される２ＤＥＧ層の発生を抑制する、すなわち不活性化するために、第１層１５は、ｐ型不純物が導入されている。
【００４２】
このように、ｐ型不純物が導入されていることにより、第１層１５は、第２層１７との積層構造において生じるキャリアの濃度が低減される。その結果、第１層１５内における２ＤＥＧ層の発生を抑制することができる。
【００４３】
なお、この第１の実施の形態では、キャリア濃度を低減するために、ｐ型不純物として好ましくは例えばＺｎを用いるのがよい。そして、第１層１５内において２ＤＥＧ層を不活性化するためには、好ましくはキャリア濃度を１×１０１５ｃｍ−３以下とするのが望ましい。そのために、この第１の実施の形態では、第１層１５にＺｎが例えば少なくとも１×１０１８ｃｍ−３以上、より好適には５×１０１８ｃｍ−３程度の濃度で導入されているのが好ましい。
【００４４】
また、上述した応力緩和を達成するためには、バッファ層１３は、厚み１６ｎｍの第１層１５及び厚み４ｎｍの第２層１７がそれぞれ２０〜４０層程度積層されて形成されているのが好ましい。
【００４５】
また、バッファ層１３を構成する第１層１５及び第２層１７の積層構造は、最下層１３ａ及び最上層１３ｂがともに第２層１７であるのが好ましい。このように、第２層１７をバッファ層１３の最下層１３ａ及び最上層１３ｂにそれぞれ配設することによって、第１層１５に導入されているｐ型不純物が他層へ拡散するのを防止することができる。
【００４６】
ここで、第１の実施の形態では、バッファ層１３を構成する各結晶を、基板１１上に良好に格子整合させて形成するために、基板１１及びバッファ層１３間に、バッファ層１３とは別のバッファ層を設ける構成としてもよい（図示せず）。その場合には、この基板１１及びバッファ層１３間に設けるバッファ層を、第１層１５及び第２層１７と格子定数が近似または同一な材料によって形成するのが好ましい。より具体的には、例えば第１層１５がＧａＮを材料として、また第２層１７がＡｌＮを材料として形成される場合には、基板１１及びバッファ層１３間に、例えばＡｌＮ層及びＡｌＧａＮ層を順次積層して形成したバッファ層を設けるのが好ましい。
【００４７】
また、第１の実施の形態による半導体装置１０は、バッファ層１３上に電子走行層として第３層１９が、また、第３層１９上に電子供給層として第４層２１が形成されている。
【００４８】
既に説明したように、第３層１９及び第４層２１と、上述した第１層１５及び第２層１７とは、それぞれ格子定数が互いに近似または同一な材料によって構成されている。
【００４９】
従って、第１層１５がＧａＮを材料として、及び第２層１７がＡｌＮまたはＡｌＧａＮのいずれかを材料として、それぞれ形成されている場合には、電子走行層すなわち第３層１９がＧａＮ、より詳細にはＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮを材料として、及び電子供給層すなわち第４層２１がＡｌＧａＮ、より詳細にはＵＩＤ−ＡｌＧａＮを材料として構成されているのが好ましい。
【００５０】
また、第１層１５がＧａＡｓを材料として、及び第２層１７がＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として、それぞれ形成されている場合には、電子走行層すなわち第３層１９がＧａＡｓ、より詳細にはＵＩＤ−ＧａＡｓを材料として、及び電子供給層すなわち第４層２１がＡｌＧａＡｓ、より詳細にはＵＩＤ−ＡｌＧａＡｓを材料として構成されているのが好ましい。
【００５１】
このような材料の組み合わせで第３層１９及び第４層２１が積層されることによって、第３層１９と第４層２１との界面１９ａにヘテロ接合面が形成されている。そして、これら第３層１９と第４層２１のエネルギーバンドギャップの違いから、第３層１９内の第４層２１との界面付近には、２ＤＥＧ層２３が形成されている。
【００５２】
なお、この第１の実施の形態による半導体装置１０では、２ＤＥＧ層２３におけるキャリア濃度を増大させ、電子移動度の向上を図るために、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＮ薄層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＡｓ薄層を設けてもよい（図示せず）。
【００５３】
また、第１の実施の形態による半導体装置１０では、電子供給層すなわち第４層２１の表面２１ａが汚染されるのを防止する目的で、第４層２１上に例えばキャップ層を設けてもよい（図示せず）。キャップ層は、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合にはＧａＮを、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合にはＧａＡｓを、それぞれ材料として形成するのが好ましい。
【００５４】
また、第１の実施の形態による半導体装置１０は、基板１１上の素子領域２５を区画する素子分離領域２７を具えている。
【００５５】
素子分離領域２７は、基板１１上の各素子領域２５を電気的に分離するために、例えばＡｒイオン等が、第４層２１の表面２１ａから２ＤＥＧ層２３の下側までイオン注入されることによって形成されている。
【００５６】
そして、素子領域２５には、ゲート電極２９と第１及び第２主電極３１ａ及び３１ｂが設けられている。
【００５７】
ゲート電極２９は、例えばＮｉ及びＡｕを材料として、第４層２１上に形成されている。
【００５８】
また、第１及び第２主電極３１ａ及び３１ｂは、例えばＴｉ及びＡｌを材料として、第４層２１上に形成されている。そして、第１及び第２主電極３１ａ及び３１ｂは、互いに離間し、かつゲート電極２９を挟み込んで対向して配設されている。これら第１及び第２主電極３１ａ及び３１ｂは、電子供給層すなわち第４層２１とオーミック接触を取ることによって、オーミック電極として一方がソース電極、また他方がドレイン電極として機能する。
【００５９】
このような各構成を具えることによって、第１の実施の形態による半導体装置１０では、２ＤＥＧ層２３が、第１及び第２主電極３１ａ及び３１ｂ間を流れる電流の電流通路として機能するＨＥＭＴが構成されている。
【００６０】
そして、第１の実施の形態による半導体装置１０では、上述したように、バッファ層１３を構成する第１層１５及び第２層１７のうち、第１層１５にｐ型不純物が導入されている。そのため、第１層１５及び第２層１７の積層構造において、第１層１５において発生するキャリアを低濃度化することができる。その結果、この第１の実施の形態による半導体装置１０では、この第１層１５側に２ＤＥＧ層が形成されるのを抑制する、すなわち２ＤＥＧ層を不活性化することができる。
【００６１】
ここで、この発明に係る発明者は、ｐ型不純物を導入することによって、２ＤＥＧ層を不活性化できることを確認するために実験を行った。
【００６２】
図２（Ａ）及び（Ｂ）は、ｐ型不純物導入の効果を確認するための実験を説明するための図である。これらの各図は、この実験に試料として用いた構造体を厚み方向に切り取った切り口を示す端面図である。
【００６３】
この実験では、まず、試料として図２（Ａ）及び（Ｂ）に示すような２つの構造体を作成した。
【００６４】
図２（Ａ）に示す構造体４５は、単結晶シリコン基板３３上に、厚み１０００ｎｍのＵＩＤ−ＧａＮ層３５、すなわち不純物無添加のＧａＮ層３５、及び厚み２０ｎｍのＵＩＤ−ＡｌＧａＮ層３７が順次積層されて形成されている。この構造体４５では、ＧａＮ／ＡｌＧａＮヘテロ界面３５ａにおけるバンドギャップエネルギーの差から、ＵＩＤ−ＧａＮ層３５内にキャリアが発生し、２ＤＥＧ層４９が形成されている。
【００６５】
また、図２（Ｂ）に示す構造体４７は、単結晶シリコン基板３９上に、厚み１０００ｎｍで、かつｐ型不純物としてのＺｎが５×１０１８ｃｍ−３の濃度で導入されたＧａＮ層４１、すなわちｐ−ＧａＮ層４１、及び厚み２０ｎｍのＵＩＤ−ＡｌＧａＮ層４３が順次積層されて形成されている。
【００６６】
そして、発明者は、これら図２（Ａ）及び（Ｂ）に示す構造体４５及び４７についてシート抵抗を測定した。
【００６７】
その結果、図２（Ａ）に示す構造体４５、すなわちＵＩＤ−ＧａＮ層３５内に２ＤＥＧ層４９が形成されている構造体では、シート抵抗が７４６Ωであった。これに対して、図２（Ｂ）に示す構造体４７では、シート抵抗が１４６３９８Ωであった。
【００６８】
ここで、シート抵抗ＲＳとキャリア濃度ｎとには、以下に示す式（１）の関係がある。なお、式（１）においてｑは電子電荷、μは電子移動度、ｌは構造体長、Ｓは構造体の厚み方向に沿った断面積をそれぞれ示している。
【００６９】
ＲＳ＝（１／ｎｑμ）（ｌ／Ｓ） ・・・（１）
式（１）から明らかなように、シート抵抗ＲＳの増加は、キャリア濃度ｎが低減したことを意味する。そして、上述した結果から、ＧａＮ層４１にｐ型不純物が導入されている構造体４７では、ＧａＮ層３５にｐ型不純物が導入されていない構造体４５と比して、大きく抵抗が増大している。従って、この結果から、ｐ型不純物の導入が、キャリア濃度の低減、すなわち２ＤＥＧ層の不活性化に有効であることが確認できる。
【００７０】
次に、この第１の実施の形態による半導体装置１０の製造方法について説明する。この製造方法は、第１工程及び第２工程を含んでいる。以下、第１工程から順に各工程につき説明する。
【００７１】
図３（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。これらの各図は、各製造工程で得られた構造体を、基板の厚み方向に切り取った切り口で示してある。
【００７２】
まず第１工程では、最上層がＳｉ層である基板１１のＳｉ層上に、バッファ層１３を形成して図３（Ａ）に示すような構造体を得る。
【００７３】
基板１１は、上述したように例えば周知の単結晶Ｓｉ基板、ＳＯＩ基板、またはＳＯＳ基板等の最上層がＳｉ層である半導体基板で構成されている。なお、図３（Ａ）では、基板１１として、単結晶Ｓｉ基板を用いた場合の構成例を示している。
【００７４】
また、この第１の実施の形態では、半導体装置の高周波特性を向上させるために、高い抵抗値を有している基板１１を用いるのが好ましい。より具体的には、基板１１として、抵抗値が少なくとも１０００Ω以上である、いわゆる半絶縁性の基板を用いるのが好ましい。
【００７５】
そして、このような基板１１のＳｉ層上に、上述した応力緩和の目的で、第１層１５と第２層１７とを交互に複数層積層することによってバッファ層１３を形成する。なお、図３（Ａ）に示す構成例では、基板１１として、Ｓｉ層で構成された単結晶Ｓｉ基板を用いているため、基板１１の基板面１１ａ上にバッファ層１３が形成されている。また、図３（Ａ）では、一例として、基板１１上に３層の第１層１５及び４層の第２層１７を積層させてバッファ層１３を形成した場合の構成例を示している。
【００７６】
また、上述したように第１層１５及び第２層１７を形成する際に用いる材料は、続く第２工程において形成する第３層及び第４層を構成する各材料に応じて決定する。
【００７７】
すなわち、既に説明したように、バッファ層１３の材料である各結晶と、このバッファ層１３上に形成する第３層及び第４層の材料である各結晶とが、良好な格子整合性を以って積層構造を構成するために、また、製造プロセスの容易性を図るために、第１層１５及び第２層１７は、第３層及び第４層と格子定数が近似または同一な材料によって形成する必要がある。そこで、第１工程では、第１層１５を、後述する第３層と同一の材料で、また、第２層１７を、これら第１層１９及び第３層と格子定数が近似な材料でそれぞれ形成する。
【００７８】
より具体的には、ＧａＮを材料として第３層を、またＡｌＧａＮを材料として第４層をそれぞれ形成する場合には、ＧａＮを材料として第１層１５を、及びＡｌＮまたはＡｌＧａＮのいずれかを材料として第２層１７を、それぞれ形成するのが好ましい。
【００７９】
また、ＧａＡｓを材料として第３層を、またＡｌＧａＡｓを材料として第４層をそれぞれ形成する場合には、ＧａＡｓを材料として第１層１５を、及びＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として第２層１７を、それぞれ形成するのが好ましい。
【００８０】
また、この第１工程では、上述した第１層１５及び第２層１７の各材料を組み合わせることによって第１層１５に発生するキャリア濃度を低減するために、また、それによって第１層１５内に形成される２ＤＥＧ層を不活性化するために、第１層１５にｐ型不純物を導入してバッファ層１３を形成する。
【００８１】
なお、この第１の実施の形態では、キャリア濃度を低減するために、ｐ型不純物として好ましくは例えばＺｎを用いるのがよい。そして、第１層１５内において２ＤＥＧ層を不活性化するために、好ましくはキャリア濃度を１×１０１５ｃｍ−３以下に低減するのが望ましい。そのために、この第１工程では、第１層１５にＺｎを例えば少なくとも１×１０１８ｃｍ−３以上、より好適には５×１０１８ｃｍ−３程度の濃度で導入するのが好ましい。
【００８２】
より具体的には、この第１工程では、第１層１５及び第２層１７を、交互に、例えば周知のＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｓｉｏｎ：有機金属気相成長）法、またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線結晶成長）法を用いて、上述した各材料によって形成する。このとき、第１層１５を形成する際に、上述した材料に、ｐ型不純物として例えばＺｎを好ましくはＤＭＺｎ（ジリメチル亜鉛）ガスの状態で追加する。その結果、第１層１５は、ｐ型不純物が導入されて形成される。
【００８３】
このように、第１層１５を、ｐ型不純物を導入して形成することにより、この第１層１５では、第２層１７との積層構造において生じるキャリアの濃度が低減される。その結果、第１層１５内における２ＤＥＧ層の発生を抑制、すなわち不活性化することができる。
【００８４】
また、この第１工程では、上述した応力緩和を達成するために、バッファ層１３を、厚み１６ｎｍの第１層１５及び厚み４ｎｍの第２層１７をそれぞれ２０〜４０層程度積層して形成するのが好ましい。
【００８５】
また、この第１工程では、バッファ層１３を構成する第１層１５及び第２層１７の積層構造を、最下層１３ａ及び最上層１３ｂがともに第２層１７となるように形成するのが好ましい。このように、第２層１７をバッファ層１３の最下層１３ａ及び最上層１３ｂにそれぞれ配設することによって、第１層１５に導入されているｐ型不純物が他層へ拡散するのを防止することができる。
【００８６】
ここで、上述したように、第１の実施の形態では、バッファ層１３を構成する各結晶を、基板１１上に良好に格子整合させて形成するために、基板１１及びバッファ層１３間に、バッファ層１３とは別のバッファ層を設ける構成としてもよい（図示せず）。その場合には、バッファ層１３を形成する前に、基板１１上に、第１層１５及び第２層１７と格子定数が近似または同一な材料によって、格子整合用のバッファ層を形成しておく。より具体的には、例えばＧａＮを材料として第１層１５を、またＡｌＮを材料として第２層１７を、それぞれ形成する場合には、基板１１上に例えばＡｌＮ層及びＡｌＧａＮ層を順次積層して格子整合用のバッファ層を形成するのが好ましい。その後、この格子整合用のバッファ層上に、上述したバッファ層１３を形成する。
【００８７】
次に、第２工程では、バッファ層１３上に電子走行層としての第３層１９及び電子供給層としての第４層２１を順次形成して図３（Ｂ）に示すような構造体を得る。
【００８８】
既に説明したように、この第１の実施の形態では、これら第３層１９及び第４層２１を、上述した第１層１５及び第２層１７と、それぞれ格子定数が互いに近似または同一な材料を用いて形成する。
【００８９】
そのために、上述した第１工程において、ＧａＮを材料として第１層１５を、及びＡｌＮまたはＡｌＧａＮのいずれかを材料として第２層１７を、それぞれ形成した場合には、この第２工程において、ＧａＮ、より詳細にはＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮを材料として第３層１９を、及びＡｌＧａＮ、より詳細にはＵＩＤ−ＡｌＧａＮを材料として第４層２１を、それぞれ形成するのが好ましい。
【００９０】
また、上述した第１工程において、ＧａＡｓを材料として第１層１５を、及びＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として第２層１７を、それぞれ形成した場合には、この第２工程において、ＧａＡｓ、より詳細にはＵＩＤ−ＧａＡｓを材料として第３層１９を、及びＡｌＧａＡｓ、より詳細にはＵＩＤ−ＡｌＧａＡｓを材料として第４層２１を、それぞれ形成するのが好ましい。
【００９１】
また、この第２工程では、例えば周知のＭＯＣＶＤを用いて、上述した各材料を堆積させて第３層１９及び第４層２１を形成するのが好ましい。
【００９２】
このような材料の組み合わせで第３層１９及び第４層２１を積層することによって、第３層１９と第４層２１との界面１９ａにヘテロ接合面を形成する。その結果、これら第３層１９と第４層２１のエネルギーバンドギャップの違いから、第３層１９内の第４層２１との界面１９ａ付近には、２ＤＥＧ層２３が形成される。
【００９３】
なお、上述したように、この第１の実施の形態による半導体装置では、２ＤＥＧ層２３におけるキャリア濃度を増大させ、電子移動度の向上を図るために、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＮ薄層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造とした場合には、これら第３層１９及び第４層２１間にＡｌＡｓ薄層を設けてもよい（図示せず）。その場合には、第３層１９形成後であって、第４層２１形成前において、例えば周知のＭＯＣＶＤ法を用いて、ＡｌＮ薄層またはＡｌＡｓ薄層を形成する。その後、このＡｌＮ薄層またはＡｌＡｓ薄層上に第４層２１を形成する。
【００９４】
また、上述したように、第１の実施の形態による半導体装置では、電子供給層すなわち第４層２１の表面２１ａが汚染されるのを防止する目的で、第４層２１上に例えばキャップ層を設けてもよい（図示せず）。その場合には、第４層２１形成後に、例えば好ましくは周知のＭＯＣＶＤ法を用いてキャップ層を形成する。なお、既に説明したように、例えば、第３層１９及び第４層２１をＧａＮ／ＡｌＧａＮの積層構造として形成した場合には、ＧａＮを材料としてキャップ層を、また、第３層１９及び第４層２１をＧａＡｓ／ＡｌＧａＡｓの積層構造として形成した場合には、ＧａＡｓを材料としてキャップ層を形成するのが好ましい。
【００９５】
次に、上述した第２工程の後に、素子分離領域２７、ゲート電極２９、第１及び第２主電極３１ａ及び３１ｂをそれぞれ形成して図１に示すような構造体を得る。
【００９６】
既に説明したように、素子分離領域２７は、基板１１上の各素子領域２５を電気的に分離する目的で形成される。そのために、素子分離領域２７を、好ましくは例えばＡｒイオン等を、第４層２１の表面２１ａから２ＤＥＧ層２３の下側までイオン注入することによって形成する。
【００９７】
そして、素子分離領域２７の形成後、素子領域２５に、ゲート電極２９と第１及び第２主電極３１ａ及び３１ｂを形成する。
【００９８】
より詳細には、ゲート電極２９を、例えば周知のＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ：電子線）蒸着を用いて、例えばＮｉ及びＡｕを材料として、第４層２１上に形成するのが好ましい。
【００９９】
また、第１及び第２主電極３１ａ及び３１ｂを、例えば周知のＥＢ蒸着を用いて、例えばＴｉ及びＡｌを材料として、第４層２１上に形成するのが好ましい。これら第１及び第２主電極３１ａ及び３１ｂは、互いに離間し、かつゲート電極２９を挟み込んで対向して配設される。そして、既に説明したように、これら第１及び第２主電極３１ａ及び３１ｂは、電子供給層すなわち第４層２１とオーミック接触を取ることによって、オーミック電極として一方がソース電極、また他方がドレイン電極として機能する。
【０１００】
このように、各構成を形成することによって、第１の実施の形態による製造方法によって製造された半導体装置では、２ＤＥＧ層２３が、第１及び第２主電極３１ａ及び３１ｂ間を流れる電流の電流通路として機能するＨＥＭＴが構成される。
【０１０１】
そして、第１の実施の形態による半導体装置の製造方法では、上述したように、バッファ層１３を構成する第１層１５及び第２層１７のうち、第１層１５にｐ型不純物を導入する。そのため、第１層１５及び第２層１７の積層構造において、第１層１５において発生するキャリアを低濃度化することができる。その結果、この第１の実施の形態による製造方法によって製造された半導体装置では、この第１層１５側に２ＤＥＧ層が形成されるのを抑制する、すなわち２ＤＥＧ層を不活性化することができる。
【０１０２】
なお、この第１の実施の形態による半導体装置、及び半導体装置の製造方法では、第３層１９及び第４層２１をＧａＮ及びＡｌＧａＮで構成したＨＥＭＴ、すなわちＧａＮ／ＡｌＧａＮ−ＨＥＭＴ、及び第３層１９及び第４層２１をＧａＡｓ及びＡｌＧａＡｓで構成したＧａＡｓ／ＡｌＧａＡｓ−ＨＥＭＴの構造及びその製造方法について説明した。しかしながら、この第１の実施の形態は、これらの構成例に限定されるものではなく、最上層がＳｉ層である基板上を利用し、かつ多層膜構造のバッファ層を具える化合物半導体装置であれば、例えばＩｎＰ系ＨＥＭＴ等の、他の化合物半導体装置にも適用することができる。
【符号の説明】
【０１０３】
１０：第１の実施の形態による半導体装置
１１：基板
１３、１０３：バッファ層
１５：第１層
１７：第２層
１９：第３層
２１：第４層
２３、４９、１１１：２ＤＥＧ層
２５：素子領域
２７：素子分離領域
２９：ゲート電極
３１ａ：第１主電極
３１ｂ：第２主電極
３３、３９、１０１：単結晶シリコン基板
３５：ＧａＮ層（ＵＩＤ−ＧａＮ層）
３７、４３：ＵＩＤ−ＡｌＧａＮ層
４１：ＧａＮ層（ｐ−ＧａＮ層）
１０５：電子走行層
１０７：電子供給層
１０９：ＡｌＮ薄層
１１３：ＡｌＮ層
１１５：ＧａＮ層
【特許請求の範囲】
【請求項１】
最上層がＳｉ層である基板と、
前記Ｓｉ層上に、第１層と第２層とが交互に複数層積層されて構成されているバッファ層と、
該バッファ層上に形成されている、電子走行層としての第３層と、
該第３層上に形成されている、電子供給層としての第４層と
を具え、
前記第１層は、前記第３層と同一の材料で形成され、かつ該第１層及び前記第２層の積層構造において、該第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１層がＧａＮを材料として、前記第２層がＡｌＮまたはＡｌＧａＮのいずれかを材料として、前記第３層がＧａＮを材料として、及び前記第４層がＡｌＧａＮを材料としてそれぞれ形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１層がＧａＡｓを材料として、前記第２層がＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として、前記第３層がＧａＡｓを材料として、及び前記第４層がＡｌＧａＡｓを材料としてそれぞれ形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置であって、
前記ｐ型不純物がＺｎであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記ｐ型不純物が５×１０１８ｃｍ−３の濃度で前記第１層に導入されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置であって、
前記バッファ層の最下層及び最上層が前記第２層であることを特徴とする半導体装置。
【請求項７】
最上層がＳｉ層である基板の該Ｓｉ層上に、第１層と第２層とを交互に複数層積層することによってバッファ層を形成する第１工程と、
該バッファ層上に電子走行層としての第３層及び電子供給層としての第４層を順次形成する第２工程と
を含み、
前記第１工程では、前記第１層を、前記第３層と同一の材料で、かつ該第１層及び前記第２層の積層構造において、該第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物を導入して形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
ＧａＮを材料として前記第１層を、ＡｌＮまたはＡｌＧａＮのいずれかを材料として前記第２層を、ＧａＮを材料として前記第３層を、及びＡｌＧａＮを材料として前記第４層を、それぞれ形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
ＧａＡｓを材料として前記第１層を、ＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として前記第２層を、ＧａＡｓを材料として前記第３層を、及びＡｌＧａＡｓを材料として前記第４層を、それぞれ形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体装置の製造方法であって、
前記ｐ型不純物としてＺｎを導入することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記ｐ型不純物を５×１０１８ｃｍ−３の濃度で前記第１層に導入することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７〜１１のいずれか一項に記載の半導体装置の製造方法であって、
前記バッファ層の最下層及び最上層として前記第２層を形成することを特徴とする半導体装置の製造方法。
【請求項１】
最上層がＳｉ層である基板と、
前記Ｓｉ層上に、第１層と第２層とが交互に複数層積層されて構成されているバッファ層と、
該バッファ層上に形成されている、電子走行層としての第３層と、
該第３層上に形成されている、電子供給層としての第４層と
を具え、
前記第１層は、前記第３層と同一の材料で形成され、かつ該第１層及び前記第２層の積層構造において、該第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物が導入されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１層がＧａＮを材料として、前記第２層がＡｌＮまたはＡｌＧａＮのいずれかを材料として、前記第３層がＧａＮを材料として、及び前記第４層がＡｌＧａＮを材料としてそれぞれ形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１層がＧａＡｓを材料として、前記第２層がＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として、前記第３層がＧａＡｓを材料として、及び前記第４層がＡｌＧａＡｓを材料としてそれぞれ形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置であって、
前記ｐ型不純物がＺｎであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記ｐ型不純物が５×１０１８ｃｍ−３の濃度で前記第１層に導入されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置であって、
前記バッファ層の最下層及び最上層が前記第２層であることを特徴とする半導体装置。
【請求項７】
最上層がＳｉ層である基板の該Ｓｉ層上に、第１層と第２層とを交互に複数層積層することによってバッファ層を形成する第１工程と、
該バッファ層上に電子走行層としての第３層及び電子供給層としての第４層を順次形成する第２工程と
を含み、
前記第１工程では、前記第１層を、前記第３層と同一の材料で、かつ該第１層及び前記第２層の積層構造において、該第１層側に形成される２次元電子ガス層を不活性化するためのｐ型不純物を導入して形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
ＧａＮを材料として前記第１層を、ＡｌＮまたはＡｌＧａＮのいずれかを材料として前記第２層を、ＧａＮを材料として前記第３層を、及びＡｌＧａＮを材料として前記第４層を、それぞれ形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
ＧａＡｓを材料として前記第１層を、ＡｌＡｓまたはＡｌＧａＡｓのいずれかを材料として前記第２層を、ＧａＡｓを材料として前記第３層を、及びＡｌＧａＡｓを材料として前記第４層を、それぞれ形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体装置の製造方法であって、
前記ｐ型不純物としてＺｎを導入することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記ｐ型不純物を５×１０１８ｃｍ−３の濃度で前記第１層に導入することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７〜１１のいずれか一項に記載の半導体装置の製造方法であって、
前記バッファ層の最下層及び最上層として前記第２層を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２５１４１４（Ｐ２０１０−２５１４１４Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−９７０８５（Ｐ２００９−９７０８５）
【出願日】平成２１年４月１３日（２００９．４．１３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１９年度独立行政法人新エネルギー・産業技術総合開発機構「（ナノテクノロジープログラム・革新的部材産業創出プログラム）／「ナノテク・先端部材実用化研究開発」／「原子レベル薄膜成長によるシリコン基板上の窒化物結晶成長技術と素子化技術の研究開発」」委託研究、産業技術力強化法第１９条の適用を受けるもの）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１３日（２００９．４．１３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１９年度独立行政法人新エネルギー・産業技術総合開発機構「（ナノテクノロジープログラム・革新的部材産業創出プログラム）／「ナノテク・先端部材実用化研究開発」／「原子レベル薄膜成長によるシリコン基板上の窒化物結晶成長技術と素子化技術の研究開発」」委託研究、産業技術力強化法第１９条の適用を受けるもの）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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