半導体記憶装置
【課題】ＳＲＡＭ等のメモリにおける、微細化で顕著になるトランジスタ特性のランダムばらつきを抑制する。
【解決手段】メモリセル２００と周辺回路２０１との両方がランダムばらつきによって特性が悪化し、ワースト特性に近い構成要素同士の組み合わせの際に、マクロレベルでの特性不良が発生する。その対策として、セレクタ２０３を介在させ、特性不良発生箇所にてビット線の正相と逆相とを交換する。あるいは、ビット線とセンスアンプとの組み合わせを隣接のデータ入出力部間で交換する等の施策を実施する。つまり、ワースト同士の組み合わせを解消するように、特性不良に対する救済を実施する。
【解決手段】メモリセル２００と周辺回路２０１との両方がランダムばらつきによって特性が悪化し、ワースト特性に近い構成要素同士の組み合わせの際に、マクロレベルでの特性不良が発生する。その対策として、セレクタ２０３を介在させ、特性不良発生箇所にてビット線の正相と逆相とを交換する。あるいは、ビット線とセンスアンプとの組み合わせを隣接のデータ入出力部間で交換する等の施策を実施する。つまり、ワースト同士の組み合わせを解消するように、特性不良に対する救済を実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の冗長救済技術に関わるもので、特に、微細化によるランダムばらつきで発生するメモリセルの特性不良救済技術に関するものである。
【背景技術】
【０００２】
メモリセルは、ＬＳＩ（Large Scale Integration）に占める面積割合が高く、厳しい小面積化の要求を受ける。しかしながら、４５ｎｍルール以降の微細プロセス世代の半導体では、素子サイズ縮小によるトランジスタ特性のランダムばらつき増大と、それによって引き起こされるＳＲＡＭ（static random access memory）セル特性のばらつきとが大きな課題となっている。
【０００３】
デバイスばらつき（△Ｖｔ）は、素子のゲート幅（Ｗｇ）、ゲート長（Ｌｇ）に関して、△Ｖｔ＝Ｐｅｌｇｒｏｍ係数×（１／ＳＱＲＴ（Ｗｇ×Ｌｇ））の関係にある。Ｐｅｌｇｒｏｍ係数が改善されなければ、プロセス世代間のデバイススケーリングで素子サイズが世代間で０．７倍に縮小された場合には、デバイスばらつき量が約１．４倍に増大することになる。メモリセルの特性には、書き込み特性、読み出し時のノイズマージン特性、読み出し時のセル電流特性があるが、セル面積をスケーリングトレンドに乗って縮小した場合に、このメモリセルの特性をメガビットレベルで確保することが非常に困難で、メモリ技術分野での大きな課題となっている。
【０００４】
まず、図２１を使用して、従来から用いられている１ポート型のＳＲＡＭセルについて説明する。１００はＳＲＡＭセルのアクセストランジスタのゲートを制御するために用いられるワード線、１０１、１０２はＳＲＡＭセルの書き込みデータ若しくは読み出しデータを伝達するために用いられ、互いに反転された正相、逆相データを伝達するビット線対、１０３、１０４はＳＲＡＭセルのデータ保持をする内部ノード、１０５、１０６はワード線１００によりゲートが制御されリード／ライト動作時にそれぞれビット線対１０１，１０２と内部ノード１０３，１０４とを電気的に接続するアクセストランジスタ、１０７、１０８はＰ型ＭＯＳトランジスタ、１０９、１１０はＮ型ＭＯＳトランジスタであり、Ｐ型ＭＯＳトランジスタ１０７，１０８とＮ型ＭＯＳトランジスタ１０９，１１０とはそれぞれ内部ノード１０３，１０４で電位保持のため必要に応じていずれかがオンするトランジスタとして用いられる。
【０００５】
次に、図２２に、読み出しビット線がシングルビット線タイプの２ポートＳＲＡＭセルを示す。１１１はライト動作時にアクセストランジスタ１１６，１１７のゲート制御に用いられるライトワード線、１１２はリード動作時にリード用アクセストランジスタ１２２のゲート制御に用いられるリードワード線、１１３、１１４はライト動作時にＳＲＡＭセルに書き込む互いに反転した正相、逆相のデータを伝達するライトビット線対、１１５はリード動作時にＳＲＡＭセルから読み出したデータを伝達するリードビット線、１１６、１１７はライト動作時にライトビット線対１１３，１１４と内部ノード１０３，１０４とをそれぞれ電気的に接続するライト用アクセストランジスタ、１２０は内部ノード１０４を電気的にゲートで受けるリード用ドライブトランジスタ、１２２はリードビット線１１５とドライブトランジスタ１２０のドレインとを接続するリード用アクセストランジスタである。このセルは、内部ノード電位を一旦トランジスタ１２０のゲートで受けて読み出しを行う構成であるため、リード用ワード線１１２のみがアクティブ状態の単純なリード動作で、リードポート及びライトポートからの同時アクセスではない場合には、内部ノードの電位レベルがビット線から干渉を受けることがなく、リードノイズマージンフリーのセル特性を有する。このため、セル電流を増やして高速動作を実現するために、リードポートトランジスタのゲート幅を容易に拡大可能である。最近では、高速・低電圧用途を中心に、２ポート用メモリセルとしてだけでなく、１ポート用メモリセルとしても注目されている（非特許文献４及び８参照）。
【０００６】
図２３（ａ）及び図２３（ｂ）は、図２１に示すメモリセルから、差動センスアンプ１２４を用いてデータを読み出す方式のメモリ回路である。メモリセルへのデータ書き込み時には、相補ビット線ドライバ１２５，１２６のどちらかによって、相補ビット線１０１，１０２のどちらかをＬｏｗ側に駆動する。読み出し時には、センスアンプ１２４がビット線対１０１，１０２の電位差を、センスアンプ活性化信号１２８を活性化するタイミングでセンス増幅することにより、メモリセルの記憶データを読み出す。
【０００７】
図２４は、図２２に示すシングルビット線のメモリセルから、データを読み出す方式のメモリ回路である。差動増幅型ではない論理動作のアンプ回路１２７がリードビット線１１５の電位を増幅して、メモリセルに記憶されているデータの読み出しを行う。図２３（ａ）に示した両読み出し式のＳＲＡＭセルの差動センスアンプ読み出しと比較して、ビット線振幅を論理回路動作の論理閾値程度まで大きくする必要があるので、リードポート側を階層ビット線化することによって、リードのセンスアンプ動作なしに高速読み出しを実現する技術がある（特許文献１及び２並びに非特許文献３、５及び６参照）。
【０００８】
図２５に、２カラム構成の場合の階層ビット線のローカルアンプ回りを中心とした回路図を示す。階層ビット線技術では、図２５に示すように、メモリセルアレイをビット線方向に複数のメモリアレイ群（図２５では１６セル毎）に分割し、各メモリアレイ群内でリードビット線同士を接続したローカルリードビット線１３１とし、ビット線方向に並んだ複数のローカルリードビット線１３１を、ローカルアンプ１２９を経由して、グローバルリードビット線１３２に接続した構成としている。
【０００９】
例えば、メモリセルアレイ上のビット線方向に５１２個のメモリセルが存在した場合に、１６個のメモリセル毎にメモリセルアレイを分割した本例では、ローカルビット線の負荷は、１６／５１２＝１／３２に軽減されるため、高速な読み出し動作が可能となる。また、アクセス時間を決定する全ての遅延パスがセンスアンプを使用しないロジック動作であって、個々のメモリセル自身の駆動能力でリードデータが決まるため、センスアンプで誤りなく差動読み出しが可能となる時間以上にセンスアンプ起動タイミングを遅延させる必要がなく、メモリセルの限界実力のセル電流そのもので動作速度が決まる構成であり、限界の高速読み出し動作が実現できる有利を有する。
【００１０】
図２２に示したシングルビット線読み出し方式の８トランジスタ型ＳＲＡＭセルでは、データ出力部で差動型センスアンプを使用せずに、メモリセルのビット線の引き抜きレベルを、図２４のアンプ回路１２７、図２５のＰＭＯＳトランジスタ１３０のゲート等で受けて、データの読み出しを行う。このシングルビット線読み出し構造は、リードビット線がＨｉｇｈ側のデータを読み出す場合には、Ｈｉ−ｚでリードビット線電位を保持した状態を読み出すため、リードビット線に対するリーク電流によって誤読み出しを生じ易い。特に２ポートの場合、単純なトランジスタのカットオフリークだけでなく、リード／ライト両ポートからの同時動作によって発生する弱オン状態のリーク電流（以下、誤読み出し電流）によって誤動作のリスクが飛躍的に高くなる。図２５の構成の場合の波形イメージ図を図２６に示す。これは、正規Ｌｏｗ読み出しのセル電流よりも遅いものの、リーク電流によるビット線電位の降下によって誤読み出しが発生するものである。対策として、ローカルアンプ１２９が応答して誤読み出しデータが出力される前、つまり、正規Ｌｏｗ読み出しと誤読み出しとの間で、読み出しを終了させる回路技術等が発表されている（非特許文献７参照）。
【００１１】
さて、今後のデジタル機器の高精細化や高機能化に向けて、信号処理を行うシステムＬＳＩは、更なる高速化を要求される。しかしながら、元々、オフリーク電流の制限からトランジスタの閾値電圧を下げられない中で、電源電圧を下げていることによるオーバードライブ能力の低下があるうえ、更に、トランジスタ特性のばらつきが微細化によって拡大傾向にあるため、最新のプロセス技術を駆使しても、セル電流は減少傾向であって、高速化が非常に困難な状況になっている。セル電流が少ない場合、高速なアクセス時間を実現するために早いタイミングでセンスアンプ活性化信号を起動させると、センスアンプ自身もトランジスタ特性ばらつきによってオフセットを有するため、少ないセル電流のセルと、オフセット量の大きなセンスアンプとの組み合わせの場合に誤動作が発生する（図２（ａ）及び図２（ｂ）参照）。
【００１２】
本課題に対して、セル電流の限界速度で動作するセンスアンプ活性化信号の印加が不要な回路技術が発表されている（非特許文献２）。
【００１３】
現実的な対処方法としては、従来から、パターン不良に対する冗長救済機能として準備されている冗長救済回路（図２７に例示）を使用し、センスアンプ起動タイミングを早めに回路設計した場合に発生する速度不良を冗長救済することになる。メモリセルを含むメモリ部、あるいは、速度不良のメモリセルを含むメモリ部とセンスアンプを含む周辺回路とを未使用状態とし、予め備えられた冗長救済用スペア回路１４１を使用することによって、冗長救済する。その方式は、アドレスを逐次比較して、不具合アドレスへのアクセス時のみスペア回路を使用するアドレス比較方式や、図２７のように、不具合箇所は未使用状態としてスキップさせるシフト冗長方式等がある。
【００１４】
また、メモリセルのリードライト動作も微細化によって困難となってくる。対策として、セル動作を容易化する特性アシスト技術が種々提案されているが、その多くが、後述のように、メモリセルラッチのソース電位やワード線電位等の主要ノードの電位を制御するものである。これは、ＳＲＡＭマクロをライブラリとして使用する場合、チップ上ではなるべく、電源分離数が少ない方が使いやすい、特に、スタンダードセル等の周辺ロジック部と同一電源の方が、電位差から生ずる誤動作等に強いという背景とニーズから来るものである。
【００１５】
図２８に回路構成概念を示すが、ライト時のメモリセルラッチノード１６０の電位をやや降下させてライトを容易化するライトアシスト技術では、トランジスタ１６１の抵抗分割によって、中間的な電位を生成して使用する回路技術がある。その他にも、容量再結合を用いて電位生成を行う技術もあるが、後述する生成電位のばらつき課題に関しては、微細化によって同一傾向である。
【００１６】
図２９に回路構成概念を示すワード線電位制御技術では、ロウデコーダバッファのＰＭＯＳトランジスタ１６３がオンした時のワード線１００のＨｉｇｈレベルを、微小なＮＭＯＳのオン状態トランジスタ（プルダウントランジスタ）１６４で若干引き下げて、所望のワード線電位を生成している（非特許文献１参照）。
【００１７】
一方、冗長救済用のスペア回路を使用することなく、高抵抗性のセル不良を冗長救済する技術も知られている（特許文献３参照）。
【特許文献１】米国特許第６０１４３３８号明細書
【特許文献２】特開２００４−４７００３号公報
【特許文献３】特許第３８３６８０２号明細書
【非特許文献１】M. Yabuuchi, et al.,"A 45nm LSTP Embedded SRAM design with process and temperature variation immunity", ISSCC 2007, 18.3
【非特許文献２】N. Verma, et al.,"A High-Density 45nm SRAM Using Small-Signal Non-Strobed Regenerative Sensing", ISSCC 2008, 21.3
【非特許文献３】W.H. Henkels, et al.,"A 500MHz 32-Word x 64-Bit 8Port Self-Resetting CMOS Register File and Associated Dynamic-to-Static Latch", VLSI Symposium 1997, 6-2
【非特許文献４】Leland Chang et al.,"Stable SRAM Cell Design for the 32nm Node and Beyond", VLSI Symposium 2005
【非特許文献５】R. Joshi et al.,"6.6+ GHz Low Vmin, Read and half select disturb-free 1.2Mb SRAM", VLSI Symposium 2007, 24-1
【非特許文献６】Leland Chang et al.,"A 5.3GHz 8T-SRAM with Operation Down to 0.41V in 65nm CMOS", VLSI Symposium 2007, 24-2
【非特許文献７】S. Ishikura et al.,"A 45nm 2port 8T-SRAM using hierarchical replica bitline technique with immunity from simultaneous R/W access issues", VLSI Symposium 2007, 24-3
【非特許文献８】Y. Morita et al.,"A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC Under DVS Environment", VLSI Symposium 2007, 24-4
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来技術では、今後の微細化に向けて、以下に示すような課題があった。
【００１９】
上記非特許文献２の技術には、単純なインバータラッチタイプのセンスアンプと比較して面積増加が著しいというデメリットがある。また、セル電流から決まる限界速度を引き出すことは可能だが、逆に、セル電流限界を超える動作速度は、実現できないというジレンマも有することになる。
【００２０】
また、冗長救済用のスペアメモリセルやスペア周辺回路を用いる技術は、当然、その分の面積増加を伴う。特に、１つのマクロ内で多数の不良を救済して大幅に動作速度を向上しようとすると、救済箇所数分の冗長救済用スペア回路を具備せねばならない。多数の不良ビットを冗長救済可能とすれば、メモリセルの設計制限は緩和され、大きいばらつきを持つ小さいトランジスタを使用して、小さなセル面積で、高速なメモリマクロが実現できることになるが、多数ビットを救済するだけのスペア回路が必要となる。
【００２１】
また、上記特性アシスト技術について、本願発明者らは、微細化が進めば、メモリセルだけでなく、周辺回路もシュリンクされて行くので、アシスト回路の電位生成レベルのばらつきも拡大傾向であり、メモリセル特性のばらつきと合わせて対策を検討する必要があるとの課題認識に至った。このメモリセル特性のばらつきとアシスト回路の生成電位のばらつきとの課題（以下、アシスト電位ばらつき）に対しても、従来技術であれば、加工不良と同様に、冗長救済用スペア回路を使用して対応するか、あるいは、生成する中間電位を個別にトリミング調整する機能を付与する等、面積増加や複雑な回路設計が必要になるという課題があった。
【００２２】
また、スペア回路を使用した冗長救済回路には、バーンイン後に発生する特性不良に対する冗長救済では、使用しづらいという問題がある。これは、バーンイン中でもスペアセルを動作させていないと、スペアメモリセルに対して、保持する０と１、２つの値に相当する、両方の電位インストレスを印加できないという課題である。
【００２３】
発生確率を鑑みて均一ストレス印加を断念すれば、市場不良率の増大という信頼性面でのリスクが生ずることとなるし、これを回避するために、ストレス印加用の回路を付加すれば、それによる面積増加や、特殊なモード制御を実施する等の回路の複雑化等の問題につながる。
【００２４】
また、上記特許文献３の技術は、ページモード動作の場合に、選択回路の動作順番を変更することによって、読み出し速度が遅くなる高抵抗不良セルを救済する技術であって、ランダムばらつき課題への着眼はなく、ランダムアクセス動作を行うメモリ回路には適用できない技術である。
【課題を解決するための手段】
【００２５】
本願の第１の発明に係る半導体記憶装置は、メモリセルと、差動増幅型センスアンプと、前記メモリセルに接続された正相ビット線及び逆相ビット線と、前記差動増幅型センスアンプの２つの入力に対する電気的接続を、前記正相ビット線と前記逆相ビット線とのうち各々どちらと組み合わせるかを選択するセレクタ回路とを有することを特徴とする。
【００２６】
本願の第２の発明に係る半導体記憶装置は、本願の第１の発明に係る半導体記憶装置において、ビット線の正相・逆相を選択するセレクタ回路を制御する制御信号によってライトデータを反転させる回路を更に有することを特徴とする。
【００２７】
本願の第３の発明に係る半導体記憶装置は、本願の第１の発明に係る半導体記憶装置において、ビット線の正相・逆相を選択するセレクタ回路を制御する制御信号によって前記差動増幅型センスアンプからの出力データを反転させる回路を更に有することを特徴とする。
【００２８】
本願の第４の発明に係る半導体記憶装置は、複数個のメモリセルと、複数個の周辺回路と、前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路とを電気的に接続するセレクタ回路とを有し、前記セレクタ回路を制御する制御信号によって前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路との電気的な接続関係を変更することを特徴とする。
【００２９】
本願の第５の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路が差動増幅型センスアンプを含む回路であることを特徴とする。
【００３０】
本願の第６の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個のメモリセルがシングルビット線の片読み出しタイプであることを特徴とする。
【００３１】
本願の第７の発明に係る半導体記憶装置は、本願の第６の発明に係る半導体記憶装置において、階層ビット線構造を更に有することを特徴とする。
【００３２】
本願の第８の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路がメモリセルラッチインバータのソース電位供給回路であることを特徴とする。
【００３３】
本願の第９の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路がワード線ドライバ回路であることを特徴とする。
【００３４】
本願の第１０の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、前記セレクタ回路の選択状態を設定するヒューズ等の不揮発性素子を更に有することを特徴とする。
【００３５】
本願の第１１の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、マクロ単位で、前記セレクタを制御する入力ピンを１本のみ有することを特徴とする。
【００３６】
本願の第１２の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、マクロ単位で、前記セレクタを制御する入力ピンを複数本有することを特徴とする。
【発明の効果】
【００３７】
本願の第１の発明によれば、ランダムばらつき起因で発生する、セル電流の少ないメモリセルとオフセット量の大きなセンスアンプとの組み合わせで発生する速度不足系の特性不良に対して、ビット線の正相と逆相との関係を入れ替えて、センスアンプのオフセットがワーストセルの読み出し電流の少ない側に有利な構成に組み替えることで、特性不良に対する冗長救済を実施可能となる。従来型のスペア回路を使用した冗長救済方式と比較して、冗長救済用スペア回路を使用しないため、特に、１マクロ内で多数の不良を救済する場合に、面積を抑制できる。副次的効果として、センスアンプ起動タイミングの早期化による高速アクセスの実現や、メモリセル面積の縮小による小面積化の効果も得られる。また、本願の第１の発明は、ランダムアクセス仕様のメモリ、ＦＩＦＯ（First In First Out）、ページモード的動作を行うメモリのいずれに対しても適用可能な技術である。
【００３８】
また、信頼性バーンイン試験において発生する特性不良に対して、スペアセルを使用した冗長救済が、バーンイン中に、スペアセルに対して、保持データ０と１とを交互に入れ替えられない、あるいは、入れ替え用の特別なバーンインモード用の回路を搭載する必要があるのに対して、そうしたデメリットもなく、保持データが０と１と交互に印加されたバーンインストレス印加が可能である。
【００３９】
本願の第２の発明によれば、本願の第１の発明を適用した場合の、読み出しデータの逆転現象に対して、マクロ内に閉じた形で効果的に対処可能となる。つまり、マクロの外部側ロジックで冗長救済アドレスを基に読み出しデータを反転する等の複雑な処理を実施することなく、マクロ内で読み出しデータの正逆の論理を正しくすることが可能となる。また、後述する本願の第３の発明と比較して、メモリセルからの読み出し系に、本願の第３の発明に関連した論理回路が挿入されないため、アクセス時間を高速化できるメリットがある。
【００４０】
本願の第３の発明によれば、本願の第１の発明を適用した場合の、読み出しデータの逆転現象に対して、マクロ内に閉じた形で効果的に対処可能となる。また、本願の第２の発明と比較して、検査関係でメリットがある。メモリセル中のデータ保持電位は、救済前後の構成で不変であるため、外部からチェッカーパターンを印加した場合に、前述した本願の第２の発明では、ライトデータを反転した箇所で、０／１の保持電位の関係が変わってしまい、隣接セルとの異電位関係を期待したテストパターンで所望の電位関係に設定できないという不具合が生じ、検査品質が低下する。本願の第３の発明によれば、そうした不具合なしに、本願の第１の発明が適用可能となる。
【００４１】
本願の第４の発明に係る半導体記憶装置は、ランダムばらつき起因の特性不良に対して、構成要素の組み合わせを交換することによって、スペア回路を使用することなく、特性冗長救済を行うことができる。ランダムアクセス動作のメモリ、ＦＩＦＯ、ページモード動作のメモリにも適用可能である。また、バーンイン中には動作するものの、バーンイン後に発生する特性不良に対しても、スペアセルを使用する冗長救済が、スペアセルがバーンイン中に保持データを０と１と交互に入れ替えられない、あるいは、入れ替え用の特別なバーンインモード用の回路が必要であるのに対して、そうしたデメリットなく、保持データが０と１と交互に印加されたバーンインストレス印加が可能である。
【００４２】
本願の第５の発明に係る半導体記憶装置は、セル電流が少ないワーストセルと、センスアンプのオフセット量が大きいワーストアンプとの関係で発生する読み出し速度不良に対して、本願の第４の発明に記載する効果を得ることが可能となる。特に、トランジスタランダムばらつきによってセル電流が低下したワーストセルと、同じくばらつきによって発生したオフセットの大きなセンスアンプとの関係で発生する速度不足の課題に対して、対処可能である。スペア回路を使用する冗長救済方式と比較して、特に、１マクロ内で多数の不良を救済する場合に、面積を抑制できる。副次的効果として、センスアンプ起動タイミングの早期化による高速アクセスの実現や、メモリセル面積の縮小による小面積化の効果も得られる。また、本願の第５の発明は、ランダムアクセス仕様のメモリ、ＦＩＦＯ、ページモード的動作のメモリ等でも適用可能である。
【００４３】
本願の第６の発明に係る半導体記憶装置は、セル電流が少ないワーストセルと、論理閾値とプリチャージレベルとの差異が大きなワーストアンプとの関係で発生する読み出し速度不良に対応可能であることに加えて、背景技術において説明した、誤読み出し課題に対しても対応可能である。誤読み出し課題に対しても、リーク電流が多いワーストセルと、プリチャージレベルと論理閾値との差異が小さなワーストアンプとの関係で発生する不良に対して、スペアメモリセルやスペアセンスアンプを使用することなく、特性冗長救済が可能となり、メモリ動作の安定化、高歩留化が実現できる。
【００４４】
本願の第７の発明に係る半導体記憶装置は、ローカルビット線容量が非常に軽いために、非階層ビット線読み出し回路と比較して、誤読み出しが発生し易い階層ビット線構造において、本願の第６の発明と同様の効果を有効に活用できる。また、メモリアレイ空間がビット線方向に分割されている構成を活用して、ローカルビット線単位に絞った交換冗長救済を行えば、交換によって新たな特性不良が発生するリスクを小さくできる。
【００４５】
本願の第８の発明に係る半導体記憶装置は、メモリセルラッチインバータのソース電位を制御するアシスト回路における特性不良に対して、スペアセル及びスペアのワード線ドライバ回路を使用しないで、冗長救済可能である。具体的には、メモリセルラッチインバータのソース電位（ＶＤＤＭ）を電源電圧よりも低い電圧として、メモリセルへのデータ書き込みを容易化するライトアシスト回路のＶＤＤＭレベルのばらつきで発生する、メモリセルの特性不良を救済可能である。例えば、ランダムばらつきによって発生する、ライト特性の悪いセルと電位レベルの高いＶＤＤＭとの関係を組み替えることによってライト特性の不良を救済可能である。また、メモリセルのリテンション特性が悪く、ＶＤＤＭが下がり過ぎるとメモリセルの保持データを消失してしまうセルに、生成電位の低いＶＤＤＭ発生回路が組み合わさって発生する不良に対して、救済可能である。また、リード時に、メモリセルラッチインバータのソース電位ＶＤＤＭを電源電圧よりも高い電圧として、メモリセルのデータ保持能力を改善するリードアシスト回路においても、メモリセルとＶＤＤＭとのばらつき関係を再組み替えすることで、特性不良を救済可能である。
【００４６】
本願の第９の発明に係る半導体記憶装置は、ワード線ドライバ回路によって生ずるライトパルス幅や、あるいは、ワード線を電源電圧よりも若干低い電圧として、ノイズマージン特性を確保するリードアシスト回路のワード線レベルのばらつきと、メモリセルのばらつきとで発生する、メモリセルの特性不良を救済可能である。具体的には、ランダムばらつきによって発生する、ノイズマージン特性の悪いセルと電位レベルの高いワード線ドライバとの関係や、ライト特性の悪いセルと電位レベルの低いワード線ドライバとの関係を、組み替え処理によって回避し、冗長救済する。スペアセル及びスペアのワード線ドライバ回路を使用しないため、小面積で対応可能である。
【００４７】
本願の第１０の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、検査で判定した不良を救済するためのセレクタ制御信号を生成するデータを、ヒューズ等の不揮発性素子に書き込んでおくことで、電源投入時に、セレクタ回路を所望の状態に設定して、良品化することができる。
【００４８】
本願の第１１の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、チップ全体で一様に全ての組み替えを行った場合に再度発生し得る別の組み合わせでの特性不良が発生するリスクを抑制しつつ、本発明の特性不良対策を効果的に実施可能である。また、マクロレベルでのパスフェイル判定に基づいて組み替えを行えば、扱う冗長救済アドレス情報が少なく、冗長救済対応が容易に行えるメリットを有する。
【００４９】
本願の第１２の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、複数ピンで与えられる情報をデコード処理することによって、１マクロ内においても、複数の特性不良を救済することが可能となる。交換処理を行う領域を不具合箇所の近傍に限定することによって、組み替え後に再度発生し得る別の特性不良の発生リスクを抑制可能である。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
【００５１】
《第１の実施形態》
図１は、ＳＲＡＭメモリアレイを有する回路への本発明の適用例を示す。図１によれば、メモリセル２００とセンスアンプ２０１との間にセレクタ２０３が設けられる。各セレクタ２０３は、Ｃ＝Ｈｉｇｈ時にＡをＹに、Ｃ＝Ｌｏｗ時にＢをＹに出力する。セレクタ制御信号２０４〜２０７には、通常はＣ＝Ｈｉｇｈが入力されている。
【００５２】
ここで、低電圧検査で不良となったワーストメモリセル２００が左から２番目のカラムのＢ１／ＮＢ１への接続領域であったとする。制御信号２０４〜２０７のうち、制御信号２０５を、メモリセルとセンスアンプとの接続が通常時とは反転するようにＣ＝Ｌｏｗの側に制御すると、セレクタ２０３がＢ側の入力をＹに出力する。これにより、センスアンプ２０１のＬｅｆｔ側とＲｉｇｈｔ側の入力関係が入れ替わり、ワーストメモリセル２００に保持されたデータが、センスアンプ２０１に出力されるようになる。
【００５３】
図２（ａ）及び図２（ｂ）を用いて背景技術で示したように、ビット線の引き抜き速度が遅いワーストメモリセル２００と、オフセット量の大きなワーストセンスアンプ２０１との組み合わせで発生する読み出し速度不良の対策について説明する。ここでは、図２（ａ）及び図２（ｂ）に示すように、各々構成要素の右側のトランジスタのＶｔが高い場合を想定する。
【００５４】
微細プロセスのシステムＬＳＩに搭載されるメモリ容量は例えば数１０メガビットであり、良好なチップ歩留を確保するには、統計的には、凡そ６σ相当の設計保証が求められる。また、各マクロに複数個搭載されるセンスアンプの総数も、凡そ４σ相当となる。そのため、ある程度、統計的な正規分布の端（裾野）に近い特性の構成要素（メモリセルとセンスアンプ）同士の遭遇確率が低いことを考慮して統計的設計を行うのが、近年のＳＲＡＭ設計方法となっている。
【００５５】
メモリセルを縮小してＬＳＩを低コスト化するためには、微細加工努力によるレイアウトルールの縮小だけでなく、使用するトランジスタのサイズを縮小する必要がある。しかしながら、トランジスタサイズの縮小は、トランジスタのランダムばらつきの増大に繋がり、結果として、動作電圧範囲を満足できないチップが発生して、特性歩留低下が発生する。
【００５６】
メモリのセンス動作は、ＶＤＤのプリチャージ状態から、メモリセルで低電位側に引き抜き、規定のセンスアンプ起動タイミングでセンスアンプを活性化して、正相と逆相のビット線間の電位差を増幅する。アクセス時間の高速化のためには、このセンスアンプ活性化タイミングをできるだけ早く設定したい。
【００５７】
図３（ａ）に、センスアンプ動作タイミングとビット線電位との従来の関係図を示す。ノイズの影響分や、規定の活性化時間内でセンス動作が完了するために、ある程度、ビット線電位を引き抜くことが必要であると仮定し、Ｌｅｆｔ側とＲｉｇｈｔ側とで、ランダムばらつきによって、必要電位レベルにオフセットが生ずる。このセンスアンプオフセット量をキャンセルして正常動作するためには、Ｒ（Ｒｉｇｈｔ）側へのＬｏｗ入力は、Ｌ（Ｌｅｆｔ）側へのＬｏｗ入力の場合よりも、より大きなビット線振幅量を必要とする。所望のセンスアンプ起動タイミングよりも引き抜き動作が遅くなると、センスアンプのオフセット量を打ち消すだけのビット線振幅が得られず、動作不良が発生する。
【００５８】
この課題に対して本発明では、図２（ｃ）のように、メモリセル２００とセンスアンプ２０１との左右の構成要素の組み合わせを、セレクタ２０３を使用して入れ替え可能な構成とする。これにより、図３（ｂ）に示すように、引き抜き速度の遅いメモリセルの右側の高いＶｔのトランジスタは、ワーストアンプではありながらオフセット的に読み出しの有利な左側の端子に接続されるので、所望のセンスアンプ起動タイミングでセンスしても、速度起因の読み出し不良には至らない。また、必要オフセット量の大きなＲ側入力には、ワーストセルにてセル電流の大きなＬｅｆｔ側のアクセストランジスタが接続されるので、図３（ａ）と図３（ｂ）とを比較して判るように、当初の点Ａのタイミングよりは遅くなるが、ワーストセルとワーストセンスアンプとで決まる限界の起動タイミング（点Ｂ）は改善される。アクセス時間は、動作速度の最も遅い構成要素を通過するパスで決まるので、メモリマクロとしては高速動作が可能となる。
【００５９】
本対策は、今着目している不良が、ランダムばらつき起因で発生するものであるため、数１０メガビットに数個程度の不良発生箇所において、不具合箇所に隣接する構成要素と入れ替えても、不良に至るケースは、統計確率的に極めて低いことを利用している。
【００６０】
例えば、搭載容量的に、メモリセル６σ、センスアンプ４σの設計が必要で、実際に、メモリセル５σ相当のばらつきが、４σのばらつきのセンスアンプに遭遇すると不良に至るものと仮定する。この厳しさは、デバイスのばらつき量、センスアンプの起動タイミングの厳しさ、必要な動作電圧範囲、等で変化する。この場合、ワーストセンスアンプに繋がるメモリセルを、不具合の発生するワーストセルを一旦外して、任意に選択し直すことになるので、再度、ワーストセルに遭遇する確率は５σ相当となる。確率的には百万分の１程度であるので、冗長救済して成功する確率としては、実使用上十分な値であることが判る。メモリセル及びセンスアンプの設計マージンを更に厳しくして、高速化や小面積化を実施することが可能である。
【００６１】
本方式は、加工不良を救済することはできないが、図２７の冗長救済用スペア回路１４１は不要なので、救済箇所の数を増やしても、面積増加を抑制できるという利点がある。また、前述の特許文献３の技術のように、ページモードに限定してアドレスデコーダの選択順番を入れ替えることで高抵抗不良を救済するものと比較して、ランダムばらつきという異なる課題に着目した技術であり、かつ、ランダムアクセスのメモリマクロに対して、ランダムアクセス性を損なうことなく対策が可能である。
【００６２】
また、ＬＳＩの信頼性を確保する方法として、従来より、高温・高電圧条件でエージングして、初期不良品をスクリーニングするバーンイン試験がある。バーンイン条件は高電圧が一般的であり、トランジスタの特性が多少変動しても動作する場合が多い。ただし、バーンイン後に、通常電圧、特に、推奨動作下限電圧側で、トランジスタ特性の変動、例えば、ＮＢＴＩ劣化（Negative Bias Temperature Instability）等によって動作不具合に至るケース（以下、バーンイン不良）が多い。こうした、バーンイン不良に対して、スペアセルを使用した冗長救済方式が、スペアセルがバーンイン中に保持データを任意に変更できない、あるいは、バーンインモードで変更するためにスペアセル部にデータ変更用回路が必要であるというデメリットを有するのに対して、そうしたデメリットもなく、保持データを０と１と交互に変更するバーンインストレス印加が可能であるというメリットを有する。
【００６３】
なお、セレクタ２０３の制御信号２０４（〜２０７）は、図１のように各カラムで独立して制御してもよいし、図４のようにマクロ内で共有してもよい。
【００６４】
また、本発明は、図５に示すように、従来の加工不良対策に主眼を置いたスペア回路を使用する冗長救済方式と併用することが可能である。スペア回路１４１のメモリセルも含めて、センスアンプに対するビット線の正相と逆相の入力を変更可能なように、回路を構成することが可能である。これにより、加工及び欠陥起因の不良と、特性起因の不良との両方に対して、特性不良については本発明を併用しつつ、効果的な冗長救済が可能となる。
【００６５】
実際の使用方法としては、セルの読み出し速度不良は低電圧不良である場合が多いので、まず標準（typical）電圧で検査して、従来のスペア回路を使用した冗長救済回路でセルの欠陥系不良を救済した後、動作下限電圧検査での不良を、本交換冗長救済を適用して救済するフロー等が適用可能である。
【００６６】
ＬＳＩ検査をして決定した冗長救済回路の制御信号は、電源を切っても情報を失わないヒューズ素子に記憶しておくのがよい。これにより、ＬＳＩ出荷後も電源投入時毎に、所望の冗長救済回路設定が得られる。ただし、実現方法はこの限りではなく、例えば、ヒューズ素子に救済用データを記憶させるのではなく、電源投入時に、ＢＩＳＲ（Built In Self test and Redundancy）システムで冗長救済を実施して得られた冗長救済解を電源投入の都度与える形でもよい。
【００６７】
さて、本交換冗長救済は、冗長救済を実施する箇所においてビット線の正相と逆相を入れ替えるので、そのままでは、読み出しデータが逆転してしまう。マクロの外側のロジック回路側でヒューズ信号を読み出して、該当の救済箇所へのアクセスにおいてのみ、データの正逆を反転処理してもよいが、より好ましくは、マクロ内で正逆の関係を適正化しておく方が、チップ設計が容易である。
【００６８】
対応策として、下記の二方法がある。一つ目の方法は、図６に示すように、交換冗長救済制御信号２０４に連動してライトデータの入力を反転する回路２１０を内蔵しておき、本発明の救済を実施する箇所のライトデータも反転しておくことである。本方法は、マクロ外での冗長救済アドレスを基にしたデータ反転処理等の複雑な処理もなく、読み出しデータの正逆の論理をマクロ内で適正化することができる。また、メモリセルからの読み出し回路部に、本発明に関連した論理回路の演算が関与しないので、アクセス時間が劣化しないというメリットを有する。
【００６９】
２つ目の方法は、図７に示すように、読み出し系のパスに、交換冗長救済制御信号２０４に連動して読み出しデータを反転する回路２１１を内蔵しておくことである。この方法では、メモリ検査パターンでのセル中の保持データが、救済前後で不変というメリットがある。そのため、外部からチェッカーパターンを印加した場合に、前述の発明では、ライトデータの反転箇所で、隣接セルとの０／１の保持電位の関係が変わることになり、異電位のバイアス関係を与えるチェッカーパターンでも異電位にならないことになるが、そうした不都合が生じない。正しく印加パターン通りにＬＳＩを検査しようとすると、ＢＩＳＴ（Built In Self Test）回路側に、本冗長救済措置に対応した、トリミング情報に基づくテストパターン変更という大変煩雑な回路工夫が必要となる。チェッカーの代わりにＡＬＬ０／ＡＬＬ１等の他のパターンで検査できている場合もあるが、ロウ／カラムのアドレッシング進行等での制約も加味した上で印加パターンの通りに検査したい場合には、図７の出力データ反転が有効である。
【００７０】
《第２の実施形態》
第１の実施形態では、対応するメモリセルのカラムとセンスアンプとの関係は同一のまま、ビット線の正相・逆相の接続関係のみを変更して特性冗長救済を実施したが、メモリセルのカラムとセンスアンプとの組み合わせ自体を組み替えることでも、交換冗長救済が可能である。
【００７１】
図８に、第２の実施形態のイメージ回路図を示す。各セレクタ２０３は、Ｃ＝Ｈｉｇｈの時にＡをＹに、Ｃ＝Ｌｏｗの時にＢをＹに出力する。セレクタ制御信号２０４，２０５は通常はＣ＝Ｈｉｇｈであり、Ａ入力側が選択されている。そのため、通常は、図８のメモリセルとセンスアンプとは上下の並びのもの同士で対応している。今、最も左側のカラムに存在するメモリセル２００とセンスアンプ２０１との関係で、セル電流不足による読み出し速度不良が生じたとする。この場合、制御信号０（２０４）にＬｏｗ信号を入力するよう、外部のヒューズにトリミングして、制御信号を設定する。こうすると、左から１番目のセンスアンプ２０１には、左から２番目のカラムのメモリセルが、また、左から２番目のセンスアンプ２０２には、最も左側のカラムのメモリセルが、それぞれ接続される。これによって、ワーストメモリセル２００とワーストセンスアンプ２０１との組み合わせが解消され、読み出し速度不足の特性不良が回避される。
【００７２】
ライト系も含めた回路図を図９に示す。回路図から判るとおり、データ入出力部に対応するメモリセルの正相・逆相の関係を保ったまま、メモリセルのカラムのみを入れ替える形態で本特性冗長救済を実施すれば、ライト系あるいはリード系でのデータ反転処理は必要がない。
【００７３】
また、本発明は、データ入出力部の全てを差し替える必要はなく、図１０に示すように、センスアンプのみを他のデータ入出力部のものと交換してもよい。また、図例は割愛するが、本センスアンプの交換以外も含めてだが、交換冗長救済を行う構成要素同士は、隣接している必要はないし、複数間でぐるりと回して交換させてもかまわない。
【００７４】
本発明によって、ランダムばらつき起因の特性不良に対して、構成要素の組み合わせ交換による特性冗長救済を実施できる。ランダムアクセス動作対応が可能である、冗長救済用のスペア回路が不要である、バーンインストレスの課題がない等のメリットは、第１の実施形態で記載したのと同様である。
【００７５】
《第３の実施形態》
第１及び第２の実施形態は、セル電流の少ないメモリセルとオフセットの大きなセンスアンプとの関係で生じる速度不足系の特性不良救済例であった。本交換冗長救済は、背景技術のところで述べたシングルビット線読み出し方式で発生する誤読み出しの課題に対しても有効であるので、第３の実施形態においては、その例について説明する。補足であるが、シングルビット線方式においても、セル電流の少ないメモリセルと、論理閾値が速度的に不利な側にばらついたローカルアンプとの関係で発生する読み出し速度不良も発生するうえ、本交換冗長救済での救済も可能である。
【００７６】
図２５のように、シングルの読み出しビット線構造で、ＰＭＯＳトランジスタ１３０のゲートでローカルビット線を受けるローカルアンプ１２９の場合には、メモリセルのリードポートのアクセストランジスタ（図２２の１２２）のＶｔが低くてリーク電流が多く、ローカルアンプの論理閾値がＶＤＤプリチャージレベルに近い方向にばらついているワーストアンプ２０１（図１１（ａ））のような場合、誤読み出し不良が発生する。２ポートの同時リード／ライト動作時には、内部ラッチノードの浮きによる弱オン状態の発生によって、更に誤読み出し電流が重畳される。この誤読み出し不良に対しても、図１１（ｂ）に概念図を示すように、セレクタ２０３を挿入することによって、ワーストセル２００とワーストローカルアンプ２０１との関係を、交換冗長救済を使用することで対応可能である。
【００７７】
図１２に、４カラム構成の場合の、ローカルアンプ部を中心とした回路図を示す。ワーストセル２００の誤読み出しリーク電流が大きく、受けのＰＭＯＳトランジスタ２２２のＶｔが低く、ローカルアンプとしての論理閾値が高めにばらついている場合、誤読み出しが発生する。ここで、セレクタの制御信号２０４の設定をヒューズトリミングによって変更し、ワーストセル２００の存在するカラムに対応するするローカルアンプのＰＭＯＳトランジスタにつき、セレクタ２０３からセレクタ２２１に変更する。ＶｔがワーストであるＰＭＯＳトランジスタ２２２から、正規分布的には非ワーストであると予想されるＰＭＯＳトランジスタ２２３に、接続を切り替えるのである。この際に、同時に、リードアドレス１３５の論理アドレス生成回路２２０においても、リードアドレスの対応関係を保つように、トリミングで変換をかける。つまり、セレクタの交換処理に対応させて、カラムアドレス信号の０と１、もしくは、２と３との論理アドレス関係を逆転させる。
【００７８】
図１２の例は、ワード線方向に存在する他のビットに対しても共通で供給されるカラムアドレス信号１３５が変更されることになるので、マクロ内のカラム交換信号２０４は、マクロ内のビット同士で共有化する必要がある。ただし、この部分については、ローカルアンプ１２９の論理回路設計を変更すれば、独立して制御することも可能であり、詳細な回路設計に依存する。
【００７９】
リードビット線が階層ビット線構造の場合、ローカルビット線の容量が軽くなり、誤読み出しが発生し易く、本発明によって得られるメリットが大きい。
【００８０】
階層ビット線構造の場合には、ビット線方向に見てメモリ領域が分割されているので、図１３に示すように、そのローカルアンプ単位で横一列に全カラム交換の信号を通して制御しても、メモリセルエリア内のうちのローカルアンプ部１２９で分割された領域しか交換されず、交換によって新たな不良が発生する確率は低い。こうすることによって、階層ビット線構造で、かつカラム毎に独立した制御を実施するための、制御信号線や演算素子の面積が抑制され、効率的に本発明を適用できる。
【００８１】
《第４の実施形態》
第４の実施形態では、メモリセルのリード／ライト特性を改善するアシスト回路に関連した特性救済方法について説明する。
【００８２】
背景技術でも説明したとおり、図２８のように、ライト時にメモリセルのラッチ電位を降下させてライト特性を改善するライトアシスト回路がある。また、図２９のように、活性化時のワード線のＨＩＧＨレベルを下げて、アクセストランジスタの能力を弱めることで、メモリセルのデータ保持レベル（スタティックノイズマージン）を向上するリードアシスト回路がある。これらの回路図例、すなわち図２８、図２９の両例とも、オン状態にある複数のトランジスタの競合状態で発生する中間電位を用いることで、セル特性アシスト動作に必要な電位を得ている。しかしながら、微細化の進展に伴い周辺回路のトランジスタサイズもスケーリングされるので、その中間電位のばらつき変動レベルも、微細化で拡大する。このアシスト電位のばらつきとメモリセル特性のばらつきとの両方が、微細化によって拡大傾向にあるため、ライト不良、あるいは、リード時のノイズマージン不良といったセル特性不良が発生し易くなる。本課題に対して、本発明は、図２８のライトアシスト回路に対しては図１４に記載の、図２９のリードアシスト回路に対しては図１５に記載の形態で交換冗長救済を実施する。
【００８３】
図１４は、該当するライトアシスト電位発生回路を含むデータ入出力部に対して、通常状態では、左から１番目のカラムのメモリ列が対応する。不具合発生時には、セレクタ２０３の状態を制御信号２０４で切り替えて、左から２番目のカラムのメモリセル列に対応させる。
【００８４】
ＶＤＤＭのアシスト電位ばらつきのみを問題とする場合には、本例のようにビット線も含めて差し替えるのではなくて、アシスト電位のみを入れ替える回路構成であってもよい。本例の図１４のようにデータ入出力部全体を含む場合には、アシスト電位だけでなく、ライトバッファ１２５が、ばらつきによってＬｏｗ側に引く能力が不足している場合に対しても対応可能となる。
【００８５】
図１５は、リードアシスト回路への適用例を示す。ライトしにくいセルに対してワード線１００のレベルが低下している、あるいは、ノイズマージンの弱いセルに対してワード線１００のレベルが上昇しているという場合が、周辺回路部及びメモリセル部のランダムばらつきによって発生し得る。この場合に、制御信号２０４によってセレクタ２０３の選択状態を変更することで、ロウデコーダ１６２に対応するメモリセルの関係を、上下で交換する。これによって、上述のような、メモリセルとワード線レベルとの両方のばらつきによって発生するライト不良あるいはノイズマージン不良を救済する。
【００８６】
また、図１６に示すように、ワード線の電位を若干低下させるために使用する微小なトランジスタの接続関係のみを、隣接するパーツ間で交換する方式もある。プルダウントランジスタ１６４は、ワード線１００の電位を若干下げるために大きなオン抵抗、すなわち、ゲート幅の小さなトランジスタを使用している。そのため、ランダムばらつきの影響で、ワード線１００を引き下げる能力が大きく変動する。対策として、比較的大きなオン抵抗を有するセレクタ２０３を用いて、ゲート幅の小さなプルダウントランジスタ１６４を隣接する上下で交換する。図１６の方式は、図１５の方式と比較すると、救済前後でメモリセルのビットマップが不変である、ワード線バッファ部にセレクタが介在しないので、ワード線１００の駆動が高速であるというメリットがある。
【００８７】
図１４、図１５、図１６のいずれの構成も、アシスト回路とメモリセルとのばらつき関係がワーストケースの場合に発生する特性不良を救済できること、かつ、スペアセル及びスペアの周辺回路を使用せず、小面積で対応可能であり、ランダムアクセス性が損なわれないというメリットを有する。
【００８８】
《第５の実施形態》
最後に、チップ上での冗長救済制御信号の構成に関する本発明の第５の実施形態について説明する。例えば、第１の実施形態に係る図４の構成の場合、図１７のように、救済用データを記憶するヒューズ（fuse）素子をチップ上の全てのマクロで共有化してしまうと、全ての組み合わせを入れ替えてしまうことになるので、本発明による特性冗長救済を実施した後でも、再度、特性不良となる確率が高くなる。
【００８９】
これに対して、図１８のように各マクロでヒューズ素子を独立させると、検査で特定した不良マクロに対する制御信号、すなわち図１８の制御信号２０４〜２０７のうちの１本のみを制御することによって、該当マクロに対してのみ特性冗長救済の構成要素交換が実施される。このため、図１７の構成と比較して、冗長救済後の良品化率を向上することが可能となる。
【００９０】
更に、図１のように独立した各カラムに対して冗長救済可能な回路構成とした場合、図１９に示すように複数の信号を入力し、その信号をデコード処理して、マクロ内の交換冗長救済実施カラムを限定する。マクロの構成は、図１のように、複数カラムで独立して交換冗長救済が実施可能な形態とする。交換冗長救済時の構成組み替え領域が限定されるため、交換冗長救済実施後に、別の箇所で不良が発生する確率を抑制できる。
【００９１】
また、マクロに対する制御信号供給方法は、図２０のように、ヒューズ素子から一旦フリップフロップ（ＦＦ）に対してスキャン動作で供給した後に、マクロに伝達してもよい。本形式の方が使用ヒューズ本数が少数で済み、ヒューズ素子に要する面積が縮小できる場合がある。
【００９２】
以上、半導体記憶装置の例としてＳＲＡＭを中心に説明してきたが、本発明はＳＲＡＭに限定されるものではなく、ＤＲＡＭやＲＯＭ等の他のメモリに対しても適用可能である。また、ポート構成に関しても、シングルポートに限定されるものではなく、マルチポートメモリに対しても適用可能である。
【産業上の利用可能性】
【００９３】
本発明は、半導体記憶装置において、特に微細プロセスにおけるランダムばらつきに対する小面積化、高速動作実現、誤読み出し対策として有用なの特性冗長救済技術である。また、ＳＲＡＭ以外の、ＲＯＭ、ＤＲＡＭ等に関しても、適用可能である。
【図面の簡単な説明】
【００９４】
【図１】第１の実施形態に係るビット線の正相／逆相交換（ポジネガ交換）による特性冗長救済回路図である。
【図２】（ａ）及び（ｂ）は従来の課題を示す概念説明図であり、（ｃ）は第１の実施形態に係るビット線のポジネガ交換による特性冗長救済の概念説明図である。
【図３】（ａ）はセンスアンプ動作タイミングとビット線電位との従来の関係図であり、（ｂ）はビット線のポジネガ交換冗長救済実施後のタイミング説明図である。
【図４】第１の実施形態にてマクロ毎に一括して交換冗長救済する構成図である。
【図５】第１の実施形態と従来型冗長救済回路との併用図である。
【図６】第１の実施形態に係るビット線のポジネガ交換冗長救済にてライトデータを反転する回路の構成図である。
【図７】第１の実施形態に係るビット線のポジネガ交換冗長救済にてセンスアンプ出力後にデータ反転する構成図である。
【図８】第２の実施形態に係る隣接ビット線同士でのデータ入出力部交換の概要図である。
【図９】第２の実施形態に係る隣接ビット線同士でのデータ入出力部交換のライト回路部も含めた回路図である。
【図１０】第２の実施形態に係る隣接ビット線同士でのセンスアンプ交換の回路図である。
【図１１】（ａ）は従来の課題を示す概念説明図であり、（ｂ）は第３の実施形態に係るシングルビット線の場合の交換冗長救済の概念説明図である。
【図１２】第３の実施形態に係るシングルビット線の場合の交換冗長救済の構成図である。
【図１３】第３の実施形態に係る階層ビット線の場合にローカル単位で全カラム交換する回路構成図である。
【図１４】第４の実施形態に係るライトアシスト回路への交換冗長救済適用の構成図である。
【図１５】第４の実施形態に係るリードアシスト回路への交換冗長救済適用の第１の構成図である。
【図１６】第４の実施形態に係るリードアシスト回路への交換冗長救済適用の第２の構成図である。
【図１７】第５の実施形態に係る搭載マクロ全体で交換冗長救済する制御信号を共有化する場合の構成図である。
【図１８】第５の実施形態に係るマクロ別に交換冗長救済する制御信号を独立制御可能な構成図である。
【図１９】第５の実施形態に係る交換冗長救済する制御信号をマクロ別に複数本有する場合の構成図である。
【図２０】第５の実施形態に係るスキャンフリップフロップ経由で交換冗長救済の制御信号を供給する場合の構成図である。
【図２１】従来の１ポートメモリセルの回路図である。
【図２２】従来の２ポートメモリセルの回路図である。
【図２３】（ａ）及び（ｂ）はそれぞれ図２１の１ポートメモリセルの公知の読み出し回路の構成図、同構成図中の公知の差動増幅型センスアンプの回路図である。
【図２４】図２２の２ポートメモリセルの公知の読み出し回路の構成図である。
【図２５】従来の階層型シングルビット線読み出し回路の構成図である。
【図２６】図２５の構成の場合の正規読み出しと誤読み出しとのタイミング説明図である。
【図２７】従来のスペア回路を用いる冗長救済回路の構成図である。
【図２８】従来のインバータラッチ電位降下型ライトアシスト回路の構成図である。
【図２９】従来のワード線電位降下型リードアシスト回路の構成図である。
【符号の説明】
【００９５】
１００ ワード線
１０１ 正相ビット線
１０２ 逆相ビット線
１０３，１０４ 内部ノード
１０５，１０６ アクセストランジスタ
１０７，１０８ ロードトランジスタ
１０９，１１０ ドライブトランジスタ
１１１ ライトワード線
１１２ リードワード線
１１３ 逆相ライトビット線
１１４ 正相ライトビット線
１１５ 正相リードビット線（ローカルリードビット線）
１１６，１１７ ライト用アクセストランジスタ
１２０ リード用ドライブトランジスタ
１２２ リード用アクセストランジスタ
１２４ センスアンプ
１２５，１２６ ライトドライバ
１２７ アンプ回路
１２８ センスアンプ活性化信号
１２９ ローカルアンプ
１３０ ＰＭＯＳトランジスタ
１３１ ローカルリードビット線
１３２ グローバルリードビット線
１３３ 正相プリチャージ制御信号線
１３４ 逆相プリチャージ制御信号線
１３５ 逆相カラムアドレス選択信号
１４０ 通常回路
１４１ 冗長救済用スペア回路
１４２ 不良メモリセル
１４３，１４４，１４５，１４６ シフト冗長信号０〜３
１６０ メモリセルラッチインバータのソース電位ノード
１６１ ライトアシスト用中間電位生成トランジスタ
１６２ ロウデコーダ
１６３ ロウデコーダバッファのＰＭＯＳトランジスタ
１６４ プルダウンＮＭＯＳトランジスタ
２００ ワーストメモリセル
２０１ ワーストセンスアンプ
２０２ 非ワーストセンスアンプ
２０３ セレクタ
２０４，２０５，２０６，２０７，２０８ セレクタ制御信号
２１０ ライトデータ反転回路
２１１ リードデータ反転回路
２２０ リードアドレス変換回路
２２１ セレクタ
２２２ 低いＶｔのＰＭＯＳトランジスタ
２２３ 平均的ＶｔのＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体記憶装置の冗長救済技術に関わるもので、特に、微細化によるランダムばらつきで発生するメモリセルの特性不良救済技術に関するものである。
【背景技術】
【０００２】
メモリセルは、ＬＳＩ（Large Scale Integration）に占める面積割合が高く、厳しい小面積化の要求を受ける。しかしながら、４５ｎｍルール以降の微細プロセス世代の半導体では、素子サイズ縮小によるトランジスタ特性のランダムばらつき増大と、それによって引き起こされるＳＲＡＭ（static random access memory）セル特性のばらつきとが大きな課題となっている。
【０００３】
デバイスばらつき（△Ｖｔ）は、素子のゲート幅（Ｗｇ）、ゲート長（Ｌｇ）に関して、△Ｖｔ＝Ｐｅｌｇｒｏｍ係数×（１／ＳＱＲＴ（Ｗｇ×Ｌｇ））の関係にある。Ｐｅｌｇｒｏｍ係数が改善されなければ、プロセス世代間のデバイススケーリングで素子サイズが世代間で０．７倍に縮小された場合には、デバイスばらつき量が約１．４倍に増大することになる。メモリセルの特性には、書き込み特性、読み出し時のノイズマージン特性、読み出し時のセル電流特性があるが、セル面積をスケーリングトレンドに乗って縮小した場合に、このメモリセルの特性をメガビットレベルで確保することが非常に困難で、メモリ技術分野での大きな課題となっている。
【０００４】
まず、図２１を使用して、従来から用いられている１ポート型のＳＲＡＭセルについて説明する。１００はＳＲＡＭセルのアクセストランジスタのゲートを制御するために用いられるワード線、１０１、１０２はＳＲＡＭセルの書き込みデータ若しくは読み出しデータを伝達するために用いられ、互いに反転された正相、逆相データを伝達するビット線対、１０３、１０４はＳＲＡＭセルのデータ保持をする内部ノード、１０５、１０６はワード線１００によりゲートが制御されリード／ライト動作時にそれぞれビット線対１０１，１０２と内部ノード１０３，１０４とを電気的に接続するアクセストランジスタ、１０７、１０８はＰ型ＭＯＳトランジスタ、１０９、１１０はＮ型ＭＯＳトランジスタであり、Ｐ型ＭＯＳトランジスタ１０７，１０８とＮ型ＭＯＳトランジスタ１０９，１１０とはそれぞれ内部ノード１０３，１０４で電位保持のため必要に応じていずれかがオンするトランジスタとして用いられる。
【０００５】
次に、図２２に、読み出しビット線がシングルビット線タイプの２ポートＳＲＡＭセルを示す。１１１はライト動作時にアクセストランジスタ１１６，１１７のゲート制御に用いられるライトワード線、１１２はリード動作時にリード用アクセストランジスタ１２２のゲート制御に用いられるリードワード線、１１３、１１４はライト動作時にＳＲＡＭセルに書き込む互いに反転した正相、逆相のデータを伝達するライトビット線対、１１５はリード動作時にＳＲＡＭセルから読み出したデータを伝達するリードビット線、１１６、１１７はライト動作時にライトビット線対１１３，１１４と内部ノード１０３，１０４とをそれぞれ電気的に接続するライト用アクセストランジスタ、１２０は内部ノード１０４を電気的にゲートで受けるリード用ドライブトランジスタ、１２２はリードビット線１１５とドライブトランジスタ１２０のドレインとを接続するリード用アクセストランジスタである。このセルは、内部ノード電位を一旦トランジスタ１２０のゲートで受けて読み出しを行う構成であるため、リード用ワード線１１２のみがアクティブ状態の単純なリード動作で、リードポート及びライトポートからの同時アクセスではない場合には、内部ノードの電位レベルがビット線から干渉を受けることがなく、リードノイズマージンフリーのセル特性を有する。このため、セル電流を増やして高速動作を実現するために、リードポートトランジスタのゲート幅を容易に拡大可能である。最近では、高速・低電圧用途を中心に、２ポート用メモリセルとしてだけでなく、１ポート用メモリセルとしても注目されている（非特許文献４及び８参照）。
【０００６】
図２３（ａ）及び図２３（ｂ）は、図２１に示すメモリセルから、差動センスアンプ１２４を用いてデータを読み出す方式のメモリ回路である。メモリセルへのデータ書き込み時には、相補ビット線ドライバ１２５，１２６のどちらかによって、相補ビット線１０１，１０２のどちらかをＬｏｗ側に駆動する。読み出し時には、センスアンプ１２４がビット線対１０１，１０２の電位差を、センスアンプ活性化信号１２８を活性化するタイミングでセンス増幅することにより、メモリセルの記憶データを読み出す。
【０００７】
図２４は、図２２に示すシングルビット線のメモリセルから、データを読み出す方式のメモリ回路である。差動増幅型ではない論理動作のアンプ回路１２７がリードビット線１１５の電位を増幅して、メモリセルに記憶されているデータの読み出しを行う。図２３（ａ）に示した両読み出し式のＳＲＡＭセルの差動センスアンプ読み出しと比較して、ビット線振幅を論理回路動作の論理閾値程度まで大きくする必要があるので、リードポート側を階層ビット線化することによって、リードのセンスアンプ動作なしに高速読み出しを実現する技術がある（特許文献１及び２並びに非特許文献３、５及び６参照）。
【０００８】
図２５に、２カラム構成の場合の階層ビット線のローカルアンプ回りを中心とした回路図を示す。階層ビット線技術では、図２５に示すように、メモリセルアレイをビット線方向に複数のメモリアレイ群（図２５では１６セル毎）に分割し、各メモリアレイ群内でリードビット線同士を接続したローカルリードビット線１３１とし、ビット線方向に並んだ複数のローカルリードビット線１３１を、ローカルアンプ１２９を経由して、グローバルリードビット線１３２に接続した構成としている。
【０００９】
例えば、メモリセルアレイ上のビット線方向に５１２個のメモリセルが存在した場合に、１６個のメモリセル毎にメモリセルアレイを分割した本例では、ローカルビット線の負荷は、１６／５１２＝１／３２に軽減されるため、高速な読み出し動作が可能となる。また、アクセス時間を決定する全ての遅延パスがセンスアンプを使用しないロジック動作であって、個々のメモリセル自身の駆動能力でリードデータが決まるため、センスアンプで誤りなく差動読み出しが可能となる時間以上にセンスアンプ起動タイミングを遅延させる必要がなく、メモリセルの限界実力のセル電流そのもので動作速度が決まる構成であり、限界の高速読み出し動作が実現できる有利を有する。
【００１０】
図２２に示したシングルビット線読み出し方式の８トランジスタ型ＳＲＡＭセルでは、データ出力部で差動型センスアンプを使用せずに、メモリセルのビット線の引き抜きレベルを、図２４のアンプ回路１２７、図２５のＰＭＯＳトランジスタ１３０のゲート等で受けて、データの読み出しを行う。このシングルビット線読み出し構造は、リードビット線がＨｉｇｈ側のデータを読み出す場合には、Ｈｉ−ｚでリードビット線電位を保持した状態を読み出すため、リードビット線に対するリーク電流によって誤読み出しを生じ易い。特に２ポートの場合、単純なトランジスタのカットオフリークだけでなく、リード／ライト両ポートからの同時動作によって発生する弱オン状態のリーク電流（以下、誤読み出し電流）によって誤動作のリスクが飛躍的に高くなる。図２５の構成の場合の波形イメージ図を図２６に示す。これは、正規Ｌｏｗ読み出しのセル電流よりも遅いものの、リーク電流によるビット線電位の降下によって誤読み出しが発生するものである。対策として、ローカルアンプ１２９が応答して誤読み出しデータが出力される前、つまり、正規Ｌｏｗ読み出しと誤読み出しとの間で、読み出しを終了させる回路技術等が発表されている（非特許文献７参照）。
【００１１】
さて、今後のデジタル機器の高精細化や高機能化に向けて、信号処理を行うシステムＬＳＩは、更なる高速化を要求される。しかしながら、元々、オフリーク電流の制限からトランジスタの閾値電圧を下げられない中で、電源電圧を下げていることによるオーバードライブ能力の低下があるうえ、更に、トランジスタ特性のばらつきが微細化によって拡大傾向にあるため、最新のプロセス技術を駆使しても、セル電流は減少傾向であって、高速化が非常に困難な状況になっている。セル電流が少ない場合、高速なアクセス時間を実現するために早いタイミングでセンスアンプ活性化信号を起動させると、センスアンプ自身もトランジスタ特性ばらつきによってオフセットを有するため、少ないセル電流のセルと、オフセット量の大きなセンスアンプとの組み合わせの場合に誤動作が発生する（図２（ａ）及び図２（ｂ）参照）。
【００１２】
本課題に対して、セル電流の限界速度で動作するセンスアンプ活性化信号の印加が不要な回路技術が発表されている（非特許文献２）。
【００１３】
現実的な対処方法としては、従来から、パターン不良に対する冗長救済機能として準備されている冗長救済回路（図２７に例示）を使用し、センスアンプ起動タイミングを早めに回路設計した場合に発生する速度不良を冗長救済することになる。メモリセルを含むメモリ部、あるいは、速度不良のメモリセルを含むメモリ部とセンスアンプを含む周辺回路とを未使用状態とし、予め備えられた冗長救済用スペア回路１４１を使用することによって、冗長救済する。その方式は、アドレスを逐次比較して、不具合アドレスへのアクセス時のみスペア回路を使用するアドレス比較方式や、図２７のように、不具合箇所は未使用状態としてスキップさせるシフト冗長方式等がある。
【００１４】
また、メモリセルのリードライト動作も微細化によって困難となってくる。対策として、セル動作を容易化する特性アシスト技術が種々提案されているが、その多くが、後述のように、メモリセルラッチのソース電位やワード線電位等の主要ノードの電位を制御するものである。これは、ＳＲＡＭマクロをライブラリとして使用する場合、チップ上ではなるべく、電源分離数が少ない方が使いやすい、特に、スタンダードセル等の周辺ロジック部と同一電源の方が、電位差から生ずる誤動作等に強いという背景とニーズから来るものである。
【００１５】
図２８に回路構成概念を示すが、ライト時のメモリセルラッチノード１６０の電位をやや降下させてライトを容易化するライトアシスト技術では、トランジスタ１６１の抵抗分割によって、中間的な電位を生成して使用する回路技術がある。その他にも、容量再結合を用いて電位生成を行う技術もあるが、後述する生成電位のばらつき課題に関しては、微細化によって同一傾向である。
【００１６】
図２９に回路構成概念を示すワード線電位制御技術では、ロウデコーダバッファのＰＭＯＳトランジスタ１６３がオンした時のワード線１００のＨｉｇｈレベルを、微小なＮＭＯＳのオン状態トランジスタ（プルダウントランジスタ）１６４で若干引き下げて、所望のワード線電位を生成している（非特許文献１参照）。
【００１７】
一方、冗長救済用のスペア回路を使用することなく、高抵抗性のセル不良を冗長救済する技術も知られている（特許文献３参照）。
【特許文献１】米国特許第６０１４３３８号明細書
【特許文献２】特開２００４−４７００３号公報
【特許文献３】特許第３８３６８０２号明細書
【非特許文献１】M. Yabuuchi, et al.,"A 45nm LSTP Embedded SRAM design with process and temperature variation immunity", ISSCC 2007, 18.3
【非特許文献２】N. Verma, et al.,"A High-Density 45nm SRAM Using Small-Signal Non-Strobed Regenerative Sensing", ISSCC 2008, 21.3
【非特許文献３】W.H. Henkels, et al.,"A 500MHz 32-Word x 64-Bit 8Port Self-Resetting CMOS Register File and Associated Dynamic-to-Static Latch", VLSI Symposium 1997, 6-2
【非特許文献４】Leland Chang et al.,"Stable SRAM Cell Design for the 32nm Node and Beyond", VLSI Symposium 2005
【非特許文献５】R. Joshi et al.,"6.6+ GHz Low Vmin, Read and half select disturb-free 1.2Mb SRAM", VLSI Symposium 2007, 24-1
【非特許文献６】Leland Chang et al.,"A 5.3GHz 8T-SRAM with Operation Down to 0.41V in 65nm CMOS", VLSI Symposium 2007, 24-2
【非特許文献７】S. Ishikura et al.,"A 45nm 2port 8T-SRAM using hierarchical replica bitline technique with immunity from simultaneous R/W access issues", VLSI Symposium 2007, 24-3
【非特許文献８】Y. Morita et al.,"A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC Under DVS Environment", VLSI Symposium 2007, 24-4
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来技術では、今後の微細化に向けて、以下に示すような課題があった。
【００１９】
上記非特許文献２の技術には、単純なインバータラッチタイプのセンスアンプと比較して面積増加が著しいというデメリットがある。また、セル電流から決まる限界速度を引き出すことは可能だが、逆に、セル電流限界を超える動作速度は、実現できないというジレンマも有することになる。
【００２０】
また、冗長救済用のスペアメモリセルやスペア周辺回路を用いる技術は、当然、その分の面積増加を伴う。特に、１つのマクロ内で多数の不良を救済して大幅に動作速度を向上しようとすると、救済箇所数分の冗長救済用スペア回路を具備せねばならない。多数の不良ビットを冗長救済可能とすれば、メモリセルの設計制限は緩和され、大きいばらつきを持つ小さいトランジスタを使用して、小さなセル面積で、高速なメモリマクロが実現できることになるが、多数ビットを救済するだけのスペア回路が必要となる。
【００２１】
また、上記特性アシスト技術について、本願発明者らは、微細化が進めば、メモリセルだけでなく、周辺回路もシュリンクされて行くので、アシスト回路の電位生成レベルのばらつきも拡大傾向であり、メモリセル特性のばらつきと合わせて対策を検討する必要があるとの課題認識に至った。このメモリセル特性のばらつきとアシスト回路の生成電位のばらつきとの課題（以下、アシスト電位ばらつき）に対しても、従来技術であれば、加工不良と同様に、冗長救済用スペア回路を使用して対応するか、あるいは、生成する中間電位を個別にトリミング調整する機能を付与する等、面積増加や複雑な回路設計が必要になるという課題があった。
【００２２】
また、スペア回路を使用した冗長救済回路には、バーンイン後に発生する特性不良に対する冗長救済では、使用しづらいという問題がある。これは、バーンイン中でもスペアセルを動作させていないと、スペアメモリセルに対して、保持する０と１、２つの値に相当する、両方の電位インストレスを印加できないという課題である。
【００２３】
発生確率を鑑みて均一ストレス印加を断念すれば、市場不良率の増大という信頼性面でのリスクが生ずることとなるし、これを回避するために、ストレス印加用の回路を付加すれば、それによる面積増加や、特殊なモード制御を実施する等の回路の複雑化等の問題につながる。
【００２４】
また、上記特許文献３の技術は、ページモード動作の場合に、選択回路の動作順番を変更することによって、読み出し速度が遅くなる高抵抗不良セルを救済する技術であって、ランダムばらつき課題への着眼はなく、ランダムアクセス動作を行うメモリ回路には適用できない技術である。
【課題を解決するための手段】
【００２５】
本願の第１の発明に係る半導体記憶装置は、メモリセルと、差動増幅型センスアンプと、前記メモリセルに接続された正相ビット線及び逆相ビット線と、前記差動増幅型センスアンプの２つの入力に対する電気的接続を、前記正相ビット線と前記逆相ビット線とのうち各々どちらと組み合わせるかを選択するセレクタ回路とを有することを特徴とする。
【００２６】
本願の第２の発明に係る半導体記憶装置は、本願の第１の発明に係る半導体記憶装置において、ビット線の正相・逆相を選択するセレクタ回路を制御する制御信号によってライトデータを反転させる回路を更に有することを特徴とする。
【００２７】
本願の第３の発明に係る半導体記憶装置は、本願の第１の発明に係る半導体記憶装置において、ビット線の正相・逆相を選択するセレクタ回路を制御する制御信号によって前記差動増幅型センスアンプからの出力データを反転させる回路を更に有することを特徴とする。
【００２８】
本願の第４の発明に係る半導体記憶装置は、複数個のメモリセルと、複数個の周辺回路と、前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路とを電気的に接続するセレクタ回路とを有し、前記セレクタ回路を制御する制御信号によって前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路との電気的な接続関係を変更することを特徴とする。
【００２９】
本願の第５の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路が差動増幅型センスアンプを含む回路であることを特徴とする。
【００３０】
本願の第６の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個のメモリセルがシングルビット線の片読み出しタイプであることを特徴とする。
【００３１】
本願の第７の発明に係る半導体記憶装置は、本願の第６の発明に係る半導体記憶装置において、階層ビット線構造を更に有することを特徴とする。
【００３２】
本願の第８の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路がメモリセルラッチインバータのソース電位供給回路であることを特徴とする。
【００３３】
本願の第９の発明に係る半導体記憶装置は、本願の第４の発明に係る半導体記憶装置において、前記複数個の周辺回路がワード線ドライバ回路であることを特徴とする。
【００３４】
本願の第１０の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、前記セレクタ回路の選択状態を設定するヒューズ等の不揮発性素子を更に有することを特徴とする。
【００３５】
本願の第１１の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、マクロ単位で、前記セレクタを制御する入力ピンを１本のみ有することを特徴とする。
【００３６】
本願の第１２の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、マクロ単位で、前記セレクタを制御する入力ピンを複数本有することを特徴とする。
【発明の効果】
【００３７】
本願の第１の発明によれば、ランダムばらつき起因で発生する、セル電流の少ないメモリセルとオフセット量の大きなセンスアンプとの組み合わせで発生する速度不足系の特性不良に対して、ビット線の正相と逆相との関係を入れ替えて、センスアンプのオフセットがワーストセルの読み出し電流の少ない側に有利な構成に組み替えることで、特性不良に対する冗長救済を実施可能となる。従来型のスペア回路を使用した冗長救済方式と比較して、冗長救済用スペア回路を使用しないため、特に、１マクロ内で多数の不良を救済する場合に、面積を抑制できる。副次的効果として、センスアンプ起動タイミングの早期化による高速アクセスの実現や、メモリセル面積の縮小による小面積化の効果も得られる。また、本願の第１の発明は、ランダムアクセス仕様のメモリ、ＦＩＦＯ（First In First Out）、ページモード的動作を行うメモリのいずれに対しても適用可能な技術である。
【００３８】
また、信頼性バーンイン試験において発生する特性不良に対して、スペアセルを使用した冗長救済が、バーンイン中に、スペアセルに対して、保持データ０と１とを交互に入れ替えられない、あるいは、入れ替え用の特別なバーンインモード用の回路を搭載する必要があるのに対して、そうしたデメリットもなく、保持データが０と１と交互に印加されたバーンインストレス印加が可能である。
【００３９】
本願の第２の発明によれば、本願の第１の発明を適用した場合の、読み出しデータの逆転現象に対して、マクロ内に閉じた形で効果的に対処可能となる。つまり、マクロの外部側ロジックで冗長救済アドレスを基に読み出しデータを反転する等の複雑な処理を実施することなく、マクロ内で読み出しデータの正逆の論理を正しくすることが可能となる。また、後述する本願の第３の発明と比較して、メモリセルからの読み出し系に、本願の第３の発明に関連した論理回路が挿入されないため、アクセス時間を高速化できるメリットがある。
【００４０】
本願の第３の発明によれば、本願の第１の発明を適用した場合の、読み出しデータの逆転現象に対して、マクロ内に閉じた形で効果的に対処可能となる。また、本願の第２の発明と比較して、検査関係でメリットがある。メモリセル中のデータ保持電位は、救済前後の構成で不変であるため、外部からチェッカーパターンを印加した場合に、前述した本願の第２の発明では、ライトデータを反転した箇所で、０／１の保持電位の関係が変わってしまい、隣接セルとの異電位関係を期待したテストパターンで所望の電位関係に設定できないという不具合が生じ、検査品質が低下する。本願の第３の発明によれば、そうした不具合なしに、本願の第１の発明が適用可能となる。
【００４１】
本願の第４の発明に係る半導体記憶装置は、ランダムばらつき起因の特性不良に対して、構成要素の組み合わせを交換することによって、スペア回路を使用することなく、特性冗長救済を行うことができる。ランダムアクセス動作のメモリ、ＦＩＦＯ、ページモード動作のメモリにも適用可能である。また、バーンイン中には動作するものの、バーンイン後に発生する特性不良に対しても、スペアセルを使用する冗長救済が、スペアセルがバーンイン中に保持データを０と１と交互に入れ替えられない、あるいは、入れ替え用の特別なバーンインモード用の回路が必要であるのに対して、そうしたデメリットなく、保持データが０と１と交互に印加されたバーンインストレス印加が可能である。
【００４２】
本願の第５の発明に係る半導体記憶装置は、セル電流が少ないワーストセルと、センスアンプのオフセット量が大きいワーストアンプとの関係で発生する読み出し速度不良に対して、本願の第４の発明に記載する効果を得ることが可能となる。特に、トランジスタランダムばらつきによってセル電流が低下したワーストセルと、同じくばらつきによって発生したオフセットの大きなセンスアンプとの関係で発生する速度不足の課題に対して、対処可能である。スペア回路を使用する冗長救済方式と比較して、特に、１マクロ内で多数の不良を救済する場合に、面積を抑制できる。副次的効果として、センスアンプ起動タイミングの早期化による高速アクセスの実現や、メモリセル面積の縮小による小面積化の効果も得られる。また、本願の第５の発明は、ランダムアクセス仕様のメモリ、ＦＩＦＯ、ページモード的動作のメモリ等でも適用可能である。
【００４３】
本願の第６の発明に係る半導体記憶装置は、セル電流が少ないワーストセルと、論理閾値とプリチャージレベルとの差異が大きなワーストアンプとの関係で発生する読み出し速度不良に対応可能であることに加えて、背景技術において説明した、誤読み出し課題に対しても対応可能である。誤読み出し課題に対しても、リーク電流が多いワーストセルと、プリチャージレベルと論理閾値との差異が小さなワーストアンプとの関係で発生する不良に対して、スペアメモリセルやスペアセンスアンプを使用することなく、特性冗長救済が可能となり、メモリ動作の安定化、高歩留化が実現できる。
【００４４】
本願の第７の発明に係る半導体記憶装置は、ローカルビット線容量が非常に軽いために、非階層ビット線読み出し回路と比較して、誤読み出しが発生し易い階層ビット線構造において、本願の第６の発明と同様の効果を有効に活用できる。また、メモリアレイ空間がビット線方向に分割されている構成を活用して、ローカルビット線単位に絞った交換冗長救済を行えば、交換によって新たな特性不良が発生するリスクを小さくできる。
【００４５】
本願の第８の発明に係る半導体記憶装置は、メモリセルラッチインバータのソース電位を制御するアシスト回路における特性不良に対して、スペアセル及びスペアのワード線ドライバ回路を使用しないで、冗長救済可能である。具体的には、メモリセルラッチインバータのソース電位（ＶＤＤＭ）を電源電圧よりも低い電圧として、メモリセルへのデータ書き込みを容易化するライトアシスト回路のＶＤＤＭレベルのばらつきで発生する、メモリセルの特性不良を救済可能である。例えば、ランダムばらつきによって発生する、ライト特性の悪いセルと電位レベルの高いＶＤＤＭとの関係を組み替えることによってライト特性の不良を救済可能である。また、メモリセルのリテンション特性が悪く、ＶＤＤＭが下がり過ぎるとメモリセルの保持データを消失してしまうセルに、生成電位の低いＶＤＤＭ発生回路が組み合わさって発生する不良に対して、救済可能である。また、リード時に、メモリセルラッチインバータのソース電位ＶＤＤＭを電源電圧よりも高い電圧として、メモリセルのデータ保持能力を改善するリードアシスト回路においても、メモリセルとＶＤＤＭとのばらつき関係を再組み替えすることで、特性不良を救済可能である。
【００４６】
本願の第９の発明に係る半導体記憶装置は、ワード線ドライバ回路によって生ずるライトパルス幅や、あるいは、ワード線を電源電圧よりも若干低い電圧として、ノイズマージン特性を確保するリードアシスト回路のワード線レベルのばらつきと、メモリセルのばらつきとで発生する、メモリセルの特性不良を救済可能である。具体的には、ランダムばらつきによって発生する、ノイズマージン特性の悪いセルと電位レベルの高いワード線ドライバとの関係や、ライト特性の悪いセルと電位レベルの低いワード線ドライバとの関係を、組み替え処理によって回避し、冗長救済する。スペアセル及びスペアのワード線ドライバ回路を使用しないため、小面積で対応可能である。
【００４７】
本願の第１０の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、検査で判定した不良を救済するためのセレクタ制御信号を生成するデータを、ヒューズ等の不揮発性素子に書き込んでおくことで、電源投入時に、セレクタ回路を所望の状態に設定して、良品化することができる。
【００４８】
本願の第１１の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、チップ全体で一様に全ての組み替えを行った場合に再度発生し得る別の組み合わせでの特性不良が発生するリスクを抑制しつつ、本発明の特性不良対策を効果的に実施可能である。また、マクロレベルでのパスフェイル判定に基づいて組み替えを行えば、扱う冗長救済アドレス情報が少なく、冗長救済対応が容易に行えるメリットを有する。
【００４９】
本願の第１２の発明に係る半導体記憶装置は、本願の第１〜第９の発明に係る半導体記憶装置において、複数ピンで与えられる情報をデコード処理することによって、１マクロ内においても、複数の特性不良を救済することが可能となる。交換処理を行う領域を不具合箇所の近傍に限定することによって、組み替え後に再度発生し得る別の特性不良の発生リスクを抑制可能である。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
【００５１】
《第１の実施形態》
図１は、ＳＲＡＭメモリアレイを有する回路への本発明の適用例を示す。図１によれば、メモリセル２００とセンスアンプ２０１との間にセレクタ２０３が設けられる。各セレクタ２０３は、Ｃ＝Ｈｉｇｈ時にＡをＹに、Ｃ＝Ｌｏｗ時にＢをＹに出力する。セレクタ制御信号２０４〜２０７には、通常はＣ＝Ｈｉｇｈが入力されている。
【００５２】
ここで、低電圧検査で不良となったワーストメモリセル２００が左から２番目のカラムのＢ１／ＮＢ１への接続領域であったとする。制御信号２０４〜２０７のうち、制御信号２０５を、メモリセルとセンスアンプとの接続が通常時とは反転するようにＣ＝Ｌｏｗの側に制御すると、セレクタ２０３がＢ側の入力をＹに出力する。これにより、センスアンプ２０１のＬｅｆｔ側とＲｉｇｈｔ側の入力関係が入れ替わり、ワーストメモリセル２００に保持されたデータが、センスアンプ２０１に出力されるようになる。
【００５３】
図２（ａ）及び図２（ｂ）を用いて背景技術で示したように、ビット線の引き抜き速度が遅いワーストメモリセル２００と、オフセット量の大きなワーストセンスアンプ２０１との組み合わせで発生する読み出し速度不良の対策について説明する。ここでは、図２（ａ）及び図２（ｂ）に示すように、各々構成要素の右側のトランジスタのＶｔが高い場合を想定する。
【００５４】
微細プロセスのシステムＬＳＩに搭載されるメモリ容量は例えば数１０メガビットであり、良好なチップ歩留を確保するには、統計的には、凡そ６σ相当の設計保証が求められる。また、各マクロに複数個搭載されるセンスアンプの総数も、凡そ４σ相当となる。そのため、ある程度、統計的な正規分布の端（裾野）に近い特性の構成要素（メモリセルとセンスアンプ）同士の遭遇確率が低いことを考慮して統計的設計を行うのが、近年のＳＲＡＭ設計方法となっている。
【００５５】
メモリセルを縮小してＬＳＩを低コスト化するためには、微細加工努力によるレイアウトルールの縮小だけでなく、使用するトランジスタのサイズを縮小する必要がある。しかしながら、トランジスタサイズの縮小は、トランジスタのランダムばらつきの増大に繋がり、結果として、動作電圧範囲を満足できないチップが発生して、特性歩留低下が発生する。
【００５６】
メモリのセンス動作は、ＶＤＤのプリチャージ状態から、メモリセルで低電位側に引き抜き、規定のセンスアンプ起動タイミングでセンスアンプを活性化して、正相と逆相のビット線間の電位差を増幅する。アクセス時間の高速化のためには、このセンスアンプ活性化タイミングをできるだけ早く設定したい。
【００５７】
図３（ａ）に、センスアンプ動作タイミングとビット線電位との従来の関係図を示す。ノイズの影響分や、規定の活性化時間内でセンス動作が完了するために、ある程度、ビット線電位を引き抜くことが必要であると仮定し、Ｌｅｆｔ側とＲｉｇｈｔ側とで、ランダムばらつきによって、必要電位レベルにオフセットが生ずる。このセンスアンプオフセット量をキャンセルして正常動作するためには、Ｒ（Ｒｉｇｈｔ）側へのＬｏｗ入力は、Ｌ（Ｌｅｆｔ）側へのＬｏｗ入力の場合よりも、より大きなビット線振幅量を必要とする。所望のセンスアンプ起動タイミングよりも引き抜き動作が遅くなると、センスアンプのオフセット量を打ち消すだけのビット線振幅が得られず、動作不良が発生する。
【００５８】
この課題に対して本発明では、図２（ｃ）のように、メモリセル２００とセンスアンプ２０１との左右の構成要素の組み合わせを、セレクタ２０３を使用して入れ替え可能な構成とする。これにより、図３（ｂ）に示すように、引き抜き速度の遅いメモリセルの右側の高いＶｔのトランジスタは、ワーストアンプではありながらオフセット的に読み出しの有利な左側の端子に接続されるので、所望のセンスアンプ起動タイミングでセンスしても、速度起因の読み出し不良には至らない。また、必要オフセット量の大きなＲ側入力には、ワーストセルにてセル電流の大きなＬｅｆｔ側のアクセストランジスタが接続されるので、図３（ａ）と図３（ｂ）とを比較して判るように、当初の点Ａのタイミングよりは遅くなるが、ワーストセルとワーストセンスアンプとで決まる限界の起動タイミング（点Ｂ）は改善される。アクセス時間は、動作速度の最も遅い構成要素を通過するパスで決まるので、メモリマクロとしては高速動作が可能となる。
【００５９】
本対策は、今着目している不良が、ランダムばらつき起因で発生するものであるため、数１０メガビットに数個程度の不良発生箇所において、不具合箇所に隣接する構成要素と入れ替えても、不良に至るケースは、統計確率的に極めて低いことを利用している。
【００６０】
例えば、搭載容量的に、メモリセル６σ、センスアンプ４σの設計が必要で、実際に、メモリセル５σ相当のばらつきが、４σのばらつきのセンスアンプに遭遇すると不良に至るものと仮定する。この厳しさは、デバイスのばらつき量、センスアンプの起動タイミングの厳しさ、必要な動作電圧範囲、等で変化する。この場合、ワーストセンスアンプに繋がるメモリセルを、不具合の発生するワーストセルを一旦外して、任意に選択し直すことになるので、再度、ワーストセルに遭遇する確率は５σ相当となる。確率的には百万分の１程度であるので、冗長救済して成功する確率としては、実使用上十分な値であることが判る。メモリセル及びセンスアンプの設計マージンを更に厳しくして、高速化や小面積化を実施することが可能である。
【００６１】
本方式は、加工不良を救済することはできないが、図２７の冗長救済用スペア回路１４１は不要なので、救済箇所の数を増やしても、面積増加を抑制できるという利点がある。また、前述の特許文献３の技術のように、ページモードに限定してアドレスデコーダの選択順番を入れ替えることで高抵抗不良を救済するものと比較して、ランダムばらつきという異なる課題に着目した技術であり、かつ、ランダムアクセスのメモリマクロに対して、ランダムアクセス性を損なうことなく対策が可能である。
【００６２】
また、ＬＳＩの信頼性を確保する方法として、従来より、高温・高電圧条件でエージングして、初期不良品をスクリーニングするバーンイン試験がある。バーンイン条件は高電圧が一般的であり、トランジスタの特性が多少変動しても動作する場合が多い。ただし、バーンイン後に、通常電圧、特に、推奨動作下限電圧側で、トランジスタ特性の変動、例えば、ＮＢＴＩ劣化（Negative Bias Temperature Instability）等によって動作不具合に至るケース（以下、バーンイン不良）が多い。こうした、バーンイン不良に対して、スペアセルを使用した冗長救済方式が、スペアセルがバーンイン中に保持データを任意に変更できない、あるいは、バーンインモードで変更するためにスペアセル部にデータ変更用回路が必要であるというデメリットを有するのに対して、そうしたデメリットもなく、保持データを０と１と交互に変更するバーンインストレス印加が可能であるというメリットを有する。
【００６３】
なお、セレクタ２０３の制御信号２０４（〜２０７）は、図１のように各カラムで独立して制御してもよいし、図４のようにマクロ内で共有してもよい。
【００６４】
また、本発明は、図５に示すように、従来の加工不良対策に主眼を置いたスペア回路を使用する冗長救済方式と併用することが可能である。スペア回路１４１のメモリセルも含めて、センスアンプに対するビット線の正相と逆相の入力を変更可能なように、回路を構成することが可能である。これにより、加工及び欠陥起因の不良と、特性起因の不良との両方に対して、特性不良については本発明を併用しつつ、効果的な冗長救済が可能となる。
【００６５】
実際の使用方法としては、セルの読み出し速度不良は低電圧不良である場合が多いので、まず標準（typical）電圧で検査して、従来のスペア回路を使用した冗長救済回路でセルの欠陥系不良を救済した後、動作下限電圧検査での不良を、本交換冗長救済を適用して救済するフロー等が適用可能である。
【００６６】
ＬＳＩ検査をして決定した冗長救済回路の制御信号は、電源を切っても情報を失わないヒューズ素子に記憶しておくのがよい。これにより、ＬＳＩ出荷後も電源投入時毎に、所望の冗長救済回路設定が得られる。ただし、実現方法はこの限りではなく、例えば、ヒューズ素子に救済用データを記憶させるのではなく、電源投入時に、ＢＩＳＲ（Built In Self test and Redundancy）システムで冗長救済を実施して得られた冗長救済解を電源投入の都度与える形でもよい。
【００６７】
さて、本交換冗長救済は、冗長救済を実施する箇所においてビット線の正相と逆相を入れ替えるので、そのままでは、読み出しデータが逆転してしまう。マクロの外側のロジック回路側でヒューズ信号を読み出して、該当の救済箇所へのアクセスにおいてのみ、データの正逆を反転処理してもよいが、より好ましくは、マクロ内で正逆の関係を適正化しておく方が、チップ設計が容易である。
【００６８】
対応策として、下記の二方法がある。一つ目の方法は、図６に示すように、交換冗長救済制御信号２０４に連動してライトデータの入力を反転する回路２１０を内蔵しておき、本発明の救済を実施する箇所のライトデータも反転しておくことである。本方法は、マクロ外での冗長救済アドレスを基にしたデータ反転処理等の複雑な処理もなく、読み出しデータの正逆の論理をマクロ内で適正化することができる。また、メモリセルからの読み出し回路部に、本発明に関連した論理回路の演算が関与しないので、アクセス時間が劣化しないというメリットを有する。
【００６９】
２つ目の方法は、図７に示すように、読み出し系のパスに、交換冗長救済制御信号２０４に連動して読み出しデータを反転する回路２１１を内蔵しておくことである。この方法では、メモリ検査パターンでのセル中の保持データが、救済前後で不変というメリットがある。そのため、外部からチェッカーパターンを印加した場合に、前述の発明では、ライトデータの反転箇所で、隣接セルとの０／１の保持電位の関係が変わることになり、異電位のバイアス関係を与えるチェッカーパターンでも異電位にならないことになるが、そうした不都合が生じない。正しく印加パターン通りにＬＳＩを検査しようとすると、ＢＩＳＴ（Built In Self Test）回路側に、本冗長救済措置に対応した、トリミング情報に基づくテストパターン変更という大変煩雑な回路工夫が必要となる。チェッカーの代わりにＡＬＬ０／ＡＬＬ１等の他のパターンで検査できている場合もあるが、ロウ／カラムのアドレッシング進行等での制約も加味した上で印加パターンの通りに検査したい場合には、図７の出力データ反転が有効である。
【００７０】
《第２の実施形態》
第１の実施形態では、対応するメモリセルのカラムとセンスアンプとの関係は同一のまま、ビット線の正相・逆相の接続関係のみを変更して特性冗長救済を実施したが、メモリセルのカラムとセンスアンプとの組み合わせ自体を組み替えることでも、交換冗長救済が可能である。
【００７１】
図８に、第２の実施形態のイメージ回路図を示す。各セレクタ２０３は、Ｃ＝Ｈｉｇｈの時にＡをＹに、Ｃ＝Ｌｏｗの時にＢをＹに出力する。セレクタ制御信号２０４，２０５は通常はＣ＝Ｈｉｇｈであり、Ａ入力側が選択されている。そのため、通常は、図８のメモリセルとセンスアンプとは上下の並びのもの同士で対応している。今、最も左側のカラムに存在するメモリセル２００とセンスアンプ２０１との関係で、セル電流不足による読み出し速度不良が生じたとする。この場合、制御信号０（２０４）にＬｏｗ信号を入力するよう、外部のヒューズにトリミングして、制御信号を設定する。こうすると、左から１番目のセンスアンプ２０１には、左から２番目のカラムのメモリセルが、また、左から２番目のセンスアンプ２０２には、最も左側のカラムのメモリセルが、それぞれ接続される。これによって、ワーストメモリセル２００とワーストセンスアンプ２０１との組み合わせが解消され、読み出し速度不足の特性不良が回避される。
【００７２】
ライト系も含めた回路図を図９に示す。回路図から判るとおり、データ入出力部に対応するメモリセルの正相・逆相の関係を保ったまま、メモリセルのカラムのみを入れ替える形態で本特性冗長救済を実施すれば、ライト系あるいはリード系でのデータ反転処理は必要がない。
【００７３】
また、本発明は、データ入出力部の全てを差し替える必要はなく、図１０に示すように、センスアンプのみを他のデータ入出力部のものと交換してもよい。また、図例は割愛するが、本センスアンプの交換以外も含めてだが、交換冗長救済を行う構成要素同士は、隣接している必要はないし、複数間でぐるりと回して交換させてもかまわない。
【００７４】
本発明によって、ランダムばらつき起因の特性不良に対して、構成要素の組み合わせ交換による特性冗長救済を実施できる。ランダムアクセス動作対応が可能である、冗長救済用のスペア回路が不要である、バーンインストレスの課題がない等のメリットは、第１の実施形態で記載したのと同様である。
【００７５】
《第３の実施形態》
第１及び第２の実施形態は、セル電流の少ないメモリセルとオフセットの大きなセンスアンプとの関係で生じる速度不足系の特性不良救済例であった。本交換冗長救済は、背景技術のところで述べたシングルビット線読み出し方式で発生する誤読み出しの課題に対しても有効であるので、第３の実施形態においては、その例について説明する。補足であるが、シングルビット線方式においても、セル電流の少ないメモリセルと、論理閾値が速度的に不利な側にばらついたローカルアンプとの関係で発生する読み出し速度不良も発生するうえ、本交換冗長救済での救済も可能である。
【００７６】
図２５のように、シングルの読み出しビット線構造で、ＰＭＯＳトランジスタ１３０のゲートでローカルビット線を受けるローカルアンプ１２９の場合には、メモリセルのリードポートのアクセストランジスタ（図２２の１２２）のＶｔが低くてリーク電流が多く、ローカルアンプの論理閾値がＶＤＤプリチャージレベルに近い方向にばらついているワーストアンプ２０１（図１１（ａ））のような場合、誤読み出し不良が発生する。２ポートの同時リード／ライト動作時には、内部ラッチノードの浮きによる弱オン状態の発生によって、更に誤読み出し電流が重畳される。この誤読み出し不良に対しても、図１１（ｂ）に概念図を示すように、セレクタ２０３を挿入することによって、ワーストセル２００とワーストローカルアンプ２０１との関係を、交換冗長救済を使用することで対応可能である。
【００７７】
図１２に、４カラム構成の場合の、ローカルアンプ部を中心とした回路図を示す。ワーストセル２００の誤読み出しリーク電流が大きく、受けのＰＭＯＳトランジスタ２２２のＶｔが低く、ローカルアンプとしての論理閾値が高めにばらついている場合、誤読み出しが発生する。ここで、セレクタの制御信号２０４の設定をヒューズトリミングによって変更し、ワーストセル２００の存在するカラムに対応するするローカルアンプのＰＭＯＳトランジスタにつき、セレクタ２０３からセレクタ２２１に変更する。ＶｔがワーストであるＰＭＯＳトランジスタ２２２から、正規分布的には非ワーストであると予想されるＰＭＯＳトランジスタ２２３に、接続を切り替えるのである。この際に、同時に、リードアドレス１３５の論理アドレス生成回路２２０においても、リードアドレスの対応関係を保つように、トリミングで変換をかける。つまり、セレクタの交換処理に対応させて、カラムアドレス信号の０と１、もしくは、２と３との論理アドレス関係を逆転させる。
【００７８】
図１２の例は、ワード線方向に存在する他のビットに対しても共通で供給されるカラムアドレス信号１３５が変更されることになるので、マクロ内のカラム交換信号２０４は、マクロ内のビット同士で共有化する必要がある。ただし、この部分については、ローカルアンプ１２９の論理回路設計を変更すれば、独立して制御することも可能であり、詳細な回路設計に依存する。
【００７９】
リードビット線が階層ビット線構造の場合、ローカルビット線の容量が軽くなり、誤読み出しが発生し易く、本発明によって得られるメリットが大きい。
【００８０】
階層ビット線構造の場合には、ビット線方向に見てメモリ領域が分割されているので、図１３に示すように、そのローカルアンプ単位で横一列に全カラム交換の信号を通して制御しても、メモリセルエリア内のうちのローカルアンプ部１２９で分割された領域しか交換されず、交換によって新たな不良が発生する確率は低い。こうすることによって、階層ビット線構造で、かつカラム毎に独立した制御を実施するための、制御信号線や演算素子の面積が抑制され、効率的に本発明を適用できる。
【００８１】
《第４の実施形態》
第４の実施形態では、メモリセルのリード／ライト特性を改善するアシスト回路に関連した特性救済方法について説明する。
【００８２】
背景技術でも説明したとおり、図２８のように、ライト時にメモリセルのラッチ電位を降下させてライト特性を改善するライトアシスト回路がある。また、図２９のように、活性化時のワード線のＨＩＧＨレベルを下げて、アクセストランジスタの能力を弱めることで、メモリセルのデータ保持レベル（スタティックノイズマージン）を向上するリードアシスト回路がある。これらの回路図例、すなわち図２８、図２９の両例とも、オン状態にある複数のトランジスタの競合状態で発生する中間電位を用いることで、セル特性アシスト動作に必要な電位を得ている。しかしながら、微細化の進展に伴い周辺回路のトランジスタサイズもスケーリングされるので、その中間電位のばらつき変動レベルも、微細化で拡大する。このアシスト電位のばらつきとメモリセル特性のばらつきとの両方が、微細化によって拡大傾向にあるため、ライト不良、あるいは、リード時のノイズマージン不良といったセル特性不良が発生し易くなる。本課題に対して、本発明は、図２８のライトアシスト回路に対しては図１４に記載の、図２９のリードアシスト回路に対しては図１５に記載の形態で交換冗長救済を実施する。
【００８３】
図１４は、該当するライトアシスト電位発生回路を含むデータ入出力部に対して、通常状態では、左から１番目のカラムのメモリ列が対応する。不具合発生時には、セレクタ２０３の状態を制御信号２０４で切り替えて、左から２番目のカラムのメモリセル列に対応させる。
【００８４】
ＶＤＤＭのアシスト電位ばらつきのみを問題とする場合には、本例のようにビット線も含めて差し替えるのではなくて、アシスト電位のみを入れ替える回路構成であってもよい。本例の図１４のようにデータ入出力部全体を含む場合には、アシスト電位だけでなく、ライトバッファ１２５が、ばらつきによってＬｏｗ側に引く能力が不足している場合に対しても対応可能となる。
【００８５】
図１５は、リードアシスト回路への適用例を示す。ライトしにくいセルに対してワード線１００のレベルが低下している、あるいは、ノイズマージンの弱いセルに対してワード線１００のレベルが上昇しているという場合が、周辺回路部及びメモリセル部のランダムばらつきによって発生し得る。この場合に、制御信号２０４によってセレクタ２０３の選択状態を変更することで、ロウデコーダ１６２に対応するメモリセルの関係を、上下で交換する。これによって、上述のような、メモリセルとワード線レベルとの両方のばらつきによって発生するライト不良あるいはノイズマージン不良を救済する。
【００８６】
また、図１６に示すように、ワード線の電位を若干低下させるために使用する微小なトランジスタの接続関係のみを、隣接するパーツ間で交換する方式もある。プルダウントランジスタ１６４は、ワード線１００の電位を若干下げるために大きなオン抵抗、すなわち、ゲート幅の小さなトランジスタを使用している。そのため、ランダムばらつきの影響で、ワード線１００を引き下げる能力が大きく変動する。対策として、比較的大きなオン抵抗を有するセレクタ２０３を用いて、ゲート幅の小さなプルダウントランジスタ１６４を隣接する上下で交換する。図１６の方式は、図１５の方式と比較すると、救済前後でメモリセルのビットマップが不変である、ワード線バッファ部にセレクタが介在しないので、ワード線１００の駆動が高速であるというメリットがある。
【００８７】
図１４、図１５、図１６のいずれの構成も、アシスト回路とメモリセルとのばらつき関係がワーストケースの場合に発生する特性不良を救済できること、かつ、スペアセル及びスペアの周辺回路を使用せず、小面積で対応可能であり、ランダムアクセス性が損なわれないというメリットを有する。
【００８８】
《第５の実施形態》
最後に、チップ上での冗長救済制御信号の構成に関する本発明の第５の実施形態について説明する。例えば、第１の実施形態に係る図４の構成の場合、図１７のように、救済用データを記憶するヒューズ（fuse）素子をチップ上の全てのマクロで共有化してしまうと、全ての組み合わせを入れ替えてしまうことになるので、本発明による特性冗長救済を実施した後でも、再度、特性不良となる確率が高くなる。
【００８９】
これに対して、図１８のように各マクロでヒューズ素子を独立させると、検査で特定した不良マクロに対する制御信号、すなわち図１８の制御信号２０４〜２０７のうちの１本のみを制御することによって、該当マクロに対してのみ特性冗長救済の構成要素交換が実施される。このため、図１７の構成と比較して、冗長救済後の良品化率を向上することが可能となる。
【００９０】
更に、図１のように独立した各カラムに対して冗長救済可能な回路構成とした場合、図１９に示すように複数の信号を入力し、その信号をデコード処理して、マクロ内の交換冗長救済実施カラムを限定する。マクロの構成は、図１のように、複数カラムで独立して交換冗長救済が実施可能な形態とする。交換冗長救済時の構成組み替え領域が限定されるため、交換冗長救済実施後に、別の箇所で不良が発生する確率を抑制できる。
【００９１】
また、マクロに対する制御信号供給方法は、図２０のように、ヒューズ素子から一旦フリップフロップ（ＦＦ）に対してスキャン動作で供給した後に、マクロに伝達してもよい。本形式の方が使用ヒューズ本数が少数で済み、ヒューズ素子に要する面積が縮小できる場合がある。
【００９２】
以上、半導体記憶装置の例としてＳＲＡＭを中心に説明してきたが、本発明はＳＲＡＭに限定されるものではなく、ＤＲＡＭやＲＯＭ等の他のメモリに対しても適用可能である。また、ポート構成に関しても、シングルポートに限定されるものではなく、マルチポートメモリに対しても適用可能である。
【産業上の利用可能性】
【００９３】
本発明は、半導体記憶装置において、特に微細プロセスにおけるランダムばらつきに対する小面積化、高速動作実現、誤読み出し対策として有用なの特性冗長救済技術である。また、ＳＲＡＭ以外の、ＲＯＭ、ＤＲＡＭ等に関しても、適用可能である。
【図面の簡単な説明】
【００９４】
【図１】第１の実施形態に係るビット線の正相／逆相交換（ポジネガ交換）による特性冗長救済回路図である。
【図２】（ａ）及び（ｂ）は従来の課題を示す概念説明図であり、（ｃ）は第１の実施形態に係るビット線のポジネガ交換による特性冗長救済の概念説明図である。
【図３】（ａ）はセンスアンプ動作タイミングとビット線電位との従来の関係図であり、（ｂ）はビット線のポジネガ交換冗長救済実施後のタイミング説明図である。
【図４】第１の実施形態にてマクロ毎に一括して交換冗長救済する構成図である。
【図５】第１の実施形態と従来型冗長救済回路との併用図である。
【図６】第１の実施形態に係るビット線のポジネガ交換冗長救済にてライトデータを反転する回路の構成図である。
【図７】第１の実施形態に係るビット線のポジネガ交換冗長救済にてセンスアンプ出力後にデータ反転する構成図である。
【図８】第２の実施形態に係る隣接ビット線同士でのデータ入出力部交換の概要図である。
【図９】第２の実施形態に係る隣接ビット線同士でのデータ入出力部交換のライト回路部も含めた回路図である。
【図１０】第２の実施形態に係る隣接ビット線同士でのセンスアンプ交換の回路図である。
【図１１】（ａ）は従来の課題を示す概念説明図であり、（ｂ）は第３の実施形態に係るシングルビット線の場合の交換冗長救済の概念説明図である。
【図１２】第３の実施形態に係るシングルビット線の場合の交換冗長救済の構成図である。
【図１３】第３の実施形態に係る階層ビット線の場合にローカル単位で全カラム交換する回路構成図である。
【図１４】第４の実施形態に係るライトアシスト回路への交換冗長救済適用の構成図である。
【図１５】第４の実施形態に係るリードアシスト回路への交換冗長救済適用の第１の構成図である。
【図１６】第４の実施形態に係るリードアシスト回路への交換冗長救済適用の第２の構成図である。
【図１７】第５の実施形態に係る搭載マクロ全体で交換冗長救済する制御信号を共有化する場合の構成図である。
【図１８】第５の実施形態に係るマクロ別に交換冗長救済する制御信号を独立制御可能な構成図である。
【図１９】第５の実施形態に係る交換冗長救済する制御信号をマクロ別に複数本有する場合の構成図である。
【図２０】第５の実施形態に係るスキャンフリップフロップ経由で交換冗長救済の制御信号を供給する場合の構成図である。
【図２１】従来の１ポートメモリセルの回路図である。
【図２２】従来の２ポートメモリセルの回路図である。
【図２３】（ａ）及び（ｂ）はそれぞれ図２１の１ポートメモリセルの公知の読み出し回路の構成図、同構成図中の公知の差動増幅型センスアンプの回路図である。
【図２４】図２２の２ポートメモリセルの公知の読み出し回路の構成図である。
【図２５】従来の階層型シングルビット線読み出し回路の構成図である。
【図２６】図２５の構成の場合の正規読み出しと誤読み出しとのタイミング説明図である。
【図２７】従来のスペア回路を用いる冗長救済回路の構成図である。
【図２８】従来のインバータラッチ電位降下型ライトアシスト回路の構成図である。
【図２９】従来のワード線電位降下型リードアシスト回路の構成図である。
【符号の説明】
【００９５】
１００ ワード線
１０１ 正相ビット線
１０２ 逆相ビット線
１０３，１０４ 内部ノード
１０５，１０６ アクセストランジスタ
１０７，１０８ ロードトランジスタ
１０９，１１０ ドライブトランジスタ
１１１ ライトワード線
１１２ リードワード線
１１３ 逆相ライトビット線
１１４ 正相ライトビット線
１１５ 正相リードビット線（ローカルリードビット線）
１１６，１１７ ライト用アクセストランジスタ
１２０ リード用ドライブトランジスタ
１２２ リード用アクセストランジスタ
１２４ センスアンプ
１２５，１２６ ライトドライバ
１２７ アンプ回路
１２８ センスアンプ活性化信号
１２９ ローカルアンプ
１３０ ＰＭＯＳトランジスタ
１３１ ローカルリードビット線
１３２ グローバルリードビット線
１３３ 正相プリチャージ制御信号線
１３４ 逆相プリチャージ制御信号線
１３５ 逆相カラムアドレス選択信号
１４０ 通常回路
１４１ 冗長救済用スペア回路
１４２ 不良メモリセル
１４３，１４４，１４５，１４６ シフト冗長信号０〜３
１６０ メモリセルラッチインバータのソース電位ノード
１６１ ライトアシスト用中間電位生成トランジスタ
１６２ ロウデコーダ
１６３ ロウデコーダバッファのＰＭＯＳトランジスタ
１６４ プルダウンＮＭＯＳトランジスタ
２００ ワーストメモリセル
２０１ ワーストセンスアンプ
２０２ 非ワーストセンスアンプ
２０３ セレクタ
２０４，２０５，２０６，２０７，２０８ セレクタ制御信号
２１０ ライトデータ反転回路
２１１ リードデータ反転回路
２２０ リードアドレス変換回路
２２１ セレクタ
２２２ 低いＶｔのＰＭＯＳトランジスタ
２２３ 平均的ＶｔのＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
メモリセルと、
第１の入力と第２の入力とを有する差動増幅型センスアンプと、
前記メモリセルに接続された正相ビット線及び逆相ビット線と、
制御信号によって前記正相ビット線と前記逆相ビット線とのいずれか一方を選択し、前記差動増幅型センスアンプの第１の入力に対して出力する第１のセレクタ回路と、
前記制御信号によって前記正相ビット線と前記逆相ビット線とのいずれか一方を選択し、前記差動増幅型センスアンプの第２の入力に対して出力する第２のセレクタ回路とを有し、
前記第１のセレクタ回路の出力と前記第２のセレクタ回路の出力とが互いに相補的であることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記制御信号に応じて前記メモリセルへのライトデータを反転させる回路を更に有することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記制御信号に応じて前記差動増幅型センスアンプからの出力データを反転させる回路を更に有することを特徴とする半導体記憶装置。
【請求項４】
複数個のメモリセルと、
複数個の周辺回路と、
前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路とを電気的に接続するセレクタ回路とを有し、
前記セレクタ回路を制御する制御信号によって、前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路との電気的な接続関係を変更することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、差動増幅型センスアンプを含む回路であることを特徴とする半導体記憶装置。
【請求項６】
請求項４記載の半導体記憶装置において、
前記複数個のメモリセルは、シングルビット線読み出し型であることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
階層ビット線構造を更に有することを特徴とする半導体記憶装置。
【請求項８】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、メモリセルラッチインバータのソース電位供給回路であることを特徴とする半導体記憶装置。
【請求項９】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、ワード線ドライバ回路であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
前記第１のセレクタ回路と前記第２のセレクタ回路との選択状態を設定する不揮発性素子を更に有することを特徴とする半導体記憶装置。
【請求項１１】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
前記セレクタ回路の選択状態を設定する不揮発性素子を更に有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記第１のセレクタ回路と前記第２のセレクタ回路とを制御する入力ピンを１本のみ有することを特徴とする半導体記憶装置。
【請求項１３】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記セレクタ回路を制御する入力ピンを１本のみ有することを特徴とする半導体記憶装置。
【請求項１４】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記第１のセレクタ回路と前記第２のセレクタ回路とを制御する入力ピンを複数本有することを特徴とする半導体記憶装置。
【請求項１５】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記セレクタ回路を制御する入力ピンを複数本有することを特徴とする半導体記憶装置。
【請求項１】
メモリセルと、
第１の入力と第２の入力とを有する差動増幅型センスアンプと、
前記メモリセルに接続された正相ビット線及び逆相ビット線と、
制御信号によって前記正相ビット線と前記逆相ビット線とのいずれか一方を選択し、前記差動増幅型センスアンプの第１の入力に対して出力する第１のセレクタ回路と、
前記制御信号によって前記正相ビット線と前記逆相ビット線とのいずれか一方を選択し、前記差動増幅型センスアンプの第２の入力に対して出力する第２のセレクタ回路とを有し、
前記第１のセレクタ回路の出力と前記第２のセレクタ回路の出力とが互いに相補的であることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記制御信号に応じて前記メモリセルへのライトデータを反転させる回路を更に有することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記制御信号に応じて前記差動増幅型センスアンプからの出力データを反転させる回路を更に有することを特徴とする半導体記憶装置。
【請求項４】
複数個のメモリセルと、
複数個の周辺回路と、
前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路とを電気的に接続するセレクタ回路とを有し、
前記セレクタ回路を制御する制御信号によって、前記複数個のメモリセルにおける任意のメモリセルと前記複数個の周辺回路における任意の周辺回路との電気的な接続関係を変更することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、差動増幅型センスアンプを含む回路であることを特徴とする半導体記憶装置。
【請求項６】
請求項４記載の半導体記憶装置において、
前記複数個のメモリセルは、シングルビット線読み出し型であることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
階層ビット線構造を更に有することを特徴とする半導体記憶装置。
【請求項８】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、メモリセルラッチインバータのソース電位供給回路であることを特徴とする半導体記憶装置。
【請求項９】
請求項４記載の半導体記憶装置において、
前記複数個の周辺回路は、ワード線ドライバ回路であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
前記第１のセレクタ回路と前記第２のセレクタ回路との選択状態を設定する不揮発性素子を更に有することを特徴とする半導体記憶装置。
【請求項１１】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
前記セレクタ回路の選択状態を設定する不揮発性素子を更に有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記第１のセレクタ回路と前記第２のセレクタ回路とを制御する入力ピンを１本のみ有することを特徴とする半導体記憶装置。
【請求項１３】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記セレクタ回路を制御する入力ピンを１本のみ有することを特徴とする半導体記憶装置。
【請求項１４】
請求項１〜３のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記第１のセレクタ回路と前記第２のセレクタ回路とを制御する入力ピンを複数本有することを特徴とする半導体記憶装置。
【請求項１５】
請求項４〜９のいずれか１項に記載の半導体記憶装置において、
マクロ単位で、前記セレクタ回路を制御する入力ピンを複数本有することを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−１７０５９５（Ｐ２０１０−１７０５９５Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１０２３６（Ｐ２００９−１０２３６）
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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