【課題】メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化する。
【解決手段】メモリセルＭＣの動作をテストする自己テスト回路２と、自己テスト回路２からの加速指令に基づいて、メモリセルＭＣのディスターブが加速するようにワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳを設定するレギュレータ３とを備える。 （もっと読む）

【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、回路動作を安定させる。
【解決手段】半導体記憶装置１０は、インターフェースチップＩＦと複数のコアチップＣＣを含む。コアチップＣＣは、インターフェースチップＩＦに積層される。インターフェースチップＩＦとコアチップＣＣは複数の貫通電極ＴＳＶにより接続される。コアチップＣＣに含まれる入力切り替え回路２４０、２３０は、電源投入時における設定処理の前に、コアチップＣＣに含まれる複数の入力信号線と複数の貫通電極ＴＳＶとの接続をいったん遮断し、コアチップＣＣの設定後に、複数の入力信号線と複数の貫通電極ＴＳＶの接続を示す救済情報にしたがって各入力信号線を複数の貫通電極ＴＳＶのいずれかと接続する。 （もっと読む）

【目的】少ない外部端子によって、半導体メモリ装置に構築されているメモリが故障しているか否かの製品出荷時のテスト及びその故障要因を特定することが可能な半導体メモリ装置及びそのテスト方法を提供することを目的とする。
【構成】半導体メモリ装置に構築されているメモリが読出指令に応答したか否かを判定し、メモリが読出指令に対して非応答であった場合にはメモリから読み出されたメモリデータに代えてエラーコードを外部出力する。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】不良メモリチップが発生した場合でも、並列駆動可能な組み合わせ数を最大限確保可能なメモリシステムを提供すること。
【解決手段】物理バンク内の不良メモリチップが識別可能な不良メモリチップ情報に基づき、不良メモリチップを使用せずに各レーン内において並列アクセス可能なメモリチップ数が最大となるように、論理バンクを構成する複数の物理バンクの組み合わせを動的に設定する。 （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、複数のメモリセルと、冗長メモリセルと、複数のメモリセルの中の不良メモリセルを冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロック（５０１〜５０３）と、複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、複数のメモリセルブロックのセレクタの制御信号を出力する制御回路（５２２）とを有し、制御回路は、複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、特定情報をシリアルにシフトするための複数のフリップフロップ（ＦＦ０〜ＦＦ８）を有する。 （もっと読む）

【課題】、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供する。
【解決手段】特定ワード線（１０２４番目のワード線）上のステータスレジスタ４２が設けられていない領域である、８番目〜２５５番目のビット線と交差する領域に設けられている強誘電体メモリにより生産履歴記憶容量４４を構成し、生産履歴記憶容量４４に、半導体記憶装置１０（半導体チップ２０）の生産履歴に関する情報を記憶させている。また、生産履歴記憶容量４４への記憶・参照は、主記憶容量４０への記憶・参照に使用される通常のコマンドと異なる特殊なコマンドが用いられる。 （もっと読む）

【課題】仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じてコストを調節する。
【解決手段】記憶装置は、メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部とを有するので、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じて記憶装置のコストを調節できる。 （もっと読む）

【課題】内蔵メモリの不良救済のための冗長部としてロウアドレスにより指定されるメモリセル列と置き換えられるロウ冗長部と、内蔵メモリの診断を行う自己診断回路を有する半導体記憶装置において、連続したサイクルで発生するロウ置換判定処理の演算速度マージンを改善する。
【解決手段】置換判定単位の区切りを示すアドレス検知信号をロウアドレスの下位ビットに基づいて生成するアドレス切替検知回路と、アドレス検知信号が非アクティブの時にアクティブになるまで全体比較結果信号（自己診断回路による比較結果出力）を保持する不良情報保持回路とを備え、置換ロウアドレスの重複判定処理を置換判定単位内でアドレス検知信号がアクティブの期間でのみ行うようにする。それにより、連続したサイクルで発生する置換ロウアドレスの重複判定処理を置換判定単位の間隔に分散させることが可能になり、ロウ置換判定処理の演算速度マージンが改善される。 （もっと読む）

【課題】フェイルメモリを無くしてメモリ量を少なくする。
【解決手段】メモリ領域の不良を救済するための複数のリペア領域を備える被試験メモリを試験する試験装置であって、被試験メモリのメモリ領域における各部分を順次に試験する試験部と、被試験メモリの不良部分を複数のリペア領域の何れに置き換えて救済するかを表す救済解を記憶する救済解メモリと、試験中において、試験部により新たな不良部分が検出されたことに応じて、救済解メモリに記憶された救済解を、新たな不良部分を更に救済する救済解に更新する更新部と、を備える試験装置を提供する。 （もっと読む）

【課題】ソフトウェアによる２次リペア解析なしに、被試験メモリのリペア解析を実行する。
【解決手段】被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置を提供する。 （もっと読む）

【課題】最適な参照電流を供給する参照セルを短時間かつ低コストで判定することができるメモリを提供する。
【解決手段】半導体記憶装置は、抵抗状態の変化によってデータを記憶する複数のメモリセルと、メモリセルに記憶されたデータを検出するために参照される複数の参照セルとを備えている。センスアンプは、参照セルに記憶された参照データとモリセルのデータとを比較してメモリセルのデータを検出する。カウンタは、第１の論理データを格納する複数のメモリセルのデータを該第１の論理データを格納する参照セルを用いて検出した結果に基づいて、参照セルの抵抗値よりも高い抵抗値を有するメモリセルの個数Ｎ_Ｈまたは参照セルの抵抗値よりも低い抵抗値を有するメモリセルの個数Ｎ_Ｌをカウントする。判定部は、複数の参照セルのそれぞれのＮ_ＨおよびＮ_Ｌに基づいて、該複数の参照セルのうち実際のデータ読出し動作において用いられる最適参照セルを判定する。 （もっと読む）

【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】電圧検出部１２は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）へ供給される書き込み電圧を検出し、書き込み電圧が所定の閾値電圧以上となると、書き込み制御部１１に、書き込み信号に係わらず電気ヒューズ素子２への書き込みを停止させることで、書き込み電圧に異常が発生し、過電圧になることによる誤書き込みを抑制できる。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整するとともにチップサイズ、テストコストを削減する。
【解決手段】シフトレジスタ回路の出力と第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生し、第１および第２のライトイネーブル信号を用いて信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生した複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）