【課題】不良回路ブロックを特定する時間を短くでき、また、各回路ブロックの信頼性加速試験での特性劣化を精度良く測定できる半導体集積回路を提供することを目的とする。
【解決手段】複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックに対応し、回路ブロックと電源端子２との接続を制御する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路に対応し、スイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎとを備え、複数のフリップフロップ回路は、シフトレジスタ回路を構成し、外部信号の入力に基づいて、２以上のスイッチ回路を選択して回路ブロック選択信号を出力し、当該回路ブロック選択信号を入力された２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと電源端子とを接続する半導体集積回路１００。 （もっと読む）

【課題】アプリケーションプログラムの完成前に、システム全体の電源回路の最適化が可能なマイクロコンピュータを提供すること。
【解決手段】本発明に係るマイクロコンピュータ１００は、ＣＰＵ１０１と、ＣＰＵ１０１に接続されたバス１０７と、バス１０７に接続される通常動作モードと、バス１０７と遮断される擬似動作モードと、を備える機能ブロック１０３Ａ〜１０３Ｃと、通常動作モードと前記擬似動作モードとのいずれかを選択するための制御信号を出力する選択回路１０２と、を備え、機能ブロック１０３Ａ〜１０３Ｃが、擬似動作モードにおいて消費電流を生成する擬似動作回路１０５Ａ〜１０５Ｃと、を備えるものである。 （もっと読む）

【課題】複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮する。
【解決手段】半導体集積回路装置は、複数のスキャンフリップフロップと、セレクタとを備える回路ブロックと、制御回路とを具備する。複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパスのそれぞれに割り当てられ、複数のスキャンパスと同数の複数の部分スキャンパスを形成する。セレクタは、複数の部分スキャンパスの後段に設けられ、複数の部分スキャンパスをバイバスする。制御回路は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する。 （もっと読む）

【課題】より高い圧縮比を提供し得る圧縮スキームを提供する。
【解決手段】いわゆる「Ｘプレス」テスト応答コンパクタ１１０、１５２は、オーバードライブ・セクションとスキャンチェーン選択ロジックとを含む。実施形態は約１０００倍の圧縮比を提供する。例示的な実施形態は、従来のスキャンベースのテストシナリオとほぼ同じカバレッジおよびほぼ同じ診断分解能を維持できる。スキャンチェーン選択スキームのいくつかの実施形態は、テスト応答で発生してコンパクタに入る未知状態を有意に減らすことができ、または完全に排除できる。また、オンチップ・コンパクタ回路の実施形態および選択回路をマスクする制御回路網を生成する方法も開示する。 （もっと読む）

【課題】短時間で効率的に回路設計を行う。
【解決手段】階層設計データの各階層（図１の例では、トップ階層と下位階層）の回路ブロックに含まれる試験回路モデル４，５，９，１０を、階層内及び階層間でシリアル接続し、自身の階層の試験回路モデル４，５，９，１０を経由した試験データ（試験結果）か、自身の階層の試験回路モデル４，５，９，１０を経由しない試験データの何れかを選択して出力する選択部６，１１を各階層に設ける。 （もっと読む）

【課題】半導体集積回路の不良選別を効果的に行う。
【解決手段】互いに非同期のクロックで動作する複数の回路ブロックを有し、複数の回路ブロックの一の回路ブロックによってセルフテストを実行する半導体集積回路の試験システムであって、複数の回路ブロックに対応するクロック信号を生成し半導体集積回路に供給するクロック発生装置と、半導体集積回路からの要求に応じてセルフテストの実行を代行するプロセッサを有する。これにより、各モジュールが非同期のクロックで動作する半導体集積回路の動作テストを行うことができる。 （もっと読む）

【課題】ＬＳＩを実際の使用形態に沿って動作させるような入力パターンを用いて、ＬＳＩ内部の遅延故障をＬＳＩ外部において効率良く検出することを目的とする。
【解決手段】開示の装置は、ＬＳＩのディレイテスト用のディレイテストパターンを生成する制御を行う。入力パターン制御回路は、被試験対象回路へ供給される入力パターンのサイクル数をカウントし、予め設定されたカウント数と一致した時点で、被試験対象回路への入力パターンの供給を停止し、入力パターン保存回路は、このような入力パターンを保存する。スキャン制御回路は、入力パターン制御回路からの制御信号を受け、被試験対象回路へスキャンシフト信号を供給し、被試験対象回路内のスキャンチェインをシフトさせる。そして、期待値生成回路は、スキャンチェインの出力を期待値データとして保存する。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）

【課題】従来のマルチサイト・テストやコンカレント・テストにおける各種の問題点の少なくとも一部を解決し、テスト時間の短縮を図ること等ができる、テスト装置、テストシステム、及びテスト方法を提供すること。
【解決手段】第１ＩＰコア４と第２ＩＰコア５を集積して構成された第１半導体デバイス１と、第１ＩＰコア４と第２ＩＰコア５を集積して構成された第２半導体デバイス２とを、同時にテストするためのテスト装置２０であって、ワークステーション２１と、第１ＩＰコア４をテストするための第１テスト回路２２と、第１半導体デバイス１に電力を供給する第１電源回路２３と、第２ＩＰコア５をテストするための第２テスト回路２４と、第２半導体デバイス２に電力を供給する第２電源回路２５とを備える。 （もっと読む）

【課題】テスト時に必要となるテスト用の外部接続ピンを追加することなく、テスト対象のマクロ等をテストすることができる半導体集積回路のテスト回路およびテスト方法を提供する。
【解決手段】テスト回路は、複数のフリップフロップを直列に接続して構成され、クロック信号が入力される毎に、テスト用のシリアルデータを順次シフトするシフトレジスタと、あらかじめ決定された所定パターンのシリアルデータが、シフトレジスタの、あらかじめ決定された少なくとも１つのフリップフロップに設定されたことを検出すると、アクティブ状態の出力制御信号を出力する設定検出回路と、設定検出回路から入力された出力制御信号を用いて、シフトレジスタの複数のフリップフロップの出力信号の出力制御を行う出力制御回路とを備える。 （もっと読む）

【課題】シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能なテスト回路を提供する。
【解決手段】本発明のテスト回路は、複数のレジスタがシリアル接続されたシフトレジスタと、バイパス回路７１ａ（７１ｂ）と、を備える。シフトレジスタは、回路ユニットに接続される。バイパス回路７１ａ（７１ｂ）は、第１のレジスタ７１１ａ（７１１ｂ）の出力が入力される第２のレジスタ７１２ａ（７１２ｂ）と、連続する２つのレジスタ４１６と４２５ｂ（４１５と４２４ｂ）の間に設けられ、第２のレジスタの出力に応じて、連続する２つのレジスタのうち前段のレジスタの出力、あるいは第１のレジスタの出力、のいずれか一方を選択して、連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタ７１３ａ（７１３ｂ）と、を備える。 （もっと読む）

【課題】所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供すること。
【解決手段】ＳｉＰ１０１は、ロジックチップ１０３Ａとメモリチップ１０３Ｂを備える。メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。テスト処理回路２１は、メモリ回路のアクセス端子と接続され、外部端子２３_ｎから入力されるテスト信号をアクセス端子に供給してメモリ回路のテストを実行するものであって、信号遅延を調整する高速テスト制御回路を有し、実動作速度での高速テストを実行する際には、外部端子２３_ｎから供給されるテスト信号を、高速テスト制御回路を介してアクセス端子に供給する。 （もっと読む）

【課題】テスト出力端子数を増大させることなく、テストの信頼性を向上させる。
【解決手段】同一の機能を有し、スキャン入力信号１０を入力可能とするＩＰ回路１１１〜１１３と、ＩＰ回路１１１〜１１３のそれぞれに対し、スキャンクロック信号２０を選択的に供給する選択回路１００と、ＩＰ回路１１１〜１１３のそれぞれから出力されるスキャンテスト結果信号を通過させるか遮断するかを決定するマスク回路１２０と、マスク回路１２０から出力されるそれぞれの出力信号の論理積を求めるＡＮＤ回路１４０と、マスク回路１２０から出力されるそれぞれの出力信号の論理和を求めるＯＲ回路１５０と、ＡＮＤ回路１４０の出力に接続される第１のテスト出力端子と、ＯＲ回路１５０の出力に接続される第２のテスト出力端子と、を備える。 （もっと読む）

【課題】システマテックばらつきとランダムばらつきの両方を考慮した適応型電圧スケーリング技術を実現することにある。
【解決手段】適応型電圧スケーリングを実施するシステム構成において、プロセスばらつきの種類毎に最適な検出回路を設置する。すなわち、システマテックばらつき検出用にゲートディレイの平均値に対する相対値を生成する第１測定回路(１００)、及び、ランダムばらつき検出用にゲートディレイの標準偏差に対する相対値を生成する第２測定回路(２００)を別々に設置する。夫々の測定回路で生成された相対値に基づいて電源電圧を決定するための制御情報(ＶＣＮＴ)を生成する。これを生成するときは例えばテーブルデータを参照する。 （もっと読む）

【課題】コアテストに伴う素子数の増加を抑制する半導体集積回路と、テストに必要な端子を増やさずにコア回路の連続パターンテストを可能にするコアテスト回路を提供する。
【解決手段】半導体集積回路が、コア回路と、組み合わせ回路と、組み合わせ回路の入出力端子に接続されたスキャンフリップフロップが縦続接続された組み合わせ回路のスキャンパスと、コア回路の出力信号をスキャンフリップフロップに入力できるようにしたマルチプレクサを含むスキャンパス共用化回路と、を含み、組み合わせ回路のスキャンパスを用いて組み合わせ回路に含まれないコア回路をテストできるようにする。また、コアテスト回路が、複数の結果パターンを格納するテストデータ出力用シフトレジスタをコアの出力端子毎に設け、複数パターンのテスト結果をテストデータ出力用シフトレジスタに取り込んでからスキャンアウトできるようにする。 （もっと読む）

【課題】設計者が容易に動作検証をすることを可能にする。
【解決手段】電子回路装置１００の検証支援処理回路２２は、電子回路検証装置２００から送信される検証指示情報に基づいて、機能ブロック回路１の検証を制御する検証制御情報を生成し、機能ブロック回路１へ送信する。機能ブロック回路１は、その検証制御情報を受信すると、遷移停止制御回路４０、状態コード注入回路５０およびエラー状態注入回路８０を介して、その検証制御情報で指定される任意の状態コードおよびエラー状態を機能ブロック回路１の状態コードレジスタおよびエラー状態レジスタに注入した上で、機能ブロック回路１の動作を開始または停止させる。状態履歴記憶回路６０には、そのときの状態コードおよび過去の最新の所定動作サイクル数の状態コードの履歴が記憶されている。検証支援処理回路２２は、その状態コードの履歴を取得して、電子回路検証装置２００へ送信する。 （もっと読む）

【課題】インターフェースチップを用いるタイプの半導体装置において、インターフェースチップとコアチップ間の複数の貫通電極にそれぞれ関する複数の電流パスで大きなＡＣ特性の差がないことの確認試験を行えるようにする。
【解決手段】インターフェースチップ及びコアチップと、これらを電気的に接続するそれぞれが貫通電極を含む測定対象信号線１３０及び基準信号線１３１と、を備え、インターフェースチップは、信号発生回路１００が発生したテストクロックをコアチップへ送出し、コアチップは、信号発生回路１０１がテストクロックから所定の測定信号を発生し、且つ所定の測定信号を測定対象信号線１３０及び基準信号線１３１へ同時に送出し、更に、インターフェースチップは、更に、測定対象信号線１３０及び基準信号線１３１を介して入力した複数の所定の測定信号の位相差をオペアンプ１１７によって検出し、判定回路１０２が試験結果を出力する。 （もっと読む）

【課題】複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行すること。
【解決手段】本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。 （もっと読む）

【課題】本発明は、単一のＴＡＰ（テストアクセスポート）を介して複数のＴＡＰにアクセスする集積回路を提供する。本来は別々のＩＣで使用されるように設計された、種々の再使用可能なＩＣの一部やモジュールの制御およびテストを統合できるようにする。
【解決手段】第１複製状態マシン（２６）と第２複製状態マシン（２８）をそれぞれ用いることによって、第１状態マシン（２０）と第２状態マシン（２２）のいずれも修正することなく、第１状態マシン（２０）と第２状態マシン（２２）を個別にテストする。 （もっと読む）

【課題】外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。 （もっと読む）