【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。 （もっと読む）

【課題】高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供する。
【解決手段】交流スイッチ１は、ソース（Ｓ）同士を接続した第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２と、第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）に接続された第１出力端子１３と、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）に接続された第２出力端子１４とを含む。交流スイッチ１は、オフ時の第１出力端子１３および第２出力端子１４の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の第１出力端子１３および第２出力端子１４の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）

【課題】温度検出素子の温度検出素子の静電破壊に対する耐性の向上と、測定精度の向上させることができる半導体装置を提供すること
【解決手段】半導体装置１００は、温度検出素子１０と、一方の端子が温度検出素子１０の電流入力端子に接続される抵抗器１１とをそれぞれが備え、互いに並列に接続される複数の温度検出素子列１２とを備える。また、複数の温度検出素子列１２の抵抗器１１の他方の端子が接続される第１の外部端子１４を備える。 （もっと読む）

【課題】半導体装置のクラック発生検知と検知結果に応じた制御を簡易かつ正確に実行する。
【解決手段】半導体装置であって、金属接合部で基板に接合された半導体デバイスを備え、半導体デバイス周辺領域に温度に応じて電気抵抗の変化するサーミスタ素子１６０が設けられ、トランジスタ素子１２０の制御電極１２２に接続されている。接合部でクラックによる異常発熱があると、サーミスタ素子１６０の抵抗が変化しトランジスタ素子１２０の動作状態を制御できる。よって、異常温度時に半導体デバイスの動作を停止させることができる。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供する。
【解決手段】静電気保護素子５１の一端及び抵抗体Ｒの一端は、電源端子または基準電源端子に接続され、静電気保護素子５１の他端は、グランド端子に接続され、静電気保護素子５１は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つである。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】金属酸化膜半導体（ＭＯＳ）トランジスタの寸法が微細化するに伴い、高エネルギのヘビーイオンヒット、高エネルギの陽子または中性子、若しくは、Ｘ線又はガンマ線パルスのようなイオン放射からのシングルイベントの影響（ＳＥＥ）による影響をよりうけるようになってきた。
【解決手段】多数キャリアデバイスに関して記載されている。特に、典型的なデバイス３００は、薄い半導体層にソース３０６、チャネル３１０、およびドレイン３０８と、異なる濃度の単一のドーピングタイプを全て共有する。更に、デバイス３００は、チャネル３１０の上に絶縁層３１２と、絶縁層３１２の上にゲート３１４とを備え、ゲート３１４はチャネル３１０を調節する。ここに記載されたデバイス３００は、寄生的なバイポーラトランジスタを排除し、重いイオンのヒットのような単一のイベントの影響（ＳＥＥ）から生じる過剰な少数キャリアの生成に対する感度を排除する。 （もっと読む）

【課題】半導体素子の熱による素子欠陥及び破壊を未然に防止するのに適した半導体素子及びその製造方法を提供する。
【解決手段】ウェハー上にトランジスタ１０を形成する段階と、トランジスタ１０の上部に絶縁層を形成する段階と、トランジスタ１０の両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の電気的連結のための第１コンタクトホール２０及び第２コンタクトホール３０を絶縁層に形成する段階と、第２コンタクトホール３０の内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層３１を形成する段階と、第１コンタクトホール２０及び第２コンタクトホール３０を埋め立てる段階と、を含んで半導体素子の製造方法。 （もっと読む）

【課題】製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子を提供する。
【解決手段】半導体基板内に形成されたｎ型の不純物からなるソース領域４と、半導体基板内に形成されたｎ型の不純物からなるドレイン領域５と、ソース領域４及びドレイン領域５間の半導体基板上にゲート絶縁膜３を介して形成されたゲート電極６とを含むＭＯＳトランジスタを有する半導体素子であって、半導体基板内に形成されたｎ型の不純物領域７と、半導体基板内に形成されたｐ型の不純物領域１０と、ｎ型の不純物領域７及びｐ型の不純物領域１１の各々とゲート電極６とを接続するために設けられた配線Ｈ１及びＨ２とを備える。 （もっと読む）

【課題】民生用の設備を用いて製造することができる、高性能でコストパフォーマンスの高い耐放射線性のある集積回路を提供する。
【解決手段】種々の形態の放射線によって生じる有害な影響を減少する又は排除するための特別な構造を含む半導体デバイスを、従来の設計及びプロセスを用いて製造する。その半導体デバイスは、１つ或いは複数の寄生アイソレーションデバイス及び／又は埋め込み層の構造を備えている。これら新規性のある構造を適用するための設計及び／又はプロセスステップは、従来のＣＭＯＳ製造プロセスと互換性があり、したがって、比較的低コストで、比較的容易に導入することができる。 （もっと読む）

本発明は、マルチトリガリング問題を低減しかつ回路のＥＳＤ性能を増大するために異なるフィンガまたはＳＣＲを結合する利点を有する、複数のＳＣＲフィンガ（ＳＣＲ）を有するシリコン制御整流器（ＳＣＲ）を有する静電放電（ＥＳＤ）保護回路を提供する。さらに、ブースト回路が導入されることができ、またはさらに、複数ＳＣＲが、共通ベースを通して固有に結合されることができる。
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【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）