説明

Fターム[5F140DB00]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | シミュレーション (228)

Fターム[5F140DB00]の下位に属するFターム

Fターム[5F140DB00]に分類される特許

1 - 5 / 5


【課題】絶縁ゲート電界効果トランジスタモデルにおいて内側フリンジ容量を適切にモデル化し、当該モデルを集積回路のシミュレーションに反映し、絶縁ゲート電界効果トランジスタを含む集積回路の設計に使用されるシミュレーション精度を向上する。
【解決手段】ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷Qbfおよびゲート電荷Qgfと、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷Qdfと、ゲート・ソース間の内側フリンジ容量に関わるソース電荷Qsfとを考慮し、QbfがQdfとQsfとQgfとに依存して定義され、さらに、Qgfのドレイン端子バイアスによる偏微分項とQdfのゲート端子バイアスによる偏微分項とが一致し、かつQgfのソース端子バイアスによる偏微分項とQsfのゲート端子バイアスによる偏微分項とが一致するように、QgfとQdfとQsfとQbfとを定式化する。 (もっと読む)


【課題】ショットキー障壁を量子力学的にトンネルする効果を、古典的・半古典的な輸送方程式に基づくデバイスシミュレータに取り入れ、ショットキー・ソース/ドレインMOSFETの電気的特性を高速で正確に解析可能なデバイスシミュレーション装置、方法、プログラムの提供。
【解決手段】ショットキー・ソース/ドレインMOSFETのショットキー障壁ポテンシャルの、量子力学的トンネル効果によるトンネル状態密度を計算する。ショットキー障壁ポテンシャルの古典的状態密度とトンネル状態密度から算出される全状態密度で全キャリア密度を計算し、古典的状態密度で計算した古典的キャリア密度と比較する。古典的キャリア密度が全キャリア密度と等しくなるように、ショットキー障壁ポテンシャルを変更した補正ショットキー障壁ポテンシャルを用い、古典的・半古典的な輸送方程式を解き、MOSFETの電気的特性をシミュレーションする。 (もっと読む)


【課題】 絶縁ゲート電界効果トランジスタ(100,100V,140,150,150V,160,170,170V,180,180V,190,210,210W,220,220U,220W,380,480,500,510,530又は540)は、そのソース/ドレインゾーンと隣接するボディ物質(108,268又は568)との間のPN接合に沿っての寄生容量を減少させるためにそのソース/ドレインゾーンの内の一つ(104,264又は564)下側にハイポアブラプトな垂直ドーパントプロフィルを有している。
【解決手段】 特に、該ボディ物質の導電型を画定する半導体ドーパントの濃度は、そのソース/ドレインゾーンから下方へ該ソース/ドレインゾーンよりも上部半導体表面下側に10倍を超えて一層深いものではない下側のボディ物質位置へ移る場合に、少なくとも10の係数だけ減少する。該ボディ物質は、好適には、他方のソース/ドレインゾーン(102,262又は562)に沿って位置されている一層高度にドープされたポケット部分(120,280又は580)を包含している。通常ドレインとして機能する最初に述べたソース/ドレインゾーン下側のハイポアブラプトな垂直ドーパントプロフィルと、通常ソースとして機能する2番目に述べたソース/ドレインゾーンに沿っての該ポケット部分との結合が、結果的に得られる非対称トランジスタを特に高速アナログ適用例に適したものとさせることを可能とさせる。 (もっと読む)


【課題】ドレイン領域とゲート電極間の電界集中を緩和することにより高耐圧電界効果トランジスタを備える半導体装置を提供する。
【解決手段】半導体装置100は、シリコン基板110上に、離間して形成されたNウェルソース領域170およびNウェルドレイン領域160と、Nウェルソース領域170上からNウェルドレイン領域160上にわたって形成されたゲート絶縁膜131を介して設けられたゲート電極130と、を備えている。さらに、Nウェルドレイン領域160内のシリコン基板110表面に、LOCOS酸化膜180aが形成され、LOCOS酸化膜180aは、断面視においてくびれ部を有しており、ゲート電極130はくびれ部を跨ぐように形成されている。 (もっと読む)


【課題】 本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【解決手段】 本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。 (もっと読む)


1 - 5 / 5