【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。
【解決手段】リフレッシュコマンドＲＥＦ及びアドレス情報ＳＩＤＡＤＤを受け、リフレッシュ制御信号ＲＥＦｂ及びアドレス情報ＳＩＤＡＤＤをコアチップＣＣ０〜ＣＣ７に共通に供給する。コアチップＣＣ０〜ＣＣ７は、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路４７と、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるとき、リフレッシュ制御信号ＲＥＦｂに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路２００とを含む。これにより、１回のリフレッシュコマンドでリフレッシュされるチップの記憶容量が減ることから、リフレッシュコマンドの最短発行間隔を短縮することができる。 （もっと読む）

【課題】多彩なバースト動作が可能なデータ処理システムを提供する。
【解決手段】それぞれが複数のデータを有する複数のブロックＡ〜Ｄを有する第１の半導体装置２１０と、第１の半導体装置を制御する第１の制御回路３１０を有する第２の半導体装置３００と、を備え、第１の制御回路は、異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義、及び複数のブロックがそれぞれ有する複数のデータの一部の複数のデータと複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義、を含む複数のアクセス単位で、第１の半導体装置と通信する複数のコマンドを発行し、第１と第２の定義に従った異なるデータの数の複数のデータで、第１の半導体装置と通信する。 （もっと読む）

【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】 ダイナミック型ランダムアクセスメモリに対するリフレッシュ操作の省略が可能なメモリアクセス方法、および、このメモリアクセス方法を採用したメモリ制御装置を提供する。
【解決手段】 アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックをロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、コラムアドレスの方向に配列し、この２以上の完全ブロック列により所定のワード数をちょうど格納可能なように設定し、ロウアドレスの方向に配列したブロックに順にアクセスする操作を、２以上の完全ブロック列に対して順に行う。 （もっと読む）

【課題】ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムを提供する。
【解決手段】半導体集積回路装置は、ヒューズデータをラッチするヒューズラッチ回路12と、ヒューズカウンタ回路13と、前記ヒューズデータを外部に転送する転送回路16と、前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路17とを備える制御回路15とを具備するヒューズボックス11において、前記迂回データパス回路17は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号REQを前記ヒューズカウンタ回路13に動作させる。 （もっと読む）

【課題】新たな取り決めに基づいたシステムを提供すること。
【解決手段】本発明によるシステムにおいては、メモリ２００に対するデータ書込時及びメモリ２００からのデータ読出時のいずれにおいても、コントローラ１００から出力されるデータストローブ信号に基づいたデータ（ＤＱ）信号の送受信が行われる。従って、メモリ２００は、データ書込時は勿論のこと、データ読出時においても、コントローラ１００から入力されたデータストローブ信号を用いてデータ送信を行うこととなり、クロック信号から読出データストローブ信号を自前で生成する必要もなければ、読出データストローブ信号をクロック信号に同期させる必要もない。 （もっと読む）

【課題】テスタを大幅に複雑化させることなく、微調整後に得られる本来の基準電圧を用いて動作試験を行うことが可能な半導体記憶装置を提供する。
【解決手段】モードレジスタ１１２に所定のコードが設定されると、切り替え信号生成回路１１１が活性化し、切り替え信号ＴＣＬＫＥがハイレベルとなる。切り替え信号ＴＣＬＫＥがハイレベルとなると、データ入出力端子ＤＱより供給される入力データが内部クロックＩＣＬＫとして用いられる。これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。 （もっと読む）

【課題】リフレッシュコマンドの要求頻度を下げると共に、時分割動作を必要としないダイナミック型半導体メモリおよびそのリフレッシュ制御方法の提供を図る。
【解決手段】第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタ２１と、第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタ２２と、を備え、リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスＲ１に一致したときは、前記第２の内部リフレッシュ候補アドレスＲ２からリフレッシュ動作を開始するように構成する。 （もっと読む）

【課題】 システムのパフォーマンスを向上し、半導体メモリに書き込まれたデータのセキュリティを守る。
【解決手段】 変換制御部は、書き込みデータ変換部または読み出しデータ変換部の変換機能を、コントローラ毎に有効または無効に設定する。したがって、元の外部データが必要なコントローラに対しては外部データを入出力でき、変換された内部データが必要なコントローラに対しては内部データを入出力できる。従来のコントローラが持っていたデータ変換機能を半導体メモリ内で実現できるため、コントローラの負荷を軽減できる。この結果、システムのパフォーマンスを向上できる。アクセス権のない無効なコントローラは、正しいデータ（変換前の元のデータ）を読み出すことができない。したがって、半導体メモリに書き込まれたデータのセキュリティを守ることができる。 （もっと読む）

【課題】ＳＤＲＡＭの効果的使用方法を提供する。
【解決手段】ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送する。一般的に、１．５クロック速度で作動するＰ個のＤＤＲ−ＳＤＲＡＭチップは、Ｎフレーム中に保存される。Ｎフレームの各フレームデータがｎビットで、ＤＤＲ−ＳＤＲＡＭチップ中のメモリスペースがｍである場合、ＰはＮ×（ｎ／ｍ）より得られる値より大きいか等しい整数である。フレームのデータ転送において、ライン周期はＮセグメントに分割され、各ＤＤＲ−ＳＤＲＡＭチップは（Ｎ−１）パートに分割され、それぞれのパートは異なるフレームで異なるデータを読み取る。多くのＤＤＲ−ＳＤＲＡＭチップを使用する時、Ｉ／Ｏピンをシェアするため、全ＤＤＲ−ＳＤＲＡＭチップの読み取り／書き込み順序は同じ指示とアドレスに従う。 （もっと読む）

【課題】１つのメモリバンクを、他のメモリバンクが読み出し書き込みアクセスを行うために活動状態である間に、指定自動リフレッシュを行うための、指定自動リフレッシュモードを提供する。
【解決手段】メモリが行アドレスラッチ部を含んでいる。上記行アドレスラッチ部は、メモリの読み出し動作または書き込み動作を行うための行アドレスをラッチするように構成された第１の段と、メモリバンクを自動リフレッシュするための行アドレスをラッチするように構成された第２の段とを含む。上記行アドレスラッチ部は、起動命令に応じて上記第１の段から上記行アドレスを供給し、指定自動リフレッシュ命令に応じて上記第２の段から上記行アドレスを供給する。 （もっと読む）

【課題】１つのメモリバンクを、他のメモリバンクが読み出し書き込みアクセスを行うために活動状態である間に、指定自動リフレッシュを行うための、指定自動リフレッシュモードを提供する。
【解決手段】メモリが、少なくとも２つの各メモリバンクを含んでいる。各メモリバンクは、それぞれ、各行および各列を備えた各メモリセルのアレイを含んでいる。上記メモリは、指定自動リフレッシュ用のメモリセルの行を選択するための行アドレスを供給するように構成された行アドレスカウンタと、指定自動リフレッシュ用の少なくとも２つの各メモリバンクのうちの１つのメモリバンクを選択するためのバンクアドレスを供給するように構成されたバンクアドレスカウンタとを含んでいる。バンクアドレスカウンタは、行アドレスカウンタの最少桁のビットとして実行される。 （もっと読む）

【課題】組み込み自己試験（ＢＩＳＴ）機能をリモート低速実行可能命令およびローカル高速実行可能命令にセグメント化する埋め込みメモリ・アレイのためのハイブリッドＢＩＳＴアーキテクチャを提供する。
【解決手段】独立型ＢＩＳＴロジック・コントローラ（１１０）は、より低い周波数で動作し、ＢＩＳＴ命令セットを用いて複数の埋め込みメモリ・アレイ（１１１−１１３）と通信する。高速試験ロジックのブロック（１１６）は、試験中の各埋め込みメモリ・アレイに組み込まれ、独立型ＢＩＳＴロジック・コントローラ（１１０）から受信されたＢＩＳＴ命令をより高い周波数で局所的に処理する。高速試験ロジックは、ＢＩＳＴ命令の周波数を、より低い周波数からより高い周波数に増大させるためのマルチプライヤ（１１８）を含む。独立型ＢＩＳＴロジック・コントローラは、複数の埋め込みメモリ・アレイにおける複数の高速試験ロジック構造を可能にする。 （もっと読む）