【課題】ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することである。
【解決手段】本発明かかる半導体記憶装置は、メインワードデコーダ１と、サブワードドライバ２_１〜２_４と、両端にサブワードドライバ２_１、２_２がそれぞれ設けられると共に、複数のサブワード線を含む第１のメモリセルアレイ３_１と、メインワードデコーダ１から最も離れた位置に配置され、サブワードドライバ２_３、２_４がメインワードデコーダ１に近い側のみに配置された第２のメモリセルアレイ３_２と、を備える。メインワード線４およびプリデコード線５は、メインワードデコーダ１から第２のメモリセルアレイ３_２のサブワードドライバ２_４まで延びるように配置されている。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】感知増幅器アーキテクチャーを有する半導体メモリを提供する。
【解決手段】複数の第１データセンスアンプと複数の第２データセンスアンプと複数のメモリバンクとを含む半導体メモリ装置において、第１データセンスアンプは、ビットラインセンスアンプに連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。第２データセンスアンプは、ビットラインセンスアンプに連結される第２タイプのデータラインと連結され、電流感知増幅器及び電圧感知増幅器で構成される。複数のメモリバンクは、第１タイプのデータラインに連結された第１部分と、第２タイプのデータラインに連結された第２部分とから成り、第１部分は、第２部分よりも半導体メモリ装置のデータパッドの近くに配置される。 （もっと読む）

【課題】サブアンプ起動信号を列デコーダ側から供給する際に半導体記憶装置におけるサブアンプ回路の面積を狭くする。
【解決手段】複数のメモリセルマットMATにそれぞれ隣接して配置されるものである複数のサブワードドライバ領域SWD及び複数のセンスアンプ領域SAの複数の交点領域のうちの複数の第１の交点領域SWC_Bに配置された複数のサブアンプ２と、複数の第２の交点領域SWC_Aに配置されたものであってサブワードドライバ領域SWDの延在方向から供給されるサブアンプタイミング信号に基づきサブアンプ２の起動信号を発生して複数の第１の交点領域SWC_Bに対して供給する複数のゲート回路３とを備えている。 （もっと読む）

【課題】電源投入時に各機能回路を確実に初期化する半導体装置を提供する。
【解決手段】外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備える。降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられる。起動時停止降圧回路群は、パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなる。 （もっと読む）

【課題】各メモリセルからＤＱパッドまでの距離を、各パッド間にて同様として、アクセス時間のばらつきを低減して高速アクセスを実現し、かつチップ中央部におけるＩＯバスの配線領域を削減した半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルアレイが複数のデータ入出力パッド単位毎に分割されたブロックから構成される半導体記憶装置であり、メモリセルアレイが複数のバンクに分割されて構成されており、バンクが複数に分割されたメモリセル領域と、各バンクのメモリセル領域から形成されるブロックと、該ブロックにあるメモリセルに対応して設けられた所定数のデータ入出力用パッドとを有し、入出力用パッドが対応するブロックの近傍に配置されている。 （もっと読む）

【課題】 低電圧用途に関して、動作速度の低下を防ぎ、低しきい値による漏れ電流を抑制する基板電圧制御技術を提供する。
【解決手段】 複数のレプリカＭＯＳトランジスタにより、しきい値中心値を検出して、基板電圧を制御することにより、しきい値中心値を制御することで、動作速度下限とチップ全体の漏れ電流の上限を満たすことを可能にする一方、チップの動作中に基板電圧を動的に制御することで、動作する時にはしきい値中心値を下げて、速度を向上させ、動作後にはしきい値中心値を上げて、チップ全体の漏れ電流を低減させることもできる。 （もっと読む）

【課題】センスアンプに所定の電位を供給するためのドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を行う。
【解決手段】センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１と、センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２とを備える。ドライバ回路１２１はセンスアンプ領域外に配置され、ドライバ回路１２２はセンスアンプ領域内に配置されており、センスアンプＳＡとドライバ回路１２１とを接続する高位側駆動配線ＳＡＰは、並列接続された複数の導体パターンによって構成されている。これにより、ドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を行うことが可能となるとともに、高位側駆動配線ＳＡＰの配線抵抗の増大を抑制することが可能となる。 （もっと読む）

【課題】テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置において、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給する。
【解決手段】内部電源配線２００と、第１の電源回路１０１と第２の電源回路１０２とを備えている。第１の電源回路１０１は、通常動作時において内部電源配線２００に通常電圧を供給する通常電圧発生回路１１１と、テスト動作時において内部電源配線２００にテスト電圧を供給するテスト電圧発生回路１１２とを備えている。一方、第２の電源回路１０２は通常電圧発生回路１１１のみを備えている。これにより、テスト電圧発生回路１１２よりも通常電圧発生回路１１１の数の方が多くなることから、チップ面積の増大を抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。 （もっと読む）

【課題】 半導体メモリの電源回路を低消費電力化する。特にアクティブスタンバイ電流を低減する。
【解決手段】 複数のセンスアンプに第１電圧を供給する第１電圧供給手段と、カラムデコーダに第２電圧を供給する第２電圧供給手段とを具備し、前記第１電圧供給手段は、前記複数のメモリバンク毎に対応して前記複数のメモリバンクと同数設けられる複数の第１電圧リミッタ回路と、第１電圧リミッタ回路より電流供給能力が小さい第２電圧リミッタ回路とを有し、前記第２電圧供給手段は、第３電圧リミッタ回路と、前記第３電圧リミッタ回路より電流供給能力が小さく前記第３電圧リミッタ回路の出力ノードにその出力ノードが接続される第４電圧リミッタ回路と、前記第３電圧リミッタ回路より電流供給能力が小さく前記第３及び第４電圧リミッタ回路の出力ノードにその出力ノードが接続される第５電圧リミッタ回路とを有する。 （もっと読む）

【課題】高速動作が可能でスタンバイ電流が低い半導体装置を提供する。
【解決手段】この半導体集積回路装置では、メモリマクロＭ１〜Ｍ６用の電源回路部Ｐ１〜Ｐ６のそれぞれに負電圧発生回路２を設けたので、負電圧ＶＮＥＧの変動に対する応答性が速くなる。また、スタンバイモード時には、メモリマクロＭ１〜Ｍ６用の負電圧供給線Ｌ１〜Ｌ６をスイッチ回路ＳＷ２〜ＳＷ６によって接続し、６つの電源回路部Ｐ１〜Ｐ６の負電圧発生回路２のうちの１つの電源回路部Ｐ１の負電圧発生回路２のみを活性化させるので、スタンバイ電流の増大を防止できる。 （もっと読む）

【課題】 回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供すること。
【解決手段】 集積回路装置は、複数の走査線及び複数のデータ線を有する表示パネルに表示されるデータのうち、少なくとも１画面分のデータを格納する表示メモリを含む。表示メモリは、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、データ読み出し制御回路１５０，１５２とを含む。データ読み出し制御回路１５０，１５２は、表示パネルを水平走査駆動する一水平走査期間１Ｈにおいて、複数の信号線に対応する画素のデータを、Ｎ（Ｎは２以上の整数）回に分けて読み出し制御する。 （もっと読む）

【課題】リフレッシュ周期の切り替えをより適切に行えるようにした半導体記憶装置の実現。
【解決手段】リフレッシュの必要な複数のメモリセルを有し、ワード線とビット線を選択することで活性化されるメモリセルアレイ1A,11Bと、チップ10の温度を検出して、検出結果を出力する複数の温度センサ22A,22B,22C,22Dと、複数の温度センサの出力を演算処理して選択信号を発生する演算回路31と、リフレッシュするタイミングを指示する複数の異なる周期のリフレッシュ要求信号を発生するオシレータ21と、選択信号に応じて、複数の異なる周期のリフレッシュ要求信号の１つを選択する選択回路32と、選択したリフレッシュ要求信号に応じてメモリセルアレイの各メモリセルをリフレッシュするリフレッシュ回路24と、を備える。 （もっと読む）

【課題】 第１及び第２の方向で規定されるメモリ・アレイ領域の周辺で第１の方向に設けられたセンス・アンプ領域等の回路領域内に、複数の異なる機能をもつ半導体素子を第２の方向に並べて配置することができる半導体記憶装置を提供する。
【解決手段】 第１の配線群８１の各配線は、ＢＬ方向に比較的短く延びて形成されており、各半導体素子のそれぞれに含まれるＭＯＳ８４のゲート電極８５を挟んだ各一方の電極に接続されている。第２の配線群８２の各配線は、ＷＬ方向に延びた配線を分割したような位置関係で形成されており、各半導体装置のそれぞれに対応して順に設けられている。第２の配線群８２の各配線には、第１の配線群８１に含まれる配線のうち対応する各半導体素子に接続されたものが接続されている。第３の配線群８３の各配線はＢＬ方向に延びており、第２の配線群８２の異なる配線にそれぞれ接続されている。 （もっと読む）

【課題】回路のサイズを最小にする、アレイタイプの集積回路上のメッシュ状電源及び信号バスを提供する。
【解決手段】メッシュシステムのためのスルーホールは、周辺回路だけでなくサブアレイ１８ａ、１８ｂにも配置される。メッシュシステムの電源バス及び信号バスは、アレイを横断して垂直及び水平の両方向に伸びており、すべての垂直バスは１つの金属層Ｍ３に、また、すべての水平バスは他の金属層Ｍ２に置かれている。１つの層のバスはアレイに配置されたスルーホールにより他の層の適切なバスに接続されている。接続されたバスは、適切なセンスアンプドライバへと伸びている。 （もっと読む）

メモリデバイスが、第１及び第２の集積回路ダイを備える。第１の集積回路ダイは、メモリコアと、第１のインターフェース回路とを備える。第１のインターフェース回路は、メモリセルに対する完全なアクセスを可能にする（例えば、メモリセルに対する読取り動作、書込み動作、活性化動作、プリチャージ動作、リフレッシュ動作）。第２の集積回路ダイは、同期インターフェースなど第１のインターフェース回路、外部バスを介して、メモリコアを外部バスにインターフェースする第２のインターフェースを備える。ある技法により、メモリデバイスを構成するために、メモリコア集積回路ダイがインターフェース集積回路ダイと組み合わされる。メモリコア集積回路ダイに対する速度検査が行われ、メモリコア集積回路ダイの速度に基づいて、インターフェース集積回路ダイがメモリコア集積回路ダイに電気的に結合される。 （もっと読む）

【課題】動作するバンク数によらず安定した内部電圧をバンクに供給することが可能な半導体記憶装置を提供する。
【解決手段】バンク（Ｂ１、Ｂ２）それぞれに対して内部電源回路（１３０１，１３０３）を設け、これらの内部電源回路の生成する内部電源電圧をセンスアンプ（ＳＡ１−ＳＡｎ、２００７）伝達する内部電源線を独立に設けるとともに、各バンクのセンスアンプに対して接地電圧を伝達するセンス接地線（２００３Ｂ１，２００３Ｂ２）をバンク内においては個々独立に配置し、バンク外領域において相互に接続する。バンク内のノイズが他バンクへ伝播されるのを防止して安定に各バンクに対してセンスアンプに対して内部電圧を伝達することが可能となる。 （もっと読む）