【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】メモリセルアレイと入出力バッファ間の遅延の最大値を抑制し高速に入出力動作が行える半導体記憶装置を提供する。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。 （もっと読む）

【課題】マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができるようにした半導体メモリチップを提供すること。
【解決手段】第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、を備えることを特徴とする。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。
【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。 （もっと読む）

【課題】オフ状態での抵抗が極めて高いトランジスタをスイッチング素子としてメモリセルを構成すれば、例えば、１０年以上もの長期にわたりデータを保持できる。その一方で、例えば、トランジスタの特性等により１年しかデータを保持できないメモリセルも同時に作製される。そのようなメモリセルは早期に不良メモリセルとして排除する手段が必要とされるが、従来の検査では判別する手段がなかった。
【解決手段】メモリセルのトランジスタのゲートの電位を通常の保持に使用する電位ＶＧＬとそのトランジスタのしきい値Ｖｔｈの間の所定の電位ＶＧＭに保持する。この状態で所定の時間保持すれば、電位ＶＧＬで１０年保持したものと同様の状態となるので、この時点でデータの保持が不十分なメモリセルは、通常の使用でもデータを１０年間保持できないと判断できる。 （もっと読む）

【課題】マイクロバンプに対応した測定用のパッドを有する半導体回路装置のアクセス時間ｔＡＣの測定がより高精度に行えるようにする。
【解決手段】測定クロック生成回路２００はメモリ部１４０の動作クロックＣＬＫ２のタイミングを変化させることで測定クロックＣＬＫ３を生成する。フリップフロップ１５４と排他的論理和ゲート１５５から成る部位は、比較結果信号ＸＯＲ１として、出力データＤｏｕｔの位相が測定クロックＣＬＫに対して進んでいるときと遅れているときとで異なる値の信号を出力するように動作する。そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】ＤＤＰ構造の半導体モジュールにおいて、上下のメモリのいずれにおいても、基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで等長にすること。
【解決手段】本発明の半導体装置は、×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する信号が入力される入力端子と、偶数番目のＤＱピンまたは奇数番目のＤＱピンを指示する切替信号が入力される入力端子と、ＤＱＳピンからＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、×Ｍ動作時に、偶数番目のＤＱピンが指示された場合、偶数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第１のＤＱＳ制御回路と、×Ｍ動作時に、奇数番目のＤＱピンが指示された場合、奇数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有する。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】貫通電極に接続されているすべての双方向バッファ回路の出力バッファがハイインピーダンスとなった場合でも、貫通電極が論理不定状態となることを防止する。
【解決手段】半導体装置１０は、積層された複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦとを備えている。複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各々は、半導体基板を貫通する複数の貫通電極ＴＳＶ１と、貫通電極ＴＳＶ１を駆動する双方向バッファ回路ＢＵとを含み、インターフェースチップＩＦは、貫通電極ＴＳＶ１の論理レベルを保持する論理レベル保持回路２６をさらに含んでいる。双方向バッファ回路ＢＵは、入力バッファＩＢ及び出力バッファＯＢを含み、論理レベル保持回路２６の第１のインバータＩＮＶ１の駆動能力は、双方向バッファ回路ＢＵの出力バッファＯＢの駆動能力よりも小さい。 （もっと読む）

【課題】センスアンプ接地電位の変動で発生するノイズによる誤動作を防いだ半導体装置を提供する。
【解決手段】センスアンプに接地電位を供給するための電極パッドであるセンスアンプ接地電位用パッドと、センスアンプ接地電位用パッドに接続された第１の導電線と、パッド列に含まれる複数の電極パッドのうち、センスアンプ接地電位用パッドとの距離が最も近い電極パッドに接続された第２の導電線と、を有し、第２の導電線がパッド列を基準にして第１の導電線とは反対側に延びている構成である。 （もっと読む）

【課題】リフレッシュコマンドが入力された場合、活性化ワード線アドレスを最適に選択できる半導体記憶装置を提供する。
【解決手段】８Ｂａｎｋを備える半導体記憶装置は、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域に分かれる。リフレッシュ動作時、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域のワード線が活性化され、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域のワード線が活性化される。活性化されたセンスアンプ列に接続されるＶＳＳＳＡパッドは、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、パッド３０１、３０３、３１１及び３１３、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、パッド３０２、３０４、３１２及び３１４であり、ＶＳＳＳＡパッドへの電流集中を抑制する。 （もっと読む）

【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。 （もっと読む）

【課題】 データアクセスの粒度の制限を緩和し、柔軟なメモリシステムの設計を可能とすること。
【解決手段】 メモリ装置は、複数のアクセス可能メモリバンクおよび構成可能な１組の第１のメモリセグメントを有する、記憶アレイを有する。その複数のアクセス可能メモリバンクは、１組の第２のメモリセグメントを含む。第１の動作モード中、１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成される。第２の動作モード中、１組の第１のメモリセグメント内の１対のメモリセグメントが、複数のアクセス可能メモリバンクのそれぞれの中の１組の追加のメモリセグメントとなるように構成される。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。 （もっと読む）

【課題】感知増幅器アーキテクチャーを有する半導体メモリを提供する。
【解決手段】複数の第１データセンスアンプと複数の第２データセンスアンプと複数のメモリバンクとを含む半導体メモリ装置において、第１データセンスアンプは、ビットラインセンスアンプに連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。第２データセンスアンプは、ビットラインセンスアンプに連結される第２タイプのデータラインと連結され、電流感知増幅器及び電圧感知増幅器で構成される。複数のメモリバンクは、第１タイプのデータラインに連結された第１部分と、第２タイプのデータラインに連結された第２部分とから成り、第１部分は、第２部分よりも半導体メモリ装置のデータパッドの近くに配置される。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
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【課題】 無駄なデータ出力バッファが配置されることを防止し、半導体メモリのチップサイズを削減する。
【解決手段】 半導体メモリは、第１パッドと、第１パッドに隣接して配置される第２パッドと、第１パッドに接続される第１出力バッファと、第２パッドに接続される第２出力バッファとを有している。第１パッドと第２パッドとはメタルで接続される。これにより、読み出しデータを第１および第２出力バッファを用いて第１パッドに出力できる。したがって、読み出しデータを１つの出力バッファを用いて第１パッドに出力するときに比べて、第１および第２出力バッファの駆動能力を小さくできる。この結果、第１および第２出力バッファのサイズを従来に比べて小さくでき、半導体メモリのチップサイズを削減できる。 （もっと読む）