ゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
【課題】リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいAlGaN/GaN-HEMTの製造方法及びAlGaN/GaN-HEMTを提供する。
【解決手段】基板1表面に第1SiN表面保護層2を成膜する工程と、第1SiN表面保護層表面のレジスト3にリソグラフィ限界のレジスト開口部3aを形成し第1SiN表面保護層をエッチング開口する工程と、第1SiN表面保護層の開口部2a及び第1SiN表面保護層の表面に第2SiN表面保護層4を成膜する工程と、第2SiN表面保護層の表面のレジスト5にリソグラフィ限界のレジスト開口部5aを形成し異方性RIEにて第2SiN表面保護層をエッチングして第2SiN表面保護層の開口部4aと第2SiN表面保護層のサイドウォール4bとを形成する工程と、サイドウォールの内側の基板表面とサイドウォールと第2SiN表面保護層の開口部とを被覆するゲート電極6を形成する工程とを備える。
【解決手段】基板1表面に第1SiN表面保護層2を成膜する工程と、第1SiN表面保護層表面のレジスト3にリソグラフィ限界のレジスト開口部3aを形成し第1SiN表面保護層をエッチング開口する工程と、第1SiN表面保護層の開口部2a及び第1SiN表面保護層の表面に第2SiN表面保護層4を成膜する工程と、第2SiN表面保護層の表面のレジスト5にリソグラフィ限界のレジスト開口部5aを形成し異方性RIEにて第2SiN表面保護層をエッチングして第2SiN表面保護層の開口部4aと第2SiN表面保護層のサイドウォール4bとを形成する工程と、サイドウォールの内側の基板表面とサイドウォールと第2SiN表面保護層の開口部とを被覆するゲート電極6を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴに関し、特にリソグラフィ限界以下の微細ゲート長を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）の短ゲート化技術に関する。
【背景技術】
【０００２】
従来、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、短ゲート化技術は、トランジスタの高周波特性を向上させる技術として、例えば、非特許文献１に開示されていた。
【０００３】
ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、ＳｉＣ、Ｓｉ、サファイア等の基板上に、有機金属化学気相成長（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線エピタキシ (Molecular Beam Epitaxy：ＭＢＥ) 法で成長された多層構成のエピタキシャル層を有するエピタキシャル基板を用いて作製される。
【０００４】
例えば、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、基板側から順次成長された、バッファ層、Un-Intentionally Doped（ＵＩＤ）−ＧａＮ電子走行層（以後、ＵＩＤ−ＧａＮ層と称す。）、ＵＩＤ−ＡｌＧａＮ電子供給層（以後、ＵＩＤ−ＡｌＧａＮ層と称す。）を備えて構成されるエピタキシャル基板を用いて、デバイス作製が行われる。
【０００５】
そして、ＨＥＭＴは、ＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層との界面のＵＩＤ−ＧａＮ層側に生じる２次元電子ガス（Two Dimensional Electron Gas：２ＤＥＧ（以後、２ＤＥＧと称す。）層を走行する電子をソース電極、ゲート電極及びドレイン電極によって制御することで動作する。
【０００６】
デバイスの作製プロセスは、前記のエピタキシャル層を積層したエピタキシャル基板上に、まず、ＳｉＮ表面保護膜をプラズマ励起化学気相成長 (Plasma-Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ（以後、ＰＥ−ＣＶＤ称す。）) 法によって形成させ、イオン注入法によりデバイス領域を特定する素子分離を行い、ソース電極及びドレイン電
極を形成する。
【０００７】
次に、フォトリソグラフィによってレジストによるゲート開口パターンを形成し、このレジストパターンをマスクに、誘導結合プラズマ反応性イオンエッチング (Inductive Coupled Plasma Reactive Ion Etching：ＩＣＰ-ＲＩＥ（以後、ＩＣＰ−ＲＩＥと称す。）) 法等のドライエッチングによって、ゲート電極形成箇所のＳｉＮ表面保護膜を開口し、その開口部にゲート電極を真空蒸着法により形成することで、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴが作製される。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】西原 他、信学技報IEICE Technical Report ED2007-211,pp.29-31.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、背景技術によるゲート電極形成方法では、短ゲート長を決定するのは、フォトリソグラフィによるゲート開口パターンサイズに制限されるため、そのサイズ以下のゲート長を得ることができないという問題点を有していた。
【００１０】
本発明は、前記問題点を解決するために創案されたものであり、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明のゲート電極の形成方法は、基板表面に第１ＳｉＮ表面保護層を成膜する第１の工程と、前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第２の工程と、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に第２ＳｉＮ表面保護層を成膜する第３の工程と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第４の工程と、前記サイドウォールの内側の前記基板表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第５の工程とを少なくとも備えることを特徴とする。
【００１２】
このゲート電極の形成方法によれば、リソグラフィ限界以下、すなわち、紫外線、遠紫外線さらに極端紫外線（ＥＵＶ：Extreme Ultra Violet）を用いた光露光技術のみではなく、電子ビーム（Electron Beam :ＥＢ）を用いたＥＢ露光技術によるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成することができる。また、２層構成のＳｉＮ表面保護層を用いてサイドウォールを形成することで、膜厚及びステップカバレッジの均一性と制御性とを持つことから、ゲート電極の形状制御を容易に行うことができる。特に、第２ＳｉＮ表面保護層の厚みを制御することで、形成されるゲート電極のゲート長を決定することができる。
【００１３】
前記目的を達成するために、本発明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層を順次積層してエピタキシャル基板とする第１の工程と、前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に、第１ＳｉＮ表面保護層とソース電極及びドレイン電極とを形成する第２の工程と、前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第３の工程と、前記ソース電極及び前記ドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層表面に第２ＳｉＮ表面保護層を成膜する第４の工程と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第５の工程と、前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第６の工程とを少なくとも備えることを特徴とする。
【００１４】
前記第１の工程乃至第６の工程によるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法によれば、所望のゲート長サイズを、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計して形成することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を得ることができる。
【００１５】
また、前記第１の工程乃至第６の工程によるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法において、前記第２の工程において、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間にゲート絶縁膜をさらに形成し、前記第３の工程において、前記ゲート絶縁膜上の前記第１ＳｉＮ表面保護層のみがエッチング開口され、前記第５の工程において、前記異方性ＲＩＥにて前記ゲート絶縁膜上の前記第２ＳｉＮ表面保護層のみエッチングし、そして、前記第６の工程において、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する製造方法により、ＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法とすることもできる。
【００１６】
前記目的を達成するために、本発明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層が順次積層されたエピタキシャル基板と、前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成された第１ＳｉＮ表面保護層とソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストに形成されたリソグラフィ限界のレジスト開口部と該レジストをマスクとしてエッチング開口された前記第１ＳｉＮ表面保護層と、前記ソース電極及びドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に成膜された第２ＳｉＮ表面保護層と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより形成された、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に形成された前記第２ＳｉＮ表面保護層のサイドウォールと、前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆して形成されたゲート電極とを少なくとも備える。
【００１７】
このような構成のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、所望のゲート長サイズが、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を有し、ゲート容量が低減化され、遮断周波数（ｆＴ）及び最大発振周波数（ｆｍａｘ）等の高周波特性が向上したＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００１８】
また、前記の構成のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、ゲート絶縁膜が、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間に形成され、前記ゲート電極が、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆する構成とすることで、ゲートリーク電流の抑制と高耐圧化が図られたＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【発明の効果】
【００１９】
本発明によれば、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第1の実施形態のゲート電極の形成方法を説明するための工程断面図（その１）である。
【図２】図１に続く第1の実施形態のゲート電極の形成方法を説明するための工程断面図（その２）である。
【図３】本発明の第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その１）である。
【図４】図３に続く第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その２）である。
【図５】図４に続く第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その３）である。
【図６】第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法の製造工程を示す概略フローチャートである。
【図７】本発明の第３の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態について図１乃至図７を参照して説明する。各図は、本発明の特徴が明確になるように記載されており、寸法関係等は、必ずしも実際のものに忠実に描いていないため、本発明を何ら制約するものではない。なお、各図において同じ構成要素には同一の符号を付してある。以下、図面を参照して本発明の実施形態を説明する。
【００２２】
（第１の実施形態）
本発明の第１の実施形態のゲート電極の形成方法について、図１（ａ）乃至図１（ｄ）及び図２を参照して説明する。
本実施形態のゲート電極の形成方法は、本発明の要件の一つであるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成する方法について、単純化した基板１上にゲート電極６を形成する工程を中心に説明する。
【００２３】
先ず、図１（ａ）に示すように、製造者は、基板１の表面にＰＥ−ＣＶＤ法により第１ＳｉＮ表面保護層２を成膜する。この第１ＳｉＮ表面保護層２の厚みは、後記するサイドウォールの高さを決定するものである。ＳｉＮを使用する理由は、基板１との密着性と成膜プロセスの容易性とステップカバレッジ効果、さらに、プラズマエッチングによる加工性等を考慮している。
【００２４】
次に、図１（ｂ）に示すように、製造者は、第１ＳｉＮ表面保護層２上にレジスト３を塗布し、リソグラフィ工程の限界のレジスト開口部３ａを形成する。そして、このレジストパターンをマスクに、第１ＳｉＮ表面保護層２をＩＣＰ−ＲＩＥ法によりＳＦ６ガス中でドライエッチングして開口部２ａを形成する。このＳＦ６ガス中でのドライエッチングによれば、例えば、基板１がＳｉ、ＳｉＣ、サファイア、ＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等の基板の場合には、これら基板１の表面をエッチングすることはなく、所望の第１ＳｉＮ表面保護層のみをエッチングすることができる。
【００２５】
次に、図１（ｃ）に示すように、エッチング開口された第１ＳｉＮ表面保護層の開口部２ａ及び第１ＳｉＮ表面保護層２の表面に第２ＳｉＮ表面保護層４を成膜する。この第２ＳｉＮ表面保護層４は、後記する蒲鉾形状のサイドウォール４ｂ（図1（ｄ））となるものである。そして、この第２ＳｉＮ表面保護層４の厚みは、ゲート電極６のゲート長を決定する。したがって、前記した第１ＳｉＮ表面保護層２を採用した理由と同様にＳｉＮを材料とした第２ＳｉＮ表面保護層４とした。
【００２６】
ついで、図１（ｄ）に示すように、第１ＳｉＮ表面保護層の開口部２ａ上の第２ＳｉＮ表面保護層４表面にレジスト５を塗布し、リソグラフィ工程の限界のレジスト開口部５ａを形成し、該レジスト５をマスクとしてＩＣＰ−ＲＩＥ法による異方性ＲＩＥにて第２ＳｉＮ表面保護層４を異方性エッチングする．この異方性ＩＣＰ−ＲＩＥは、サイドウォール４ｂを形成する条件であり、例えば、ＳＦ６ガス中において、ＩＣＰ出力５０Ｗ、ＲＩＥ出力１０Ｗ、圧力７．５ｍＴｏｒｒの条件とする。このようにすることで、第２ＳｉＮ表面保護層４の開口部４ａと第１ＳｉＮ表面保護層２の開口部２ａの側壁に第２ＳｉＮ表面保護層４のサイドウォール４ｂとが形成される。
【００２７】
そして、最後に、図２に示すように、サイドウォール４ｂの内側の基板１の表面とサイドウォール４ｂと第２ＳｉＮ表面保護層４の開口部４ａとを被覆するゲート電極６を形成することで短ゲート長を有するゲート電極が形成される。すなわち、リソグラフィ工程の限界の開口幅を有する開口部４ａによって決まる上部ゲート長（Ｌｇ２）の電極幅と、基板１と接する（ゲートコンタクトとなる）リソグラフィ限界値より両側のサイドウォール４ｂの幅が短縮された短ゲート長（Ｌｇ１）を有するゲート電極６を形成することができる。なお、図２に示すように、フォトリソ工程によりゲート電極６の最表面のゲート長（Ｌｇ３）を通常のリソグラフィサイズとすることができる。
【００２８】
本実施形態のゲート電極の形成方法によれば、リソグラフィ限界以下、すなわち、紫外線、遠紫外線さらに極端紫外線（ＥＵＶ：Extreme Ultra Violet）を用いた光露光技術のみではなく、電子ビーム（Electron Beam :ＥＢ）を用いたＥＢ露光技術によるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成することができる。また、２層構成のＳｉＮ表面保護層を用いてサイドウォールを形成することで、膜厚及びステップカバレッジの均一性と制御性とを持つことから、ゲート電極の形状制御を容易に行うことができる。特に、第２ＳｉＮ表面保護層の厚みを制御することで、形成されるゲート電極のゲート長を決定することができる。
【００２９】
（第２の実施形態）
本発明の第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法について、図３乃至図６を参照して説明する。本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、前記説明したゲート電極の形成方法を、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴのデバイス作製に適用したものである。
【００３０】
まず、図３（ａ）に示すように、製造者は、基板１０の表面に、バッファ層１１、ＵＩＤ−ＧａＮ層１２、及び、ＵＩＤ−ＡｌＧａＮ層１３を順次積層してエピタキシャル基板１００とする。本実施形態では、基板１０は、ＳｉＣ、Ｓｉ、サファイア等の基板とすることができる。そして、製造者がＭＯＣＶＤ法によりバッファ層１１、ＵＩＤ−ＧａＮ層１２、及び、ＵＩＤ−ＡｌＧａＮ層１３を順次結晶成長することで、積層層を有するエピタキシャル基板１００を形成する。
【００３１】
次に、図３（ｂ）に示すように、製造者は、エピタキシャル基板１００のＵＩＤ−ＡｌＧａＮ層１３表面にＰＥ−ＣＶＤ法により第１ＳｉＮ表面保護層１５を成膜する。次いで、イオン注入法を用いてＡｒイオン等をイオン注入してＨＥＭＴ素子領域を限定する素子分離のためのアイソレーション領域１６を形成する。さらに、第１ＳｉＮ表面保護層１５を開口し、オーミック電極１７であるソース電極１７−１及びドレイン電極１７−２を形成する。この、第１ＳｉＮ表面保護層１５の要件は、第１の実施形態の第１ＳｉＮ表面保護層２と同様である。
【００３２】
次に、図３（ｃ）に示すように、ソース電極１７−１及びドレイン電極１７−２の間の第１ＳｉＮ表面保護層１５表面のレジスト１８にリソグラフィ限界のレジスト開口部１８ａを形成し、製造者は、レジスト１８をマスクとして第１ＳｉＮ表面保護層１５をエッチング開口し開口部１５ａを形成する。第１ＳｉＮ表面保護層１５をエッチング開口する方法は、第１の実施形態の第１ＳｉＮ表面保護層２の開口方法と同様に、ＳＦ６ガス中でのＩＣＰ−ＲＩＥ法とする。
【００３３】
次いで、図４（ａ）に示すように、製造者は、ソース電極１７−１及びドレイン電極１７−２の表面、エッチング開口された第１ＳｉＮ表面保護層の開口部１５ａ及び第１ＳｉＮ表面保護層１５表面に第２ＳｉＮ表面保護層１９を成膜する。この第２ＳｉＮ表面保護層１９の要件は、第１の実施形態の第２ＳｉＮ表面保護層４と同様である。
【００３４】
そして、図４（ｂ）に示すように、製造者は、第１ＳｉＮ表面保護層１５の開口部１５ａ上の第２ＳｉＮ表面保護層１９表面のレジスト２０に、リソグラフィ限界のレジスト開口部１９ａを形成し、レジスト１９をマスクとして異方性ＲＩＥにて第２ＳｉＮ表面保護層１９を異方性エッチングすることにより、第２ＳｉＮ表面保護層１９の開口部１９ａと第１ＳｉＮ表面保護層１５の開口部１５ａ側壁に第２ＳｉＮ表面保護層１９のサイドウォール１９ｂとを形成する。
【００３５】
この異方性ＩＣＰ−ＲＩＥは、例えば、ＳＦ６ガス中において、ＩＣＰ出力５０Ｗ、ＲＩＥ出力１０Ｗ、圧力７．５ｍＴｏｒｒを、サイドウォール１９ｂを形成する条件とする。このようにすることで、第２ＳｉＮ表面保護層１９の開口部１９ａと第１ＳｉＮ表面保護層１５の開口部１５ａの側壁に第２ＳｉＮ表面保護層１９のサイドウォール１９ｂとが形成される。
【００３６】
そして、最後に、図５に示すように、サイドウォール１９ｂの内側のＵＩＤ−ＡｌＧａＮ１３の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆するゲート電極２１を形成することで短ゲート長を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴが作製される。
【００３７】
ここで、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主な製造工程を示すフローチャートを、図６を参照して説明する。主な工程は、基板上にＵＩＤ−ＧａＮ層及びＵＩＤ−ＡｌＧａＮ層を含むエピタキシャル基板を作製する（ステップＳ１）、第１ＳＩＮ表面保護層を成膜し、アイソレーション領域、オーミック電極を形成する（ステップＳ２）、ゲート形成予定部にリソグラフィ限界値のゲート長のレジスト開口を行い、第１ＳｉＮ表面保護層に開口部をエッチング形成する（ステップＳ３）、第２ＳｉＮ表面保護層を成膜し、ステップＳ３と同様のレジスト開口を行い、異方性ＲＩＥにて第２ＳｉＮ表面保護層をエッチングして、サイドウォール及びゲート開口部を形成する（ステップＳ４）、そして、ゲート電極を形成する（ステップＳ５）である。
【００３８】
以上、説明したように、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法によれば、第１の実施形態のゲート電極の形成方法による効果に加え、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、所望の短縮したゲート長サイズを、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計して形成することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を得ることができる。
【００３９】
また、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、所望の短縮したゲート長サイズが、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を有し、ゲート容量が低減化され、ｆＴ及びｆｍａｘ等の高周波特性を向上させたＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００４０】
（第３の実施形態）
本発明の第３の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて、図７を参照して説明する。本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、前記説明した第２の実施形態をＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのデバイス作製に適用したものである。
【００４１】
本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴと第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴとの差異は、図７に示すように、金属（Metal）としてのゲート電極（Ｍ）２１と半導体（Semiconductor）としてのＵＩＤ−ＡｌＧａＮ層（Ｓ）１３との間に、第１ＳｉＮ表面保護層１５及び第２ＳｉＮ表面保護層１９のエッチングレート値よりも小さいエッチングレート値を有する絶縁体（Insulator）としてのゲート絶縁膜（Ｉ）３０を設けた構造としたことである。
【００４２】
本実施形態では、ゲート絶縁膜３０として、ＰＥ−ＣＶＤ法により形成されたＳｉＯ２膜、あるいは、ＡｌＮが使用される。これらの絶縁膜のＳＦ６ガス中でのＩＰＣ−ＲＩＥによるエッチングレートは、ＳｉＯ２膜で６ｎｍ／ｍｉｎ、ＡｌＮ膜ではエッチングされずほぼエッチングレートは略ゼロなである。ちなみに、第１の実施形態及び第２の実施形態のＳｉＮ表面保護層のＳＦ６ガス中でのＩＰＣ−ＲＩＥによるエッチングレートは、４０ｎｍ／ｍｉｎ〜５０ｎｍ／ｍｉｎである。したがって、これらのゲート絶縁膜は、ＳｉＮ表面保護層とのエッチングの選択比は十分である。
【００４３】
したがって、本実施形態のゲート絶縁膜とすることで、図７に示す本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおける製造方法においては、製造者は、ＵＩＤ−ＡｌＧａＮ１３と第１ＳｉＮ表面保護層１５との間にゲート絶縁膜３０をさらに形成し、ゲート絶縁膜３０上の第１ＳｉＮ表面保護層１５のみがエッチング開口され、異方性ＲＩＥにてゲート絶縁膜３０上の第２ＳｉＮ表面保護層１９のみエッチングし、そして、サイドウォール１９ｂの内側のゲート絶縁膜３０の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆するゲート電極２１を形成することができる。
【００４４】
そして、ゲート絶縁膜３０が、ＵＩＤ−ＡｌＧａＮ１３と第１ＳｉＮ表面保護層１５との間に形成され、ゲート電極３０が、サイドウォール１９ｂの内側のゲート絶縁膜３０の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆する構成とすることで、ゲートリーク電流の抑制と高耐圧化が図られたＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００４５】
以上、説明したように本実施形態によれば、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することができる。
【００４６】
（変形例１）
本発明の実施形態では、オーミック電極およびゲート電極形成箇所のＳｉＮ表面保護層の開口エッチング工程において、ＩＣＰ−ＲＩＥを用いたが、ＨＦ等によるウエットエッチングお及びその他のドライエッチング法を使用することも可能である。
【００４７】
（変形例２）
また、本実施形態では、ＳｉＮ表面保護膜の形成方法として、ＰＥ−ＣＶＤ法を用いたがこれに限らず、熱ＣＶＤ法やその他の成長法を用いることも可能である。
【００４８】
（変形例３）
さらに、本実施形態は、ＧａＡｓ等の他の半導体を用いた短ゲート電極の形成方法として用いることも可能である。
【符号の説明】
【００４９】
１ 基板
２ 第１ＳｉＮ表面保護層
２ａ、３ａ、４ａ、５ａ 開口部
３、５ レジスト
４ 第２ＳｉＮ表面保護層
４ｂ サイドウォール
６ ゲート電極
１０ 基板
１１ バッファ層
１２ ＵＩＤ−ＧａＮ層
１３ ＵＩＤ−ＡｌＧａＮ層
１４ ２ＤＥＧ層（２次元電子ガス層）
１５ 第１ＳｉＮ表面保護層
１５ａ、１８ａ、１９ａ、２０ａ 開口部
１６ アイソレーション領域
１７ オーミック電極
１７−１ ソース電極
１７−２ ドレイン電極
１８、２０ レジスト
１９ 第２ＳｉＮ表面保護層
１９ｂ サイドウォール
２１ ゲート電極
３０ ゲート絶縁膜
１００ エピタキシャル基板
１５０、２００ ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
【技術分野】
【０００１】
本発明は、ゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴに関し、特にリソグラフィ限界以下の微細ゲート長を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）の短ゲート化技術に関する。
【背景技術】
【０００２】
従来、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、短ゲート化技術は、トランジスタの高周波特性を向上させる技術として、例えば、非特許文献１に開示されていた。
【０００３】
ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、ＳｉＣ、Ｓｉ、サファイア等の基板上に、有機金属化学気相成長（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線エピタキシ (Molecular Beam Epitaxy：ＭＢＥ) 法で成長された多層構成のエピタキシャル層を有するエピタキシャル基板を用いて作製される。
【０００４】
例えば、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、基板側から順次成長された、バッファ層、Un-Intentionally Doped（ＵＩＤ）−ＧａＮ電子走行層（以後、ＵＩＤ−ＧａＮ層と称す。）、ＵＩＤ−ＡｌＧａＮ電子供給層（以後、ＵＩＤ−ＡｌＧａＮ層と称す。）を備えて構成されるエピタキシャル基板を用いて、デバイス作製が行われる。
【０００５】
そして、ＨＥＭＴは、ＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層との界面のＵＩＤ−ＧａＮ層側に生じる２次元電子ガス（Two Dimensional Electron Gas：２ＤＥＧ（以後、２ＤＥＧと称す。）層を走行する電子をソース電極、ゲート電極及びドレイン電極によって制御することで動作する。
【０００６】
デバイスの作製プロセスは、前記のエピタキシャル層を積層したエピタキシャル基板上に、まず、ＳｉＮ表面保護膜をプラズマ励起化学気相成長 (Plasma-Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ（以後、ＰＥ−ＣＶＤ称す。）) 法によって形成させ、イオン注入法によりデバイス領域を特定する素子分離を行い、ソース電極及びドレイン電
極を形成する。
【０００７】
次に、フォトリソグラフィによってレジストによるゲート開口パターンを形成し、このレジストパターンをマスクに、誘導結合プラズマ反応性イオンエッチング (Inductive Coupled Plasma Reactive Ion Etching：ＩＣＰ-ＲＩＥ（以後、ＩＣＰ−ＲＩＥと称す。）) 法等のドライエッチングによって、ゲート電極形成箇所のＳｉＮ表面保護膜を開口し、その開口部にゲート電極を真空蒸着法により形成することで、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴが作製される。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】西原 他、信学技報IEICE Technical Report ED2007-211,pp.29-31.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、背景技術によるゲート電極形成方法では、短ゲート長を決定するのは、フォトリソグラフィによるゲート開口パターンサイズに制限されるため、そのサイズ以下のゲート長を得ることができないという問題点を有していた。
【００１０】
本発明は、前記問題点を解決するために創案されたものであり、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明のゲート電極の形成方法は、基板表面に第１ＳｉＮ表面保護層を成膜する第１の工程と、前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第２の工程と、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に第２ＳｉＮ表面保護層を成膜する第３の工程と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第４の工程と、前記サイドウォールの内側の前記基板表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第５の工程とを少なくとも備えることを特徴とする。
【００１２】
このゲート電極の形成方法によれば、リソグラフィ限界以下、すなわち、紫外線、遠紫外線さらに極端紫外線（ＥＵＶ：Extreme Ultra Violet）を用いた光露光技術のみではなく、電子ビーム（Electron Beam :ＥＢ）を用いたＥＢ露光技術によるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成することができる。また、２層構成のＳｉＮ表面保護層を用いてサイドウォールを形成することで、膜厚及びステップカバレッジの均一性と制御性とを持つことから、ゲート電極の形状制御を容易に行うことができる。特に、第２ＳｉＮ表面保護層の厚みを制御することで、形成されるゲート電極のゲート長を決定することができる。
【００１３】
前記目的を達成するために、本発明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層を順次積層してエピタキシャル基板とする第１の工程と、前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に、第１ＳｉＮ表面保護層とソース電極及びドレイン電極とを形成する第２の工程と、前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第３の工程と、前記ソース電極及び前記ドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層表面に第２ＳｉＮ表面保護層を成膜する第４の工程と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第５の工程と、前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第６の工程とを少なくとも備えることを特徴とする。
【００１４】
前記第１の工程乃至第６の工程によるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法によれば、所望のゲート長サイズを、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計して形成することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を得ることができる。
【００１５】
また、前記第１の工程乃至第６の工程によるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法において、前記第２の工程において、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間にゲート絶縁膜をさらに形成し、前記第３の工程において、前記ゲート絶縁膜上の前記第１ＳｉＮ表面保護層のみがエッチング開口され、前記第５の工程において、前記異方性ＲＩＥにて前記ゲート絶縁膜上の前記第２ＳｉＮ表面保護層のみエッチングし、そして、前記第６の工程において、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する製造方法により、ＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法とすることもできる。
【００１６】
前記目的を達成するために、本発明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層が順次積層されたエピタキシャル基板と、前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成された第１ＳｉＮ表面保護層とソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストに形成されたリソグラフィ限界のレジスト開口部と該レジストをマスクとしてエッチング開口された前記第１ＳｉＮ表面保護層と、前記ソース電極及びドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に成膜された第２ＳｉＮ表面保護層と、前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより形成された、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に形成された前記第２ＳｉＮ表面保護層のサイドウォールと、前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆して形成されたゲート電極とを少なくとも備える。
【００１７】
このような構成のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、所望のゲート長サイズが、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を有し、ゲート容量が低減化され、遮断周波数（ｆＴ）及び最大発振周波数（ｆｍａｘ）等の高周波特性が向上したＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００１８】
また、前記の構成のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、ゲート絶縁膜が、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間に形成され、前記ゲート電極が、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆する構成とすることで、ゲートリーク電流の抑制と高耐圧化が図られたＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【発明の効果】
【００１９】
本発明によれば、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第1の実施形態のゲート電極の形成方法を説明するための工程断面図（その１）である。
【図２】図１に続く第1の実施形態のゲート電極の形成方法を説明するための工程断面図（その２）である。
【図３】本発明の第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その１）である。
【図４】図３に続く第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その２）である。
【図５】図４に続く第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための工程断面図（その３）である。
【図６】第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法の製造工程を示す概略フローチャートである。
【図７】本発明の第３の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態について図１乃至図７を参照して説明する。各図は、本発明の特徴が明確になるように記載されており、寸法関係等は、必ずしも実際のものに忠実に描いていないため、本発明を何ら制約するものではない。なお、各図において同じ構成要素には同一の符号を付してある。以下、図面を参照して本発明の実施形態を説明する。
【００２２】
（第１の実施形態）
本発明の第１の実施形態のゲート電極の形成方法について、図１（ａ）乃至図１（ｄ）及び図２を参照して説明する。
本実施形態のゲート電極の形成方法は、本発明の要件の一つであるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成する方法について、単純化した基板１上にゲート電極６を形成する工程を中心に説明する。
【００２３】
先ず、図１（ａ）に示すように、製造者は、基板１の表面にＰＥ−ＣＶＤ法により第１ＳｉＮ表面保護層２を成膜する。この第１ＳｉＮ表面保護層２の厚みは、後記するサイドウォールの高さを決定するものである。ＳｉＮを使用する理由は、基板１との密着性と成膜プロセスの容易性とステップカバレッジ効果、さらに、プラズマエッチングによる加工性等を考慮している。
【００２４】
次に、図１（ｂ）に示すように、製造者は、第１ＳｉＮ表面保護層２上にレジスト３を塗布し、リソグラフィ工程の限界のレジスト開口部３ａを形成する。そして、このレジストパターンをマスクに、第１ＳｉＮ表面保護層２をＩＣＰ−ＲＩＥ法によりＳＦ６ガス中でドライエッチングして開口部２ａを形成する。このＳＦ６ガス中でのドライエッチングによれば、例えば、基板１がＳｉ、ＳｉＣ、サファイア、ＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等の基板の場合には、これら基板１の表面をエッチングすることはなく、所望の第１ＳｉＮ表面保護層のみをエッチングすることができる。
【００２５】
次に、図１（ｃ）に示すように、エッチング開口された第１ＳｉＮ表面保護層の開口部２ａ及び第１ＳｉＮ表面保護層２の表面に第２ＳｉＮ表面保護層４を成膜する。この第２ＳｉＮ表面保護層４は、後記する蒲鉾形状のサイドウォール４ｂ（図1（ｄ））となるものである。そして、この第２ＳｉＮ表面保護層４の厚みは、ゲート電極６のゲート長を決定する。したがって、前記した第１ＳｉＮ表面保護層２を採用した理由と同様にＳｉＮを材料とした第２ＳｉＮ表面保護層４とした。
【００２６】
ついで、図１（ｄ）に示すように、第１ＳｉＮ表面保護層の開口部２ａ上の第２ＳｉＮ表面保護層４表面にレジスト５を塗布し、リソグラフィ工程の限界のレジスト開口部５ａを形成し、該レジスト５をマスクとしてＩＣＰ−ＲＩＥ法による異方性ＲＩＥにて第２ＳｉＮ表面保護層４を異方性エッチングする．この異方性ＩＣＰ−ＲＩＥは、サイドウォール４ｂを形成する条件であり、例えば、ＳＦ６ガス中において、ＩＣＰ出力５０Ｗ、ＲＩＥ出力１０Ｗ、圧力７．５ｍＴｏｒｒの条件とする。このようにすることで、第２ＳｉＮ表面保護層４の開口部４ａと第１ＳｉＮ表面保護層２の開口部２ａの側壁に第２ＳｉＮ表面保護層４のサイドウォール４ｂとが形成される。
【００２７】
そして、最後に、図２に示すように、サイドウォール４ｂの内側の基板１の表面とサイドウォール４ｂと第２ＳｉＮ表面保護層４の開口部４ａとを被覆するゲート電極６を形成することで短ゲート長を有するゲート電極が形成される。すなわち、リソグラフィ工程の限界の開口幅を有する開口部４ａによって決まる上部ゲート長（Ｌｇ２）の電極幅と、基板１と接する（ゲートコンタクトとなる）リソグラフィ限界値より両側のサイドウォール４ｂの幅が短縮された短ゲート長（Ｌｇ１）を有するゲート電極６を形成することができる。なお、図２に示すように、フォトリソ工程によりゲート電極６の最表面のゲート長（Ｌｇ３）を通常のリソグラフィサイズとすることができる。
【００２８】
本実施形態のゲート電極の形成方法によれば、リソグラフィ限界以下、すなわち、紫外線、遠紫外線さらに極端紫外線（ＥＵＶ：Extreme Ultra Violet）を用いた光露光技術のみではなく、電子ビーム（Electron Beam :ＥＢ）を用いたＥＢ露光技術によるリソグラフィ限界値以下の微細ゲート長を有するゲート電極を形成することができる。また、２層構成のＳｉＮ表面保護層を用いてサイドウォールを形成することで、膜厚及びステップカバレッジの均一性と制御性とを持つことから、ゲート電極の形状制御を容易に行うことができる。特に、第２ＳｉＮ表面保護層の厚みを制御することで、形成されるゲート電極のゲート長を決定することができる。
【００２９】
（第２の実施形態）
本発明の第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法について、図３乃至図６を参照して説明する。本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、前記説明したゲート電極の形成方法を、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴのデバイス作製に適用したものである。
【００３０】
まず、図３（ａ）に示すように、製造者は、基板１０の表面に、バッファ層１１、ＵＩＤ−ＧａＮ層１２、及び、ＵＩＤ−ＡｌＧａＮ層１３を順次積層してエピタキシャル基板１００とする。本実施形態では、基板１０は、ＳｉＣ、Ｓｉ、サファイア等の基板とすることができる。そして、製造者がＭＯＣＶＤ法によりバッファ層１１、ＵＩＤ−ＧａＮ層１２、及び、ＵＩＤ−ＡｌＧａＮ層１３を順次結晶成長することで、積層層を有するエピタキシャル基板１００を形成する。
【００３１】
次に、図３（ｂ）に示すように、製造者は、エピタキシャル基板１００のＵＩＤ−ＡｌＧａＮ層１３表面にＰＥ−ＣＶＤ法により第１ＳｉＮ表面保護層１５を成膜する。次いで、イオン注入法を用いてＡｒイオン等をイオン注入してＨＥＭＴ素子領域を限定する素子分離のためのアイソレーション領域１６を形成する。さらに、第１ＳｉＮ表面保護層１５を開口し、オーミック電極１７であるソース電極１７−１及びドレイン電極１７−２を形成する。この、第１ＳｉＮ表面保護層１５の要件は、第１の実施形態の第１ＳｉＮ表面保護層２と同様である。
【００３２】
次に、図３（ｃ）に示すように、ソース電極１７−１及びドレイン電極１７−２の間の第１ＳｉＮ表面保護層１５表面のレジスト１８にリソグラフィ限界のレジスト開口部１８ａを形成し、製造者は、レジスト１８をマスクとして第１ＳｉＮ表面保護層１５をエッチング開口し開口部１５ａを形成する。第１ＳｉＮ表面保護層１５をエッチング開口する方法は、第１の実施形態の第１ＳｉＮ表面保護層２の開口方法と同様に、ＳＦ６ガス中でのＩＣＰ−ＲＩＥ法とする。
【００３３】
次いで、図４（ａ）に示すように、製造者は、ソース電極１７−１及びドレイン電極１７−２の表面、エッチング開口された第１ＳｉＮ表面保護層の開口部１５ａ及び第１ＳｉＮ表面保護層１５表面に第２ＳｉＮ表面保護層１９を成膜する。この第２ＳｉＮ表面保護層１９の要件は、第１の実施形態の第２ＳｉＮ表面保護層４と同様である。
【００３４】
そして、図４（ｂ）に示すように、製造者は、第１ＳｉＮ表面保護層１５の開口部１５ａ上の第２ＳｉＮ表面保護層１９表面のレジスト２０に、リソグラフィ限界のレジスト開口部１９ａを形成し、レジスト１９をマスクとして異方性ＲＩＥにて第２ＳｉＮ表面保護層１９を異方性エッチングすることにより、第２ＳｉＮ表面保護層１９の開口部１９ａと第１ＳｉＮ表面保護層１５の開口部１５ａ側壁に第２ＳｉＮ表面保護層１９のサイドウォール１９ｂとを形成する。
【００３５】
この異方性ＩＣＰ−ＲＩＥは、例えば、ＳＦ６ガス中において、ＩＣＰ出力５０Ｗ、ＲＩＥ出力１０Ｗ、圧力７．５ｍＴｏｒｒを、サイドウォール１９ｂを形成する条件とする。このようにすることで、第２ＳｉＮ表面保護層１９の開口部１９ａと第１ＳｉＮ表面保護層１５の開口部１５ａの側壁に第２ＳｉＮ表面保護層１９のサイドウォール１９ｂとが形成される。
【００３６】
そして、最後に、図５に示すように、サイドウォール１９ｂの内側のＵＩＤ−ＡｌＧａＮ１３の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆するゲート電極２１を形成することで短ゲート長を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴが作製される。
【００３７】
ここで、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主な製造工程を示すフローチャートを、図６を参照して説明する。主な工程は、基板上にＵＩＤ−ＧａＮ層及びＵＩＤ−ＡｌＧａＮ層を含むエピタキシャル基板を作製する（ステップＳ１）、第１ＳＩＮ表面保護層を成膜し、アイソレーション領域、オーミック電極を形成する（ステップＳ２）、ゲート形成予定部にリソグラフィ限界値のゲート長のレジスト開口を行い、第１ＳｉＮ表面保護層に開口部をエッチング形成する（ステップＳ３）、第２ＳｉＮ表面保護層を成膜し、ステップＳ３と同様のレジスト開口を行い、異方性ＲＩＥにて第２ＳｉＮ表面保護層をエッチングして、サイドウォール及びゲート開口部を形成する（ステップＳ４）、そして、ゲート電極を形成する（ステップＳ５）である。
【００３８】
以上、説明したように、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法によれば、第１の実施形態のゲート電極の形成方法による効果に加え、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、所望の短縮したゲート長サイズを、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計して形成することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を得ることができる。
【００３９】
また、本実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、所望の短縮したゲート長サイズが、リソグラフィ限界の開口サイズ、第１及び第２ＳｉＮ表面保護層の厚みを組み合わせてプロセス設計することができる。そして、形成されるゲート電極の形状と厚み、特にゲートコンタクト部であるゲート長サイズ、及び、ゲート電極表面に至る所望のゲート電極の側壁形状を有し、ゲート容量が低減化され、ｆＴ及びｆｍａｘ等の高周波特性を向上させたＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００４０】
（第３の実施形態）
本発明の第３の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて、図７を参照して説明する。本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、前記説明した第２の実施形態をＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのデバイス作製に適用したものである。
【００４１】
本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴと第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴとの差異は、図７に示すように、金属（Metal）としてのゲート電極（Ｍ）２１と半導体（Semiconductor）としてのＵＩＤ−ＡｌＧａＮ層（Ｓ）１３との間に、第１ＳｉＮ表面保護層１５及び第２ＳｉＮ表面保護層１９のエッチングレート値よりも小さいエッチングレート値を有する絶縁体（Insulator）としてのゲート絶縁膜（Ｉ）３０を設けた構造としたことである。
【００４２】
本実施形態では、ゲート絶縁膜３０として、ＰＥ−ＣＶＤ法により形成されたＳｉＯ２膜、あるいは、ＡｌＮが使用される。これらの絶縁膜のＳＦ６ガス中でのＩＰＣ−ＲＩＥによるエッチングレートは、ＳｉＯ２膜で６ｎｍ／ｍｉｎ、ＡｌＮ膜ではエッチングされずほぼエッチングレートは略ゼロなである。ちなみに、第１の実施形態及び第２の実施形態のＳｉＮ表面保護層のＳＦ６ガス中でのＩＰＣ−ＲＩＥによるエッチングレートは、４０ｎｍ／ｍｉｎ〜５０ｎｍ／ｍｉｎである。したがって、これらのゲート絶縁膜は、ＳｉＮ表面保護層とのエッチングの選択比は十分である。
【００４３】
したがって、本実施形態のゲート絶縁膜とすることで、図７に示す本実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおける製造方法においては、製造者は、ＵＩＤ−ＡｌＧａＮ１３と第１ＳｉＮ表面保護層１５との間にゲート絶縁膜３０をさらに形成し、ゲート絶縁膜３０上の第１ＳｉＮ表面保護層１５のみがエッチング開口され、異方性ＲＩＥにてゲート絶縁膜３０上の第２ＳｉＮ表面保護層１９のみエッチングし、そして、サイドウォール１９ｂの内側のゲート絶縁膜３０の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆するゲート電極２１を形成することができる。
【００４４】
そして、ゲート絶縁膜３０が、ＵＩＤ−ＡｌＧａＮ１３と第１ＳｉＮ表面保護層１５との間に形成され、ゲート電極３０が、サイドウォール１９ｂの内側のゲート絶縁膜３０の表面とサイドウォール１９ｂと第２ＳｉＮ表面保護層１９の開口部１９ａとを被覆する構成とすることで、ゲートリーク電流の抑制と高耐圧化が図られたＭＩＳ型のゲート構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴを得ることができる。
【００４５】
以上、説明したように本実施形態によれば、リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供することができる。
【００４６】
（変形例１）
本発明の実施形態では、オーミック電極およびゲート電極形成箇所のＳｉＮ表面保護層の開口エッチング工程において、ＩＣＰ−ＲＩＥを用いたが、ＨＦ等によるウエットエッチングお及びその他のドライエッチング法を使用することも可能である。
【００４７】
（変形例２）
また、本実施形態では、ＳｉＮ表面保護膜の形成方法として、ＰＥ−ＣＶＤ法を用いたがこれに限らず、熱ＣＶＤ法やその他の成長法を用いることも可能である。
【００４８】
（変形例３）
さらに、本実施形態は、ＧａＡｓ等の他の半導体を用いた短ゲート電極の形成方法として用いることも可能である。
【符号の説明】
【００４９】
１ 基板
２ 第１ＳｉＮ表面保護層
２ａ、３ａ、４ａ、５ａ 開口部
３、５ レジスト
４ 第２ＳｉＮ表面保護層
４ｂ サイドウォール
６ ゲート電極
１０ 基板
１１ バッファ層
１２ ＵＩＤ−ＧａＮ層
１３ ＵＩＤ−ＡｌＧａＮ層
１４ ２ＤＥＧ層（２次元電子ガス層）
１５ 第１ＳｉＮ表面保護層
１５ａ、１８ａ、１９ａ、２０ａ 開口部
１６ アイソレーション領域
１７ オーミック電極
１７−１ ソース電極
１７−２ ドレイン電極
１８、２０ レジスト
１９ 第２ＳｉＮ表面保護層
１９ｂ サイドウォール
２１ ゲート電極
３０ ゲート絶縁膜
１００ エピタキシャル基板
１５０、２００ ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
【特許請求の範囲】
【請求項１】
基板表面に第１ＳｉＮ表面保護層を成膜する第１の工程と、
前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第２の工程と、
前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に第２ＳｉＮ表面保護層を成膜する第３の工程と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第４の工程と、
前記サイドウォールの内側の前記基板表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第５の工程と
を少なくとも備えることを特徴とするゲート電極の形成方法。
【請求項２】
基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層を順次積層してエピタキシャル基板とする第１の工程と、
前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に、第１ＳｉＮ表面保護層とソース電極及びドレイン電極とを形成する第２の工程と、
前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第３の工程と、
前記ソース電極及び前記ドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層表面に第２ＳｉＮ表面保護層を成膜する第４の工程と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第５の工程と、
前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第６の工程と
を少なくとも備えることを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項３】
前記第２の工程は、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間にゲート絶縁膜をさらに形成し、
前記第３の工程は、前記ゲート絶縁膜上の前記第１ＳｉＮ表面保護層のみがエッチング開口され、
前記第５の工程は、前記異方性ＲＩＥにて前記ゲート絶縁膜上の前記第２ＳｉＮ表面保護層のみエッチングし、
前記第６の工程は、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する
ことを特徴とする請求項２に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項４】
前記第２の工程で形成されるゲート絶縁膜は、前記第１ＳｉＮ表面保護層及び前記第２ＳｉＮ表面保護層のエッチングレート値よりも小さいエッチングレート値を有する絶縁膜である
ことを特徴とする請求項３に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項５】
前記ゲート絶縁膜は、ＡｌＮ及びＳｉＯ2から選択される一つの絶縁膜であることを特徴とする請求項４に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項６】
基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層が順次積層されたエピタキシャル基板と、
前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成された第１ＳｉＮ表面保護層とソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストに形成されたリソグラフィ限界のレジスト開口部と該レジストをマスクとしてエッチング開口された前記第１ＳｉＮ表面保護層と、
前記ソース電極及びドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に成膜された第２ＳｉＮ表面保護層と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより形成された、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に形成された前記第２ＳｉＮ表面保護層のサイドウォールと、
前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆して形成されたゲート電極と
を少なくとも備えることを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項７】
ゲート絶縁膜は、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間に形成され、
前記ゲート電極は、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆する
ことを特徴とする請求項６に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項１】
基板表面に第１ＳｉＮ表面保護層を成膜する第１の工程と、
前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第２の工程と、
前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に第２ＳｉＮ表面保護層を成膜する第３の工程と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第４の工程と、
前記サイドウォールの内側の前記基板表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第５の工程と
を少なくとも備えることを特徴とするゲート電極の形成方法。
【請求項２】
基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層を順次積層してエピタキシャル基板とする第１の工程と、
前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に、第１ＳｉＮ表面保護層とソース電極及びドレイン電極とを形成する第２の工程と、
前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストにリソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして前記第１ＳｉＮ表面保護層をエッチング開口する第３の工程と、
前記ソース電極及び前記ドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層表面に第２ＳｉＮ表面保護層を成膜する第４の工程と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に前記第２ＳｉＮ表面保護層のサイドウォールとを形成する第５の工程と、
前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する第６の工程と
を少なくとも備えることを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項３】
前記第２の工程は、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間にゲート絶縁膜をさらに形成し、
前記第３の工程は、前記ゲート絶縁膜上の前記第１ＳｉＮ表面保護層のみがエッチング開口され、
前記第５の工程は、前記異方性ＲＩＥにて前記ゲート絶縁膜上の前記第２ＳｉＮ表面保護層のみエッチングし、
前記第６の工程は、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆するゲート電極を形成する
ことを特徴とする請求項２に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項４】
前記第２の工程で形成されるゲート絶縁膜は、前記第１ＳｉＮ表面保護層及び前記第２ＳｉＮ表面保護層のエッチングレート値よりも小さいエッチングレート値を有する絶縁膜である
ことを特徴とする請求項３に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項５】
前記ゲート絶縁膜は、ＡｌＮ及びＳｉＯ2から選択される一つの絶縁膜であることを特徴とする請求項４に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項６】
基板表面に、バッファ層、ＵＩＤ−ＧａＮ電子走行層及びＵＩＤ−ＡｌＧａＮ電子供給層が順次積層されたエピタキシャル基板と、
前記エピタキシャル基板のＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成された第１ＳｉＮ表面保護層とソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間の前記第１ＳｉＮ表面保護層の表面に塗布されたレジストに形成されたリソグラフィ限界のレジスト開口部と該レジストをマスクとしてエッチング開口された前記第１ＳｉＮ表面保護層と、
前記ソース電極及びドレイン電極の表面、前記エッチング開口された第１ＳｉＮ表面保護層の開口部及び前記第１ＳｉＮ表面保護層の表面に成膜された第２ＳｉＮ表面保護層と、
前記第１ＳｉＮ表面保護層の開口部上の前記第２ＳｉＮ表面保護層の表面に塗布されたレジストに、前記リソグラフィ限界のレジスト開口部を形成し、該レジストをマスクとして異方性ＲＩＥにて前記第２ＳｉＮ表面保護層をエッチングすることにより形成された、前記第２ＳｉＮ表面保護層の開口部と前記第１ＳｉＮ表面保護層の開口部側壁に形成された前記第２ＳｉＮ表面保護層のサイドウォールと、
前記サイドウォールの内側の前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆して形成されたゲート電極と
を少なくとも備えることを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項７】
ゲート絶縁膜は、前記ＵＩＤ−ＡｌＧａＮ電子供給層と前記第１ＳｉＮ表面保護層との間に形成され、
前記ゲート電極は、前記サイドウォールの内側の前記ゲート絶縁膜の表面と前記サイドウォールと前記第２ＳｉＮ表面保護層の開口部とを被覆する
ことを特徴とする請求項６に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−７７１２３（Ｐ２０１１−７７１２３Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２４５２２（Ｐ２００９−２２４５２２）
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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