タイミング調整回路
【課題】本発明は、モジュール、パッケージ、回路の何れかの間で引き渡される複数の信号に、これらの信号の引き渡しに供される伝搬路の遅延時間の差やその遅延時間の偏差に適した形態でタイミングの調整を施すタイミング調整回路に関し、伝搬路の配置、経路および特性と、環境条件および経年とに対して柔軟に適応可能とすることを目的とする。
【解決手段】第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段とを備える。
【解決手段】第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に配置されたモジュール、パッケージ、回路の何れかの間、あるいは半導体チップ上に配置された回路の間で引き渡される複数の信号に、これらの信号の引き渡しに供される伝搬路の遅延時間の差やその遅延時間の偏差に適した形態でタイミングの調整を施すタイミング調整回路に関する。
【背景技術】
【０００２】
電子機器に備えられたモジュール、パッケージ、回路の何れかの間と、半導体チップ上に配置された回路間とでは、以下に列記する何れかの技術が適用されることにより、引き渡されるべき信号のタイミングの適切な設定が図られる。
【０００３】
(1) 引き渡されるべき信号がクロック信号と、そのクロック信号に同期したデータとである場合に、これらのクロック信号とデータとのそれぞれの引き渡しに供される線路（配線）の長さが予め同じ値に設定される技術
【０００４】
(2) 信号を取り込む回路（以下、「受信回路」という。）において、ＰＬＬ(Phase Locked Loop)等を介して上記データのクロック信号に対する再同期が図られる技術
【０００５】
(3) データがＦＩＦＯ(First-In First-Out)等のバッファメモリに一旦蓄積され、位相が異なる複数のクロック信号の内、上記バッファメモリから同期して読み出されたデータが最も確からしいクロック信号が特定される技術
【０００６】
なお、本発明に関連性がある先行技術としては、以下に列記する特許文献１ないし特許文献６がある。
(1) 「論理的機能、物理的構成要素及び物理的配置が実質的に同一にされた２個のプロセッサモジュールと、上記２個のプロセッサモジュールにおける対応する信号の一致／不一致を検出して外部に出力させる比較回路とが同一の半導体チップ上に形成されてなり、上記２個のプロセッサモジュールのうち、比較回路に対して近接されて設けられた一方のプロセッサモジュール側の信号経路に、他方のプロセッサモジュールと比較回路との信号伝搬遅延時間差を補償する遅延手段が設けられる」ことにより、「マシンサイクルでの自己診断機能を備えた情報処理装置と簡単な構成により高信頼化を実現する」点に特徴がある情報処理装置…特許文献１
【０００７】
(2) 「ゲートディレイＤｒを有する同一構成のｎ個のＯＲゲートＯＲ０ないしＯＲ（ｎ−１）を具備し、伝搬遅延時間Ｄｎが互に同一のｎ個のＡＮＤゲートＡＮＤ０ないしＡＮＤ（ｎ−１）を具備し、ｎ個のＯＲゲートは一方の入力に隣接するＯＲゲートの出力が接続すると共に最終段のＯＲゲートは一方の入力にＬ−レベルの電圧が供給されており、ｎ個のＯＲゲートそれぞれの他方の入力には対応するＡＮＤゲートの出力が接続しており、入力端子ＩＮに入力されるパルスをトリガとして歩進して遅延量を発生する経路を選択する経路選択信号ＳＥＬ０ないしＳＥＬ（ｎ−１）を出力する制御回路を具備し、ｎ個のＡＮＤゲートそれぞれの一方の入力および制御回路のＣＬＫ端子は共通して入力端子ＩＮに接続しており、ｎ個のＡＮＤゲートそれぞれの他方の入力には制御回路の対応する経路選択信号出力端に接続する」ことにより、「ＯＦＦＳＥＴ ＴＰＤを発生する回路素子の段数を選択経路数に無関係に一定にする」点に特徴がある可変遅延回路…特許文献２
【０００８】
(3) 「直列に接続されるとともに、入出力間に所定の伝搬遅延時間を有する複数の遅延素子と、入力信号に対する該遅延素子のうちの任意の遅延素子からの出力を選択する選択手段とを有する遅延回路において、前記入力信号と前記選択手段で選択された出力との関係に基づいて、前記遅延回路の遅延量を制御して温度補償を行う温度補償手段を備える」ことにより、「温度変動による遅延素子の信号通過時間の変化を観測することで、信号の伝搬遅延時間を正確に認識し、遅延回路における遅延量の温度補償を行う」点に特徴がある遅延回路の温度補償回路…特許文献３
【０００９】
(4) 「クロック入力端子Ａｉに入力されたクロックを遅延させてクロック出力端子Ｃｉに与える第１可変遅延回路と、前記クロック出力端子Ｃｉのクロックが直接または外部配線を経由してクロック入力端子Ｄｉに入力され、そのクロック入力端子Ｄｉのクロックに前記第１可変遅延回路の遅延時間に等しい遅延を与える第２可変遅延回路と、前記クロック入力端子Ａｉに入力されたクロックより位相の遅れたクロックがクロック入力端子Ｂｉに入力され、そのクロック入力端子Ｂｉのクロックと、前記第２可変遅延回路出力のクロックの位相を比較し、両者が等しくなるように第１、第２可変遅延回路の遅延時間を制御する位相比較回路とより成る」ことにより、「各ＩＣ回路の内部または外部のクロックの位相のばらつきを低減する」点に特徴がある位相補償回路…特許文献４
【００１０】
(5) 「基準クロック信号を受け、前記基準クロック信号に同期した内部クロック信号を生成するためのクロック発生回路、前記クロック発生回路に結合され、前記クロック発生回路へ動作電源電圧を供給するためのクロック電源回路、前記クロック電源回路と別に設けられ、電源電圧を生成する内部電源回路、および所定の機能を行なうための内部回路を備え、前記内部回路は、前記内部電源回路からの電源電圧を動作電源電圧として受けて、前記内部クロック信号に同期して動作する周辺回路を含む」ことにより、「動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成する」点に特徴がある同期型半導体集積回路装置…特許文献５
【００１１】
(6) 「多数のテストチャンネルを有し、そのテストチャンネルを経由して被試験デバイス（ＤＵＴ）のデバイスピンにテストパターンを印加して、そのＤＵＴの応答出力を検証するための半導体テストシステムにおいて、それぞれが上記テストチャンネルの一部を形成する複数のピンユニットを有する複数のピンカードと、その各ピンカードに搭載され、そのピンカードに設けられた上記ピンユニットにおける誤差要因を補償するための校正データを格納するための不揮発性メモリと、その対応するピンカードの全てのピンユニットについて校正データの管理と校正プロセスを実行をするために各ピンカードに設けられたマイクロプロセッサとを有し、上記各ピンユニットはイベントテスタとして構成され、直前のイベントを基準とした時間差によりそのイベントの変化点を定義するイベントデータをイベントメモリに格納し、そのイベントデータによりテストパターンやストローブ信号を直接的に発生する」ことにより、「動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成する」点に特徴がある半導体テストシステム…特許文献６
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平６−１６１７９８号公報
【特許文献２】特開平１０−１９９９０号公報
【特許文献３】特開平１０−１４５１９８号公報
【特許文献４】特開２０００−５６８５４号公報
【特許文献５】特開２０００−１６３９６１号公報
【特許文献６】特開２００１−３１１７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、上述した従来の技術が適用された電子機器や半導体装置では、以下の条件(1)〜(3)が確度高く成立しなければ、性能や信頼性が損なわれる可能性が高かった。
(1) データとクロック信号との引き渡しに供される配線等の伝搬遅延時間の差や偏差が十分な精度で圧縮される。
【００１４】
(2) これらのデータおよびクロックの生成や出力源の特性が高い精度で既定の値に設定される。
(3) 上記データおよびクロックの生成や出力源の特性が、経年と、温度等の環境条件の変動との双方に対して揃っている。
【００１５】
また、これらの条件(1)〜(3)は、特に、高速に作動すべきＤ／Ａコンバータの実現を阻む要因であるために、回路やパターンの伝搬所要時間に応じたクロック信号の位相のシフトと、半導体チップ上のレイアウトや配線の制約との何れをも併せて確度高く解消しあるいは大幅に緩和できる技術が強く要望されていた。
【００１６】
しかし、上記条件(1)〜(3)は、実際には、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれ、容易には実現され難かった。
【００１７】
本発明は、伝搬路の配置、経路および特性と、環境条件および経年とに対して安価にかつ柔軟に適応可能なタイミング調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する。選択手段は、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する。
【００１９】
すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２０】
請求項２に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Ｎの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Ｎの遅延信号の瞬時値をラッチングし、前記複数Ｎの遅延信号の瞬時値の時系列上における変化点を識別する。選択手段は、前記複数Ｎの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する。
【００２１】
すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２２】
請求項３に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。選択手段は、前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する１つの遅延信号を選択する。
【００２３】
すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数ｐ本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２４】
請求項４に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する。選択手段は、前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する１つの遅延信号を選択する。
【００２５】
すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数ｐ本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２６】
請求項５に記載の発明では、請求項３または請求項４に記載のタイミング調整回路において、前記信号は、前記第二の伝搬路を介して並列に与えられる複数ｑの信号である。前記変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐｑ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐｑ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。前記選択手段は、前記複数ｐｑ組の複数Ｎの遅延信号から、前記１つの遅延信号を選択する。
【００２７】
すなわち、第一の伝搬路と第二の伝搬路とを介してそれぞれ引き渡されるパルス信号と信号との何れもが複数本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【発明の効果】
【００２８】
本発明が適用されたシステム、装置、回路および半導体装置では、所望の性能、特性および機能が安価にかつ好適に維持される。
したがって、本発明が適用されたシステム、装置、回路および半導体装置では、実装、レイアウトおよびコストにかかわる制約に阻まれることなく、高い性能および信頼性が実現される。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態を示す図である。
【図２】本実施形態の動作タイミングチャートである。
【図３】本実施形態の構成の他の態様を示すである。
【発明を実施するための形態】
【００３０】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態を示す図である。
図において、第一のブロック１０と第二のブロック２０とは、共通の半導体チップ上に配置される。
【００３１】
第一のブロック１０には、第一の回路（以下、「送信側回路」という。）１１が配置され、その送信側回路１１のクロック端子には、クロック信号が入力される。また、送信側回路１１の出力には、上記クロック信号に同期した直列のビット列を示すデータ信号が出力される。このようなデータ信号は、第一のブロック１０および第二のブロック２０と共に共通の半導体チップ上に形成された第一の伝搬路（以下、「データ伝搬路」という。）３１を介して第二のブロック２０に引き渡される。
【００３２】
さらに、上記クロック信号は、第一の伝搬路３１と同様に、第一のブロック１０および第二のブロック２０と共に共通の半導体チップ上に形成された第二の伝搬路３２（以下、「クロック伝搬路」という。）３２を介して、その第二のブロック２０に引き渡される。
【００３３】
一方、第二のブロック２０には、以下の要素が配置される。
(1) データ伝搬路３１を介して引き渡されたデータ信号に所定の処理を施す第二の回路（以下、「受信側回路」という。）２１
(2) 所定の段数Ｎ(≧２)に亘って縦続接続され、かつクロック伝搬路３２を介して引き渡されたクロック信号が初段に入力された非反転ゲート２２-1〜２２-N
【００３４】
(3) 非反転ゲート２２-1〜２２-Nの格段の出力にそれぞれＤ端子が接続され、かつデータ伝搬路３１を介して引き渡されたデータ信号がクロック端子に共通に接続されたＤ形フリップフロップ２３-1〜２３-N
(4) これらのＤ型フリップフロップ２３-1〜２３-Nの非反転出力Ｑにそれぞれ接続された個別の入力端子を有するデコーダ２４
【００３５】
(5) デコーダ２４の出力に接続された制御端子と、非反転ゲート２２-1〜２２-Nの出力に個別に接続された第１ないし第Ｎの端子と、これらの第１ないし第Ｎの端子の何れにも接続可能であって受信側回路２１のクロック端子に接続された共通接点とを有するセレクタ２５
【００３６】
図２は、本実施形態の動作タイミングチャートである。
以下、図１および図２を参照して本実施形態の動作を説明する。
送信側回路１１は、クロック信号に同期したデータ信号を生成し、データ伝搬路３１を介して第二のブロック２０にそのデータ信号を引き渡す。なお、データ信号については、以下では、ＲＺ信号として生成されると仮定する。
【００３７】
また、クロック信号は、送信側回路１１に入力されつつ、クロック伝搬路３２を介して第二のブロック２０にも引き渡される。
【００３８】
第二のブロック２０では、非反転ゲート２２-1〜２２-Nは、上記クロック信号にＮ段に亘って順次遅延を与えることにより、時間軸上における立ち上がり（または立ち下がり）の時点が異なるＮ個のクロック信号（以下、「第１ないし第Ｎのクロック信号」という。）を生成する。
【００３９】
Ｄ型フリップフロップ２３-1〜２３-Nは、受信回路２１に入力されるデータ信号の立ち上がりの時点における上記第１ないし第Ｎのクロック信号の論理値Ｖ１〜ＶＮをラッチする。
【００４０】
デコーダ２４は、これらの論理値Ｖ１〜ＶＮの組み合わせをデコードする（クロック信号のデューティー比および周期との相関判定を行う）ことにより、以下の要件の全てを満たす時点で立ち上がる（立ち下がる）特定のクロック信号（非反転ゲート２２-1〜２２-Nの何れかによって出力される）を識別する。
【００４１】
(1) 時系列（クロック信号の立ち上がりの時点の列）上で、上記データ信号の論理値ｄが「０」から「１」に変化した時点（図２(1))に後続して立ち上がる（図２(2))。
(2) 受信側回路２１がデータ信号を確度高く取り込むために確保されるべきセットアップタイムｔｓｕｐが確保される（図２(3))。
【００４２】
セレクタ２５は、非反転ゲート２２-1〜２２-Nの内、このようにして識別された時点に対応する何れか１つの非反転ゲート（以下、「特定の非反転ゲート」という。）によって出力されるクロック信号（以下、「特定のクロック信号」という。）を選択して受信側回路２１に与える。
【００４３】
すなわち、受信側回路２１は、データ伝搬路３１とクロック伝搬路３２との伝搬遅延時間に相違や偏差があり、あるいはこれらの伝搬遅延時間に温度、電源電圧、経年等とに応じた変動が生じた場合であっても、データ信号に精度よく同期したクロック信号が第一のブロック１０から安定に供給される。
【００４４】
したがって、本実施形態によれば、以下の項目の如何にかかわらず、受信側回路２１は、データ信号に所望の処理を確度高く安定に施すことができる。
(1) 半導体チップ上における第一のブロック１０（送信側回路１１）と第二のブロック２０（受信側回路２１）との配置
(2) データ伝搬路３１とクロック伝搬路３１との配置、特性の相違および偏差
(3) 第一のブロック１０と第二のブロック２０とにそれぞれ配置された回路および素子の特性とこれらの特性の偏差
【００４５】
また、本実施形態によれば、従来例に比べて上記(1)〜(3)にかかわる制約が大幅に緩和され、しかも、回路規模が比較的大きいＰＬＬ回路やＦＩＦＯが備えられることなく構成されるため、従来例に比べて、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれることなく、多様な装置やシステムに柔軟に適用可能となる。
【００４６】
なお、本発明では、既述のデータ信号が複数ｐ本のデータ伝搬路を介して引き渡される場合であっても、同様に適用可能である。
【００４７】
また、このような場合には、本実施形態は、図１に示す構成に限定されず、例えば、図３に示すように、以下の通りに構成されてもよい。
(1) 図１に二点鎖線枠で示すタイミングデコーダに代えて、上記複数ｐのデータ伝搬路に個別に対応した複数のタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pが備えられる。
【００４８】
(2) これらのタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによってそれぞれ出力される「第１ないし第Ｎのクロック信号」に個別に対応したＮｐ個の接点を有するセレクタ２５Ａが、図１に示すセレクタ２５に代えて備えられる。
【００４９】
(3) 上記タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによって個別に識別されたクロック信号を総合的に勘案することにより、上記Ｎｐ個のクロック信号（タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによってそれぞれ出力される「第１ないし第Ｎのクロック信号」）の内、第二の回路２１に引き渡されるべき特定のクロック信号を特定すると共に、セレクタ２５Ａに指示する総合判定部２０ＴＪが備えられる。
【００５０】
さらに、本実施形態は、既述のクロック信号は、複数ｐ本のデータ伝搬路を介して引き渡されるべきワード、バイト、キャラクタ等の単位に同期したｐ本の同期信号であってもよい。
【００５１】
また、本実施形態では、データ信号に同期し、かつ立ち上がりが適切なクロック信号が受信側回路２１に与えられている。
【００５２】
しかし、本発明は、このような構成に限定されず、例えば、クロック信号に同期し、かつ前縁（後縁）の時点が適切であるデータ信号を受信側回路２１に与えるためにも、同様に適用可能である。
【００５３】
さらに、本発明は、半導体チップ上に配置された異なる回路（ブロック）の間におけるディジタル信号の引き渡しに限定されず、例えば、以下の何れの間における多様なディジタル信号の引き渡しにも同様に適用可能である。
【００５４】
(1) モジュールやパッケージの構成要素として共通のプリント基板上に配置された異なる回路の間
(2) シェルフ（棚）やラック（架）の構成要素として共通のシェルフや装置に配置された異なるモジュールやパッケージの間
【００５５】
また、本実施形態では、データ信号は、クロック信号に同期したＲＺ信号として送信側回路１１から受信側回路２１に引き渡されている。
【００５６】
しかし、本発明は、このようなデータ信号が既述のＲＺ信号に代わるＮＲＺ信号やスプリットフェーズ信号（マンチェスターコード）である場合であっても、同様に適用可能である。
【００５７】
さらに、本実施形態は、図１または図３に示す構成に限定されず、例えば、以下に列記する事項の全てまたは任意の一部が当てはまるように構成されてもよい。
(1) セレクタ２５（２５Ａ）の接点に与えられる１(ｐ)組の「第１ないし第Ｎのクロック信号」が、図１または図３に示すタイミングデコーダに個別に備えられ、かつ縦続接続されたＮ段の非反転ゲートとは別に備えられたＮ段の非反転ゲートによって与えられる。
【００５８】
(2) 「図３に示すタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pに個別に備えられ、かつ縦続接続されたＮ段の非反転ゲート」の各段の遅延量が共通に設定され、さらに、セレクタ２５Ａが図１に示すセレクタ２５で代替されると共に、そのセレクタ２５に与えられる第１ないし第Ｎのクロック信号は、タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pの何れか１つに備えられたN段の非反転ゲートによって与えられる。
【００５９】
(3) 上記(1)、(2)に記載のN段の非反転ゲートの何れも、縦続接続された順序に共通の遅延量（必ずしも一定でなくてもよい。）を有する。
【００６０】
また、本実施形態では、第１のブロック１０から第２のブロック２０に対する引き渡しの対象は、既述のデータ信号と、そのデータ信号とのビット同期の基準となるクロック信号となっている。
【００６１】
しかし、本発明は、このようなデータ信号とクロック信号との対に限定されず、互いの同期関係が所望の精度で担保され、かつ引き渡されるべき多様な複数の信号（一部がアナログ信号であったり、アナログ信号がディジタル信号に重畳された信号を含む。）の引き渡しにも、同様に適用可能である。
【００６２】
さらに、本実施形態では、クロック信号のデューティ比は、図２に示すように５０パーセントでなくてもよく、各タイミングデコーダに備えられたデコーダによって行われるデコード処理と、そのデコード処理に基づくクロック信号の識別とが可能であるならば、如何なるものであってもよい。
【００６３】
また、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。
【符号の説明】
【００６４】
１０ 第一のブロック
１１ 第一の回路（送信側回路）
２０ 第二のブロック
２０ＴＤ タイミングデコーダ
２０ＴＪ 総合判定部
２１ 第二の回路（受信側回路）
２２ 非反転ゲート
２３ Ｄ型フリップフロップ
２４ デコーダ
２５，２５Ａ セレクタ
３１ データ伝搬路
３２ クロック伝搬路
【技術分野】
【０００１】
本発明は、電子機器に配置されたモジュール、パッケージ、回路の何れかの間、あるいは半導体チップ上に配置された回路の間で引き渡される複数の信号に、これらの信号の引き渡しに供される伝搬路の遅延時間の差やその遅延時間の偏差に適した形態でタイミングの調整を施すタイミング調整回路に関する。
【背景技術】
【０００２】
電子機器に備えられたモジュール、パッケージ、回路の何れかの間と、半導体チップ上に配置された回路間とでは、以下に列記する何れかの技術が適用されることにより、引き渡されるべき信号のタイミングの適切な設定が図られる。
【０００３】
(1) 引き渡されるべき信号がクロック信号と、そのクロック信号に同期したデータとである場合に、これらのクロック信号とデータとのそれぞれの引き渡しに供される線路（配線）の長さが予め同じ値に設定される技術
【０００４】
(2) 信号を取り込む回路（以下、「受信回路」という。）において、ＰＬＬ(Phase Locked Loop)等を介して上記データのクロック信号に対する再同期が図られる技術
【０００５】
(3) データがＦＩＦＯ(First-In First-Out)等のバッファメモリに一旦蓄積され、位相が異なる複数のクロック信号の内、上記バッファメモリから同期して読み出されたデータが最も確からしいクロック信号が特定される技術
【０００６】
なお、本発明に関連性がある先行技術としては、以下に列記する特許文献１ないし特許文献６がある。
(1) 「論理的機能、物理的構成要素及び物理的配置が実質的に同一にされた２個のプロセッサモジュールと、上記２個のプロセッサモジュールにおける対応する信号の一致／不一致を検出して外部に出力させる比較回路とが同一の半導体チップ上に形成されてなり、上記２個のプロセッサモジュールのうち、比較回路に対して近接されて設けられた一方のプロセッサモジュール側の信号経路に、他方のプロセッサモジュールと比較回路との信号伝搬遅延時間差を補償する遅延手段が設けられる」ことにより、「マシンサイクルでの自己診断機能を備えた情報処理装置と簡単な構成により高信頼化を実現する」点に特徴がある情報処理装置…特許文献１
【０００７】
(2) 「ゲートディレイＤｒを有する同一構成のｎ個のＯＲゲートＯＲ０ないしＯＲ（ｎ−１）を具備し、伝搬遅延時間Ｄｎが互に同一のｎ個のＡＮＤゲートＡＮＤ０ないしＡＮＤ（ｎ−１）を具備し、ｎ個のＯＲゲートは一方の入力に隣接するＯＲゲートの出力が接続すると共に最終段のＯＲゲートは一方の入力にＬ−レベルの電圧が供給されており、ｎ個のＯＲゲートそれぞれの他方の入力には対応するＡＮＤゲートの出力が接続しており、入力端子ＩＮに入力されるパルスをトリガとして歩進して遅延量を発生する経路を選択する経路選択信号ＳＥＬ０ないしＳＥＬ（ｎ−１）を出力する制御回路を具備し、ｎ個のＡＮＤゲートそれぞれの一方の入力および制御回路のＣＬＫ端子は共通して入力端子ＩＮに接続しており、ｎ個のＡＮＤゲートそれぞれの他方の入力には制御回路の対応する経路選択信号出力端に接続する」ことにより、「ＯＦＦＳＥＴ ＴＰＤを発生する回路素子の段数を選択経路数に無関係に一定にする」点に特徴がある可変遅延回路…特許文献２
【０００８】
(3) 「直列に接続されるとともに、入出力間に所定の伝搬遅延時間を有する複数の遅延素子と、入力信号に対する該遅延素子のうちの任意の遅延素子からの出力を選択する選択手段とを有する遅延回路において、前記入力信号と前記選択手段で選択された出力との関係に基づいて、前記遅延回路の遅延量を制御して温度補償を行う温度補償手段を備える」ことにより、「温度変動による遅延素子の信号通過時間の変化を観測することで、信号の伝搬遅延時間を正確に認識し、遅延回路における遅延量の温度補償を行う」点に特徴がある遅延回路の温度補償回路…特許文献３
【０００９】
(4) 「クロック入力端子Ａｉに入力されたクロックを遅延させてクロック出力端子Ｃｉに与える第１可変遅延回路と、前記クロック出力端子Ｃｉのクロックが直接または外部配線を経由してクロック入力端子Ｄｉに入力され、そのクロック入力端子Ｄｉのクロックに前記第１可変遅延回路の遅延時間に等しい遅延を与える第２可変遅延回路と、前記クロック入力端子Ａｉに入力されたクロックより位相の遅れたクロックがクロック入力端子Ｂｉに入力され、そのクロック入力端子Ｂｉのクロックと、前記第２可変遅延回路出力のクロックの位相を比較し、両者が等しくなるように第１、第２可変遅延回路の遅延時間を制御する位相比較回路とより成る」ことにより、「各ＩＣ回路の内部または外部のクロックの位相のばらつきを低減する」点に特徴がある位相補償回路…特許文献４
【００１０】
(5) 「基準クロック信号を受け、前記基準クロック信号に同期した内部クロック信号を生成するためのクロック発生回路、前記クロック発生回路に結合され、前記クロック発生回路へ動作電源電圧を供給するためのクロック電源回路、前記クロック電源回路と別に設けられ、電源電圧を生成する内部電源回路、および所定の機能を行なうための内部回路を備え、前記内部回路は、前記内部電源回路からの電源電圧を動作電源電圧として受けて、前記内部クロック信号に同期して動作する周辺回路を含む」ことにより、「動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成する」点に特徴がある同期型半導体集積回路装置…特許文献５
【００１１】
(6) 「多数のテストチャンネルを有し、そのテストチャンネルを経由して被試験デバイス（ＤＵＴ）のデバイスピンにテストパターンを印加して、そのＤＵＴの応答出力を検証するための半導体テストシステムにおいて、それぞれが上記テストチャンネルの一部を形成する複数のピンユニットを有する複数のピンカードと、その各ピンカードに搭載され、そのピンカードに設けられた上記ピンユニットにおける誤差要因を補償するための校正データを格納するための不揮発性メモリと、その対応するピンカードの全てのピンユニットについて校正データの管理と校正プロセスを実行をするために各ピンカードに設けられたマイクロプロセッサとを有し、上記各ピンユニットはイベントテスタとして構成され、直前のイベントを基準とした時間差によりそのイベントの変化点を定義するイベントデータをイベントメモリに格納し、そのイベントデータによりテストパターンやストローブ信号を直接的に発生する」ことにより、「動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成する」点に特徴がある半導体テストシステム…特許文献６
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平６−１６１７９８号公報
【特許文献２】特開平１０−１９９９０号公報
【特許文献３】特開平１０−１４５１９８号公報
【特許文献４】特開２０００−５６８５４号公報
【特許文献５】特開２０００−１６３９６１号公報
【特許文献６】特開２００１−３１１７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、上述した従来の技術が適用された電子機器や半導体装置では、以下の条件(1)〜(3)が確度高く成立しなければ、性能や信頼性が損なわれる可能性が高かった。
(1) データとクロック信号との引き渡しに供される配線等の伝搬遅延時間の差や偏差が十分な精度で圧縮される。
【００１４】
(2) これらのデータおよびクロックの生成や出力源の特性が高い精度で既定の値に設定される。
(3) 上記データおよびクロックの生成や出力源の特性が、経年と、温度等の環境条件の変動との双方に対して揃っている。
【００１５】
また、これらの条件(1)〜(3)は、特に、高速に作動すべきＤ／Ａコンバータの実現を阻む要因であるために、回路やパターンの伝搬所要時間に応じたクロック信号の位相のシフトと、半導体チップ上のレイアウトや配線の制約との何れをも併せて確度高く解消しあるいは大幅に緩和できる技術が強く要望されていた。
【００１６】
しかし、上記条件(1)〜(3)は、実際には、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれ、容易には実現され難かった。
【００１７】
本発明は、伝搬路の配置、経路および特性と、環境条件および経年とに対して安価にかつ柔軟に適応可能なタイミング調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する。選択手段は、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する。
【００１９】
すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２０】
請求項２に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Ｎの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Ｎの遅延信号の瞬時値をラッチングし、前記複数Ｎの遅延信号の瞬時値の時系列上における変化点を識別する。選択手段は、前記複数Ｎの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する。
【００２１】
すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２２】
請求項３に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。選択手段は、前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する１つの遅延信号を選択する。
【００２３】
すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数ｐ本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２４】
請求項４に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する。選択手段は、前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する１つの遅延信号を選択する。
【００２５】
すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数ｐ本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【００２６】
請求項５に記載の発明では、請求項３または請求項４に記載のタイミング調整回路において、前記信号は、前記第二の伝搬路を介して並列に与えられる複数ｑの信号である。前記変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐｑ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐｑ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。前記選択手段は、前記複数ｐｑ組の複数Ｎの遅延信号から、前記１つの遅延信号を選択する。
【００２７】
すなわち、第一の伝搬路と第二の伝搬路とを介してそれぞれ引き渡されるパルス信号と信号との何れもが複数本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。
【発明の効果】
【００２８】
本発明が適用されたシステム、装置、回路および半導体装置では、所望の性能、特性および機能が安価にかつ好適に維持される。
したがって、本発明が適用されたシステム、装置、回路および半導体装置では、実装、レイアウトおよびコストにかかわる制約に阻まれることなく、高い性能および信頼性が実現される。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態を示す図である。
【図２】本実施形態の動作タイミングチャートである。
【図３】本実施形態の構成の他の態様を示すである。
【発明を実施するための形態】
【００３０】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態を示す図である。
図において、第一のブロック１０と第二のブロック２０とは、共通の半導体チップ上に配置される。
【００３１】
第一のブロック１０には、第一の回路（以下、「送信側回路」という。）１１が配置され、その送信側回路１１のクロック端子には、クロック信号が入力される。また、送信側回路１１の出力には、上記クロック信号に同期した直列のビット列を示すデータ信号が出力される。このようなデータ信号は、第一のブロック１０および第二のブロック２０と共に共通の半導体チップ上に形成された第一の伝搬路（以下、「データ伝搬路」という。）３１を介して第二のブロック２０に引き渡される。
【００３２】
さらに、上記クロック信号は、第一の伝搬路３１と同様に、第一のブロック１０および第二のブロック２０と共に共通の半導体チップ上に形成された第二の伝搬路３２（以下、「クロック伝搬路」という。）３２を介して、その第二のブロック２０に引き渡される。
【００３３】
一方、第二のブロック２０には、以下の要素が配置される。
(1) データ伝搬路３１を介して引き渡されたデータ信号に所定の処理を施す第二の回路（以下、「受信側回路」という。）２１
(2) 所定の段数Ｎ(≧２)に亘って縦続接続され、かつクロック伝搬路３２を介して引き渡されたクロック信号が初段に入力された非反転ゲート２２-1〜２２-N
【００３４】
(3) 非反転ゲート２２-1〜２２-Nの格段の出力にそれぞれＤ端子が接続され、かつデータ伝搬路３１を介して引き渡されたデータ信号がクロック端子に共通に接続されたＤ形フリップフロップ２３-1〜２３-N
(4) これらのＤ型フリップフロップ２３-1〜２３-Nの非反転出力Ｑにそれぞれ接続された個別の入力端子を有するデコーダ２４
【００３５】
(5) デコーダ２４の出力に接続された制御端子と、非反転ゲート２２-1〜２２-Nの出力に個別に接続された第１ないし第Ｎの端子と、これらの第１ないし第Ｎの端子の何れにも接続可能であって受信側回路２１のクロック端子に接続された共通接点とを有するセレクタ２５
【００３６】
図２は、本実施形態の動作タイミングチャートである。
以下、図１および図２を参照して本実施形態の動作を説明する。
送信側回路１１は、クロック信号に同期したデータ信号を生成し、データ伝搬路３１を介して第二のブロック２０にそのデータ信号を引き渡す。なお、データ信号については、以下では、ＲＺ信号として生成されると仮定する。
【００３７】
また、クロック信号は、送信側回路１１に入力されつつ、クロック伝搬路３２を介して第二のブロック２０にも引き渡される。
【００３８】
第二のブロック２０では、非反転ゲート２２-1〜２２-Nは、上記クロック信号にＮ段に亘って順次遅延を与えることにより、時間軸上における立ち上がり（または立ち下がり）の時点が異なるＮ個のクロック信号（以下、「第１ないし第Ｎのクロック信号」という。）を生成する。
【００３９】
Ｄ型フリップフロップ２３-1〜２３-Nは、受信回路２１に入力されるデータ信号の立ち上がりの時点における上記第１ないし第Ｎのクロック信号の論理値Ｖ１〜ＶＮをラッチする。
【００４０】
デコーダ２４は、これらの論理値Ｖ１〜ＶＮの組み合わせをデコードする（クロック信号のデューティー比および周期との相関判定を行う）ことにより、以下の要件の全てを満たす時点で立ち上がる（立ち下がる）特定のクロック信号（非反転ゲート２２-1〜２２-Nの何れかによって出力される）を識別する。
【００４１】
(1) 時系列（クロック信号の立ち上がりの時点の列）上で、上記データ信号の論理値ｄが「０」から「１」に変化した時点（図２(1))に後続して立ち上がる（図２(2))。
(2) 受信側回路２１がデータ信号を確度高く取り込むために確保されるべきセットアップタイムｔｓｕｐが確保される（図２(3))。
【００４２】
セレクタ２５は、非反転ゲート２２-1〜２２-Nの内、このようにして識別された時点に対応する何れか１つの非反転ゲート（以下、「特定の非反転ゲート」という。）によって出力されるクロック信号（以下、「特定のクロック信号」という。）を選択して受信側回路２１に与える。
【００４３】
すなわち、受信側回路２１は、データ伝搬路３１とクロック伝搬路３２との伝搬遅延時間に相違や偏差があり、あるいはこれらの伝搬遅延時間に温度、電源電圧、経年等とに応じた変動が生じた場合であっても、データ信号に精度よく同期したクロック信号が第一のブロック１０から安定に供給される。
【００４４】
したがって、本実施形態によれば、以下の項目の如何にかかわらず、受信側回路２１は、データ信号に所望の処理を確度高く安定に施すことができる。
(1) 半導体チップ上における第一のブロック１０（送信側回路１１）と第二のブロック２０（受信側回路２１）との配置
(2) データ伝搬路３１とクロック伝搬路３１との配置、特性の相違および偏差
(3) 第一のブロック１０と第二のブロック２０とにそれぞれ配置された回路および素子の特性とこれらの特性の偏差
【００４５】
また、本実施形態によれば、従来例に比べて上記(1)〜(3)にかかわる制約が大幅に緩和され、しかも、回路規模が比較的大きいＰＬＬ回路やＦＩＦＯが備えられることなく構成されるため、従来例に比べて、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれることなく、多様な装置やシステムに柔軟に適用可能となる。
【００４６】
なお、本発明では、既述のデータ信号が複数ｐ本のデータ伝搬路を介して引き渡される場合であっても、同様に適用可能である。
【００４７】
また、このような場合には、本実施形態は、図１に示す構成に限定されず、例えば、図３に示すように、以下の通りに構成されてもよい。
(1) 図１に二点鎖線枠で示すタイミングデコーダに代えて、上記複数ｐのデータ伝搬路に個別に対応した複数のタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pが備えられる。
【００４８】
(2) これらのタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによってそれぞれ出力される「第１ないし第Ｎのクロック信号」に個別に対応したＮｐ個の接点を有するセレクタ２５Ａが、図１に示すセレクタ２５に代えて備えられる。
【００４９】
(3) 上記タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによって個別に識別されたクロック信号を総合的に勘案することにより、上記Ｎｐ個のクロック信号（タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pによってそれぞれ出力される「第１ないし第Ｎのクロック信号」）の内、第二の回路２１に引き渡されるべき特定のクロック信号を特定すると共に、セレクタ２５Ａに指示する総合判定部２０ＴＪが備えられる。
【００５０】
さらに、本実施形態は、既述のクロック信号は、複数ｐ本のデータ伝搬路を介して引き渡されるべきワード、バイト、キャラクタ等の単位に同期したｐ本の同期信号であってもよい。
【００５１】
また、本実施形態では、データ信号に同期し、かつ立ち上がりが適切なクロック信号が受信側回路２１に与えられている。
【００５２】
しかし、本発明は、このような構成に限定されず、例えば、クロック信号に同期し、かつ前縁（後縁）の時点が適切であるデータ信号を受信側回路２１に与えるためにも、同様に適用可能である。
【００５３】
さらに、本発明は、半導体チップ上に配置された異なる回路（ブロック）の間におけるディジタル信号の引き渡しに限定されず、例えば、以下の何れの間における多様なディジタル信号の引き渡しにも同様に適用可能である。
【００５４】
(1) モジュールやパッケージの構成要素として共通のプリント基板上に配置された異なる回路の間
(2) シェルフ（棚）やラック（架）の構成要素として共通のシェルフや装置に配置された異なるモジュールやパッケージの間
【００５５】
また、本実施形態では、データ信号は、クロック信号に同期したＲＺ信号として送信側回路１１から受信側回路２１に引き渡されている。
【００５６】
しかし、本発明は、このようなデータ信号が既述のＲＺ信号に代わるＮＲＺ信号やスプリットフェーズ信号（マンチェスターコード）である場合であっても、同様に適用可能である。
【００５７】
さらに、本実施形態は、図１または図３に示す構成に限定されず、例えば、以下に列記する事項の全てまたは任意の一部が当てはまるように構成されてもよい。
(1) セレクタ２５（２５Ａ）の接点に与えられる１(ｐ)組の「第１ないし第Ｎのクロック信号」が、図１または図３に示すタイミングデコーダに個別に備えられ、かつ縦続接続されたＮ段の非反転ゲートとは別に備えられたＮ段の非反転ゲートによって与えられる。
【００５８】
(2) 「図３に示すタイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pに個別に備えられ、かつ縦続接続されたＮ段の非反転ゲート」の各段の遅延量が共通に設定され、さらに、セレクタ２５Ａが図１に示すセレクタ２５で代替されると共に、そのセレクタ２５に与えられる第１ないし第Ｎのクロック信号は、タイミングデコーダ２０ＴＤ-1〜２０ＴＤ-pの何れか１つに備えられたN段の非反転ゲートによって与えられる。
【００５９】
(3) 上記(1)、(2)に記載のN段の非反転ゲートの何れも、縦続接続された順序に共通の遅延量（必ずしも一定でなくてもよい。）を有する。
【００６０】
また、本実施形態では、第１のブロック１０から第２のブロック２０に対する引き渡しの対象は、既述のデータ信号と、そのデータ信号とのビット同期の基準となるクロック信号となっている。
【００６１】
しかし、本発明は、このようなデータ信号とクロック信号との対に限定されず、互いの同期関係が所望の精度で担保され、かつ引き渡されるべき多様な複数の信号（一部がアナログ信号であったり、アナログ信号がディジタル信号に重畳された信号を含む。）の引き渡しにも、同様に適用可能である。
【００６２】
さらに、本実施形態では、クロック信号のデューティ比は、図２に示すように５０パーセントでなくてもよく、各タイミングデコーダに備えられたデコーダによって行われるデコード処理と、そのデコード処理に基づくクロック信号の識別とが可能であるならば、如何なるものであってもよい。
【００６３】
また、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。
【符号の説明】
【００６４】
１０ 第一のブロック
１１ 第一の回路（送信側回路）
２０ 第二のブロック
２０ＴＤ タイミングデコーダ
２０ＴＪ 総合判定部
２１ 第二の回路（受信側回路）
２２ 非反転ゲート
２３ Ｄ型フリップフロップ
２４ デコーダ
２５，２５Ａ セレクタ
３１ データ伝搬路
３２ クロック伝搬路
【特許請求の範囲】
【請求項１】
第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、
前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項２】
第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における変化点を識別する変化点識別手段と、
前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項３】
第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する変化点識別手段と、
前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する１つの遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項４】
第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する変化点識別手段と、
前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する１つの遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項５】
請求項３または請求項４に記載のタイミング調整回路において、
前記信号は、
前記第二の伝搬路を介して並列に与えられる複数ｑの信号であり、
前記変化点識別手段は、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐｑ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐｑ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別し、
前記選択手段は、
前記複数ｐｑ組の複数Ｎの遅延信号から、前記１つの遅延信号を選択する
ことを特徴とするタイミング調整回路。
【請求項１】
第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、
前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項２】
第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における変化点を識別する変化点識別手段と、
前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項３】
第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する変化点識別手段と、
前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する１つの遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項４】
第一の伝搬路を介して並列に与えられる複数ｐのパルス信号に並行して順次遅延を与え、複数ｐ組の複数Nの遅延信号を生成する遅延手段と、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐ組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する変化点識別手段と、
前記複数ｐ組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する１つの遅延信号を選択する選択手段と
を備えたことを特徴とするタイミング調整回路。
【請求項５】
請求項３または請求項４に記載のタイミング調整回路において、
前記信号は、
前記第二の伝搬路を介して並列に与えられる複数ｑの信号であり、
前記変化点識別手段は、
前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数ｐｑ組の複数Nの遅延信号の瞬時値をラッチングし、前記複数ｐｑ組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別し、
前記選択手段は、
前記複数ｐｑ組の複数Ｎの遅延信号から、前記１つの遅延信号を選択する
ことを特徴とするタイミング調整回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−９０３１３（Ｐ２０１３−９０３１３Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３２４８９（Ｐ２０１１−２３２４８９）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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