【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】調整コードの変化に伴うジッタの発生が低減されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＥＣＬＫを受けるインバータ回路２１０〜２１７と、内部クロック信号ＯＣＬＫを受けるインバータ回路２２０〜２２７とを有し、調整コードＣ０〜Ｃ７を受けて選択されたインバータ回路の出力を合成することによって、内部クロック信号ＬＣＬＫの位相を１６段階に調整する。インバータ回路２１０，２２０は内部クロック信号ＬＣＬＫの位相を１段階変化させる能力を有し、インバータ回路２１１〜２１７，２２１〜２２７は内部クロック信号ＬＣＬＫの位相を２段階変化させる能力を有する。このように、内部クロック信号ＬＣＬＫの位相を調整するインバータ回路の最大能力が抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。 （もっと読む）

【課題】
本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。
【解決手段】
ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。 （もっと読む）

【課題】レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現する。
【解決手段】本発明に係る遅延ロックループ回路１は、遅延ライン３と、初期遅延モニタリング部４と、位相比較部５と、遅延制御部６と、ファイン遅延部７とを備え、初期遅延モニタリング部４は、基準クロックと複数の単位遅延部のうちの一部の単位遅延部が出力する単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について初期遅延モニタリングを行うものである。 （もっと読む）

【課題】遅延経路を切り替えるマルチプレクサの遅延時間をキャンセルした遅延クロック信号生成回路を実現する。
【解決手段】Ｎ段直列接続の単位遅延段１３からなり初段の単位遅延段１３にクロック信号ＣＬＫ１が入力する遅延回路１０と、単位遅延段１３のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ２１からなり初段のマルチプレクサ２１にクロック信号ＣＬＫ１が入力する補正回路２０と、遅延回路１０の出力クロック信号ＣＬＫＡと補正回路２０の出力クロック信号ＣＬＫＢとの位相差がクロック信号ＣＬＫ１の１周期に等しくなるように遅延回路１０の各単位遅延段１３の遅延を制御するＤＬＬ制御回路３０と、Ｎ段直列接続のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ６１からなる調整回路６０Ａ、６０Ｂとを備える。 （もっと読む）

【課題】
安定的な動作を確保できる半導体回路装置、及び情報処理装置を提供することを課題とする。
【解決手段】
半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲から位相が外れた前記出力信号の検出回数をカウントするカウンタと、前記遅延部の動作条件又は外的要因に応じて、前記カウンタのカウント数のディスカウント数を表すディスカウント信号を生成するディスカウント制御部と、前記カウンタのカウント数と前記ディスカウント信号が表すディスカウント数とに基づき、前記出力信号の位相のエラーの有無を判定するエラー判定部とを含む。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比（目標デューティー比）で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路１０は、デューティー比検出部１６と直流成分生成部１７とから構成される負帰還回路部によって、入力信号増幅部１５の入出力間で出力信号ＳＯのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路１０は、出力信号ＳＯのデューティー比を目的デューティー比に変更した上で、その出力信号ＳＯを出力することができる。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】マルチプレクサの選択から出力までの遅延を決定する方法を提供する。
【解決手段】出力リード２６、選択入力リード２５、第１データ入力リード２３および第２データ入力リード２４を有する第１のマルチプレクサ２１と、出力リード３０および選択入力リード２９を有する第２のマルチプレクサ２２とを備え、前記第１のマルチプレクサおよび前記第２のマルチプレクサは実質上同一の構造を有し、前記第２のマルチプレクサの前記出力リードは前記第１のマルチプレクサの前記選択入力リードに結合され、発振信号は前記第２のマルチプレクサの前記出力リード上に存在し、前記第１のマルチプレクサの前記出力リードは前記第２のマルチプレクサの前記選択入力リードに結合され、第１論理レベルは前記第１のマルチプレクサの前記第１データ入力リード上に常時存在し、第２論理レベルは前記第１のマルチプレクサの前記第２データ入力リード上に常時存在する回路。 （もっと読む）

【課題】信号の位相を高精度に調整可能な位相調整回路、検出装置及び電子機器等を提供すること。
【解決手段】位相調整回路は、位相主調整用のローパスフィルター２１０と、位相微調整用のハイパスフィルター２３０を含む。ローパスフィルター２１０は、周波数ｆｉｎの第１の信号が入力され、その周波数ｆｉｎにおける位相遅れ角度がＸ度（Ｘ≧０）となる周波数特性を有する。ハイパスフィルター２３０は、ローパスフィルター２１０からの出力信号ＬＱに基づく第２の信号ＧＱが入力され、周波数ｆｉｎにおける位相進み角度がＹ度（Ｙ≧０）となる周波数特性を有する。Ｙ度はＸ度よりも小さい値に設定される。 （もっと読む）

【課題】入力クロック信号のパルス幅を安定して調整すること。
【解決手段】第１及び第２の電源間に設けられたパルス幅調整回路であって、ゲートに入力パルス信号ＩＮが入力される第１導電型の第１のトランジスタＰ１と、第１のトランジスタＰ１と第２の電源との間に設けられ、ゲートに入力パルス信号ＩＮが入力される第２導電型の第２のトランジスタＮ１と、第１のトランジスタＰ１と第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタＰ２と、第１のトランジスタＰ１と第１の電源との間に、第３のトランジスタＰ２と並列に設けられた第１の電流源回路１０２と、を備えるパルス幅調整回路。 （もっと読む）

【課題】マスクタイミングを制御する回路規模を小さい構成で実現すること。
【解決手段】ドライブ制御コードに応じてドライブ特性が変化する第１素子と、Ｉ／Ｏバッファの特性と比例関係にあるドライブ特性の第２素子とを比較し、両素子の特性が一致するか否かを示す調整用モニタ信号を出力するドライブ調整用バッファ２０と、調整用モニタ信号に応じて、Ｉ／Ｏバッファの特性と比例関係にあるドライブ制御コードを出力するドライブ能力制御回路１４と、システムクロックに応じて、システムクロックの１クロックに相当する遅延値に対応する遅延制御コードを出力する遅延制御回路１３と、ドライブ制御コードと遅延制御コードとに基づいて遅延データを計算する遅延計算回路１６と、遅延データに基づいて、リード時のデータストローブ信号のマスクタイミングを制御するマスク制御回路１７と、を備える。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】 安定したディレイ時間を有するディレイ回路を提供する。また、面積を小さく占めるディレイ回路を提供する。
【解決手段】 クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。 （もっと読む）

【課題】広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供すること。
【解決手段】遅延制御コードＯＮＣ＿ＰＵＢに応じて、入力信号を遅延して第１の遅延入力信号及び第２の遅延入力信号を出力する共通遅延部２００と、遅延制御コードＣＯＮ＿１に応じて、第１の遅延入力信号を遅延して第１の出力信号を出力する第１の遅延部２２０と、遅延制御コードＣＯＮ＿２に応じて、第２の遅延入力信号を遅延して第２の出力信号を出力する第２の遅延部２４０とを備え、共通遅延部から伝達される第１の遅延入力信号が第１の遅延部中を通過する長さである第１の遅延経路と、共通遅延部から伝達される第２の遅延入力信号が第２の遅延部中を通過する長さである第２の遅延経路とに、所定の長さの差があることを特徴とする。 （もっと読む）

【課題】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法を提供する。
【解決手段】不均一なデューティサイクルを有する入力信号をコンデンサ・デジェネレイティング差動対回路に入力し、前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成し、差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、信号（およびスイッチングレベル）が調整される。 （もっと読む）

【課題】ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。
【解決手段】レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。 （もっと読む）